JPH1139874A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 内部電源電圧の変動やメモリセルからの電荷
のリークの影響を抑えて、正確に記憶情報を読出すこと
ができる半導体記憶装置を提供する。 【解決手段】 ビット線イコライズレベル発生回路１
は、ＮＭＯＳトランジスタＮ２、抵抗Ｒ３、および抵抗
Ｒ４に基づき、各ビット線ＢＬｉにビット線イコライズ
レベルＶＥ１の電圧を供給する。内部電源電圧ＶＣＣに
変動がない場合、ビット線イコライズレベルＶＥ１は、
１／２ＶＣＣレベルとなる。内部電源電圧ＶＣＣが降下
した場合、ビット線イコライズレベルＶＥ１は、ＮＭＯ
ＳトランジスタＮ２のしきい値電圧に基づき、１／２Ｖ
ＣＣレベルよりも低下する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特に、ビット線をイコライズするビット線イコラ
イズレベル発生回路を備える半導体記憶装置に関するも
のである。

【０００２】

【従来の技術】従来より、半導体記憶装置は、ビット線
の電位を一定の電圧レベルにイコライズするビット線イ
コライズレベル発生回路を備えている。

【０００３】参考のため、ビット線を１／２ＶＣＣ（Ｖ
ＣＣ：内部電源電圧）レベルにイコライズする従来の半
導体記憶装置について説明する。

【０００４】図６は、従来の半導体記憶装置３００の主
要部の基本構成を示す図である。図６を参照して、従来
の半導体記憶装置３００は、メモリアレイ５０、ビット
線イコライズレベル発生回路５１、およびセンスアンプ
５２を含む。

【０００５】メモリアレイ５０は、複数の行方向および
複数の列方向にマトリックス状に配列された複数のメモ
リセルＭ（図６においては、Ｍ１１, Ｍ１２, Ｍ１１,
Ｍ２２, …）を含む。行方向に並ぶ複数のメモリセルＭ
は、それぞれ対応するワード線ＷＬｉ（ｉ＝１，２，
…）に接続される。さらに、列方向に並ぶ複数のメモリ
セルＭは、それぞれ対応するビット線ＢＬｉ（ｉ＝１，
２，…）に接続される。読出動作モード時においては、
メモリセルＭから読出された信号（記憶情報）に従い、
対応するビット線ＢＬｉの電位が変化する。

【０００６】ビット線イコライズレベル発生回路５１
は、ビット線イコライズ活性化信号ＢＬＥＱに従い、ビ
ット線ＢＬｉ（ｉ＝１，２，…）を１／２ＶＣＣレベル
に充電する。

【０００７】これにより、差動増幅器であるセンスアン
プ５２に、差動動作の基準電位となる１／２ＶＣＣレベ
ルの電圧が供給される。読出動作モード時においては、
センスアンプ５２は、１／２ＶＣＣに対するビット線Ｂ
Ｌｉ（ｉ＝１，２，…）の電圧レベルの変化を検出し
て、差動増幅する。この増幅された信号に基づき、メモ
リセルＭから読出された記憶情報が”Ｈ”であるか”
Ｌ”であるかが判別される。

【０００８】図７は、従来の半導体記憶装置３００にお
けるビット線イコライズレベル発生回路５１、およびメ
モリセルＭの基本構成を示す回路図である。

【０００９】ビット線イコライズレベル発生回路５１
（５１. １, ５１. ２, …）は、ビット線ＢＬｉ（ｉ＝
１，２，…）のそれぞれに対応して設けられる。以下、
具体例として、ビット線ＢＬ１に接続されるメモリセル
Ｍ１１と、同じくビット線ＢＬ１に対応して設けられる
ビット線イコライズレベル発生回路５１. １の構成とに
ついて詳細に説明する。

【００１０】図７を参照して、メモリセルＭ１１は、Ｎ
ＭＯＳトランジスタＮ４、およびコンデンサＣ３を含
む。ＮＭＯＳトランジスタＮ４の一方の導通端子は、ビ
ット線ＢＬ１と接続され、他方の導通端子は、コンデン
サＣ３の一方の電極と接続される。さらに、ＮＭＯＳト
ランジスタＮ４のゲート電極は、ワード線ＷＬ１と接続
される。コンデンサＣ３の他方の電極は、接地電位ＶＳ
Ｓと接続される。メモリセルＭ１は、コンデンサＣ３に
電荷を蓄えることによって、情報を記憶する。

【００１１】ビット線イコライズレベル発生回路５１.
１は、抵抗Ｒ１、抵抗Ｒ２、およびＮＭＯＳトランジス
タＮ１から構成される。抵抗Ｒ１および抵抗Ｒ２は、内
部電源電圧ＶＣＣと接地電位ＶＳＳとの間に直列に接続
される。

【００１２】抵抗Ｒ１の抵抗値と、抵抗Ｒ２の抵抗値と
は、互いに等しい（以下、抵抗値ｒと記す）。抵抗Ｒ１
と抵抗Ｒ２との接続ノードであるノードＯ１の電位ＶＥ
０（以下、ビット線イコライズレベルＶＥ０と称す）
は、式（１）〜式（２）を満たす。

【００１３】 ＶＥ０＝Ｋ１×ＶＣＣ …（１） Ｋ１＝ｒ×（ｒ＋ｒ）＝１／２ …（２） 式（１）〜式（２）により、ビット線イコライズレベル
発生回路５１. １が発生するビット線イコライズレベル
ＶＥ０は１／２ＶＣＣになる。

【００１４】ＮＭＯＳトランジスタＮ１は、ビット線イ
コライズ活性化信号ＢＬＥＱに従い、ノードＯ１とビッ
ト線ＢＬ１とを接続する。具体的には、ビット線イコラ
イズ活性化信号ＢＬＥＱがＨレベルであれば、ノードＯ
１とビット線ＢＬ１とは、接続状態になり、ビット線Ｂ
Ｌ１は、ビット線イコライズレベルＶＥ０に充電され
る。

【００１５】なお、ビット線ＢＬｉ（ｉ＝２，…）に対
応して設けられるその他のビット線イコライズレベル発
生回路（５１. ２，…）の構成は、図７に示すビット線
イコライズレベル発生回路５１. １と同一である。

【００１６】次に、図７を参照して、従来の半導体記憶
装置３００における記憶情報の読出動作について説明す
る。

【００１７】スタンバイ時では、ビット線イコライズ活
性化信号ＢＬＥＱは、Ｈレベル（内部電源電圧ＶＣＣレ
ベル）である。各ビット線イコライズレベル発生回路
（５１. １, ５１. ２，…）のＮＭＯＳトランジスタＮ
１は導通状態にある。従って、ビット線ＢＬｉ（ｉ＝
１, ２, …）は、ビット線イコライズレベルＶＥ０、す
なわち１／２ＶＣＣレベルに充電される。

【００１８】一方、読出動作モード時になると、ビット
線イコライズ活性化信号ＢＬＥＱが、Ｌレベル（接地電
位ＶＳＳレベル）になる。各ビット線イコライズレベル
発生回路（５１. １, ５１. ２，…）のＮＭＯＳトラン
ジスタＮ１が非導通状態なる。これにより、ビット線Ｂ
Ｌｉ（ｉ＝１, ２, …）のそれぞれは、対応するビット
線イコライズレベル発生回路（５１. １, ５１. ２，
…）におけるノードＯ１と電気的に非接続状態になる。

【００１９】図示しない行選択回路により、いずれか１
本のワード線ＷＬｉが活性化される。例えば、ワード線
ＷＬ１が選択されたとする。ワード線ＷＬ１には、選択
電圧ＶＷが供給され、ワード線ＷＬ１の電位は（ＶＣＣ
＋ａ）レベルになる（ただし、ａ＞０）。これにより、
ワード線ＷＬ１に接続されるメモリセルＭ（図７では、
メモリセルＭ１１, Ｍ１２）を構成するＮＭＯＳトラン
ジスタＮ４が導通状態になる。この結果、コンデンサＣ
３に保持されていた記憶情報が、対応するビット線ＢＬ
ｉ（図７では、ビット線ＢＬ１, ビット線ＢＬ２）に伝
わる。

【００２０】たとえば、メモリセルＭ１１から記憶情
報”Ｈ”を読出した場合、ビット線ＢＬ１のビット線電
位は１／２ＶＣＣレベルを中心として変動する。ビット
線ＢＬ１におけるビット線電位の１／２ＶＣＣレベルか
らの変化量に基づき、メモリセルＭ１１の記憶情報が”
Ｈ”であると判別される。同じく、メモリセルＭ１１か
ら記憶情報”Ｌ”を読出した場合、ビット線ＢＬ１のビ
ット線電位は１／２ＶＣＣレベルを中心として変動す
る。ビット線ＢＬ１におけるビット線電位の１／２ＶＣ
Ｃレベルからの変化量に基づき、メモリセルＭ１１の記
憶情報が”Ｌ”であると判別される。

【００２１】

【発明が解決しようとする課題】以上のように、従来の
半導体記憶装置３００では、内部電源電圧ＶＣＣの所定
倍率にあたるビット線イコライズレベルＶＥ０を基準と
して、メモリセルＭの記憶情報が、”Ｈ”であるか”
Ｌ”であるかを判別していた。

【００２２】しかしながら、このような構成では、以下
に示す問題が生じる。メモリセルＭ１１に記憶されてい
る記憶情報”Ｈ”を読出す場合を例として、問題点を考
察する。

【００２３】内部電源電圧が降下し、ワード線ＷＬ１に
供給する選択電圧ＶＷが低くなったとする。この場合、
メモリセルＭ１１を構成するＮＭＯＳトランジスタＮ４
を十分に導通状態にさせることができない。この状態で
メモリセルＭ１１から記憶情報を読出した場合、ビット
線ＢＬ１のビット線電位の変化量は、所望の値よりも小
さくなる。この結果、メモリセルＭ１１の記憶情報を”
Ｌ”と誤判別してしまう場合がある。

【００２４】また、セルフリフレッシュモードにおいて
は、リフレッシュ間隔中にメモリセルＭ１１から電荷が
リークする場合がある。この状態でメモリセルＭ１１か
ら記憶情報を読出した場合、ビット線ＢＬ１のビット線
電位の変化量は、通常動作時に比べて小さくなる。この
結果、メモリセルＭ１１の記憶情報を”Ｌ”と誤判別し
てしまう場合がある。

【００２５】したがって、本発明は、かかる問題を解決
するためになされたものであり、その目的は、半導体記
憶装置において、内部電源電圧の変動が生じた場合にあ
っても、正確に記憶情報を判別することができる半導体
記憶装置を提供することにある。

【００２６】さらに、もう一つの目的は、半導体記憶装
置において、メモリセルから電荷のリークが起こった場
合であっても、正確に記憶情報を判別することができる
半導体記憶装置を提供することにある。

【００２７】

【課題を解決するための手段】請求項１に係る半導体記
憶装置は、内部電源電圧と、内部電源電圧を受けて、ビ
ット線をイコライズするイコライズ手段とを備え、イコ
ライズ手段のイコライズレベルは、内部電源電圧に変動
がない場合は、内部電源電圧の実質的に所定倍率の電圧
レベルであり、内部電源電圧が降下した場合は、内部電
源電圧の前記実質的な所定倍率よりも低い倍率の電圧レ
ベルとなる。

【００２８】請求項２に係る半導体記憶装置は、請求項
１に係る半導体記憶装置であって、イコライズ手段は、
内部電源電圧を所定電圧だけ下げる降下手段と、降下手
段の出力を分圧して、イコライズレベルの電圧を発生す
る分圧手段とを備え、分圧手段の分圧比は、内部電源電
圧に変動がない場合に、分圧した結果が内部電源電圧の
実質的に所定倍率の電圧レベルとなる値である。

【００２９】請求項３に係る半導体記憶装置は、内部電
源電圧と、内部電源電圧を受けて、ビット線をイコライ
ズするイコライズ手段とを備え、イコライズ手段のイコ
ライズレベルは、通常動作時においては、内部電源電圧
の実質的に所定倍率の電圧レベルであり、セルフリフレ
ッシュモード時においては、内部電源電圧の実質的な所
定倍率よりも低い倍率の電圧レベルとなる。

【００３０】請求項４に係る半導体記憶装置は、請求項
３に係る半導体記憶装置であって、イコライズ手段は、
供給された電圧を分圧して、イコライズレベルの電圧を
出力する分圧手段と、通常動作時は、分圧手段に内部電
源電圧を供給し、セルフリフレッシュモード時は、分圧
手段への内部電源電圧の供給を停止する第１の供給手段
と、内部電源電圧を所定電圧だけ下げて分圧手段に供給
する第２の供給手段とを備え、分圧手段の分圧比は、実
質的な所定倍率である。

【００３１】

【発明の実施の形態】

［実施の形態１］本発明の実施の形態１は、半導体記憶
装置において、内部電源電圧ＶＣＣの降下にともなう記
憶情報の読出特性の低下を防止することを可能とするも
のである。より具体的には、内部電源電圧ＶＣＣに変動
がない場合には、ビット線イコライズレベルを１／２Ｖ
ＣＣレベルとし、相対的に内部電源電圧ＶＣＣが低下し
た場合には、これに応じて、ビット線イコライズレベル
も１／２ＶＣＣレベル以下に低下させるものである。

【００３２】以下、本発明の実施の形態１における半導
体記憶装置１００について説明する。

【００３３】図１は、本発明の実施の形態１の半導体記
憶装置１００の主要部の基本構成を示す図であり、図７
に示す従来の半導体記憶装置３００と同じ構成要素には
同じ符号を付しその説明を省略する。

【００３４】図１を参照して、本発明の実施の形態１に
おける半導体記憶装置１００は、図７に示すビット線イ
コライズレベル発生回路５１に代えて、ビット線イコラ
イズレベル発生回路１（図１では、特に、ビット線ＢＬ
１に対応するビット線イコライズレベル発生回路１. １
の回路図が表示されている）を備える。

【００３５】ビット線イコライズレベル発生回路（１.
１, １. ２, …）は、それぞれビット線ＢＬｉ（ｉ＝
１, ２, …）に対応して設けられる。

【００３６】図１を参照して、具体例としてビット線Ｂ
Ｌ１に対応して設けられるビット線イコライズレベル発
生回路１. １の構成について説明する。なお、ビット線
ＢＬｉ（ｉ＝２, …）のそれぞれに対応するその他のビ
ット線イコライズレベル発生回路（１. ２, …）の構成
は、ビット線イコライズレベル発生回路１. １と同一で
あり、その説明は省略する。

【００３７】ビット線イコライズレベル発生回路１. １
は、抵抗Ｒ３、抵抗Ｒ４、ＮＭＯＳトランジスタＮ１お
よびＮＭＯＳトランジスタＮ２を備える。

【００３８】ＮＭＯＳトランジスタＮ２は、内部電源電
圧ＶＣＣと抵抗Ｒ３との間に接続される。ＮＭＯＳトラ
ンジスタＮ２のゲート電極は、内部電源電圧ＶＣＣと接
続される。抵抗Ｒ３と抵抗Ｒ４とは、ＮＭＯＳトランジ
スタＮ２と接地電位ＶＳＳとの間に直列に接続される。

【００３９】ＮＭＯＳトランジスタＮ１は、ビット線Ｂ
Ｌ１と、抵抗Ｒ３と抵抗Ｒ４との接続ノードにあたるノ
ードＯ２との間に接続される。ＮＭＯＳトランジスタＮ
１は、ゲート電極にビット線イコライズ活性化信号ＢＬ
ＥＱを受ける。ＮＭＯＳトランジスタＮ１が導通状態に
なると、ビット線ＢＬ１とノードＯ２とが電気的に接続
状態になる。この結果、ビット線ＢＬ１は、ノードＯ２
の電位（以下、ビット線イコライズレベルＶＥ１と称
す）に充電される。

【００４０】ＮＭＯＳトランジスタＮ２のしきい値電圧
をＶＴＨとすると、ＮＭＯＳトランジスタＮ２のドレイ
ン電圧のレベルは、（ＶＣＣ−ＶＴＨ）になる。

【００４１】これにより、ビット線イコライズレベルＶ
Ｅ１は、式（３）〜式（４）を満たす値になる。

【００４２】 ＶＥ１＝Ｋ２×（ＶＣＣ−ＶＴＨ） …（３） Ｋ２＝ｒ４×（ｒ３＋ｒ４） …（４） ここで、ｒ３は、抵抗Ｒ３の抵抗値を、ｒ４は、抵抗Ｒ
３の抵抗値をそれぞれ表わす。

【００４３】抵抗値ｒ３、ｒ４は、例えば、内部電源電
圧ＶＣＣが３．３Ｖの場合に、ビット線イコライズレベ
ルＶＥ１が１. ６Ｖ（＝約１／２ＶＣＣ）になるように
決定する。具体的に、しきい値電圧ＶＴＨを０. ７ボル
トとすると、式（３）〜式（４）により、ｒ３＝５／８
×ｒ４（式（４）においては、抵抗比Ｋ２＝８／１３）
となる。

【００４４】次に、本発明の実施の形態１におけるビッ
ト線イコライズレベルＶＥ１について詳しく説明する。

【００４５】図２は、本発明の実施の形態１の半導体記
憶装置１００におけるビット線イコライズレベルＶＥ１
の変化を示すグラフである。参考のため、図３にビット
線イコライズレベルＶＥ１の具体的な数値例と、図７に
示す従来の半導体記憶装置３００におけるビット線イコ
ライズレベルＶＥ０の具体的な数値例とを示す。

【００４６】図２において、直線は、ビット線イコライ
ズレベルＶＥ１の変化を、一点鎖線は、ビット線イコラ
イズレベルＶＥ０の変化をそれぞれ示している。また、
図３の値は、式（１）〜式（４）において、しきい値電
圧ＶＴＨを０. ７ボルト、抵抗値ｒ３＝５／８×ｒ４
（式（４）において、抵抗比Ｋ２＝８／１３）として算
出した値である。

【００４７】図２〜図３を参照して、内部電源電圧ＶＣ
Ｃが電圧レベルＶＸ（ＶＸ＝約３.３ボルト）であれ
ば、半導体記憶装置１００におけるビット線イコライズ
レベルＶＥ１は、従来の半導体記憶装置３００と同じく
１／２ＶＣＣレベルになる。一方、内部電源電圧ＶＣＣ
が電圧レベルＶＸより降下する（区間Ｈ１）と、ビット
線イコライズレベルＶＥ１は、１／２ＶＣＣレベルにあ
たるビット線イコライズレベルＶＥ０よりも下がる。

【００４８】次に、図１〜図３を参照して、半導体記憶
装置１００において、メモリセルＭ１１から記憶情報”
Ｈ”を読出し、判別する動作について説明する。

【００４９】内部電源電圧ＶＣＣに電圧降下がない場合
（図２における区間Ｈ２）、ビット線イコライズレベル
ＶＥ１は、約１／２ＶＣＣレベルになる。したがって、
メモリセルＭ１１の記憶情報は、ビット線ＢＬ１におけ
るビット線電位の１／２ＶＣＣレベルからの変化量に基
づき判別される。

【００５０】次に、内部電源電圧ＶＣＣが降下した場合
（図２における区間Ｈ１）、ビット線イコライズレベル
ＶＥ１は、内部電源電圧ＶＣＣの降下に比べて、より大
きい電圧レベルだけ低下する。

【００５１】内部電源電圧ＶＣＣが降下し、ワード線Ｗ
Ｌ１に供給する選択電圧ＶＷが低下した場合について考
察する。

【００５２】この場合、メモリセルＭ１１におけるＮＭ
ＯＳトランジスタＮ４のゲートソース間の電位差が通常
時よりも小さくなる。したがって、ＮＭＯＳトランジス
タＮ４は十分に導通状態にならず、ビット線ＢＬ１のビ
ット線電位の変化量が小さくなる。

【００５３】したがって、前述したように、１／２ＶＣ
Ｃレベルを基準とする従来の半導体記憶装置３００（図
７）においては、ビット線ＢＬ１におけるビット線電位
の変化量は小さく、所望の電位差が得られないため、記
憶情報を”Ｌ”と判別してしまう。

【００５４】しかし、図１に示す半導体記憶装置１００
においては、内部電源電圧ＶＣＣの降下にともない、ビ
ット線イコライズレベルＶＥ１が１／２ＶＣＣレベルよ
りも低下する。したがって、ビット線ＢＬ１のビット線
電位と、ビット線イコライズレベルＶＥ１との電圧レベ
ルの差を明確に検出することができるため、記憶情報の
誤判別を防止することができる。

【００５５】［実施の形態２］図４は、本発明の実施の
形態２における半導体記憶装置２００の主要部の基本構
成を示す図であり、図７に示す従来の半導体記憶装置３
００と同じ構成要素には同じ記号および同じ符号を付し
その説明を省略する。

【００５６】図４を参照して、本発明の実施の形態２に
おける半導体記憶装置２００は、図７に示すビット線イ
コライズレベル発生回路５０に代えて、ビット線イコラ
イズレベル発生回路２（図４では、特に、ビット線ＢＬ
１に対応するビット線イコライズレベル発生回路２. １
の回路図が表示されている）を備える。

【００５７】ビット線イコライズレベル発生回路（２.
１, ２. ２, …）は、それぞれビット線ＢＬｉ（ｉ＝
１, ２, …）のそれぞれに対応して設けられる。

【００５８】図４を参照して、具体例としてビット線Ｂ
Ｌ１に対応して設けられるビット線イコライズレベル発
生回路２. １の構成について説明する。なお、ビット線
ＢＬｉ（ｉ＝２, …）に対応するその他のビット線イコ
ライズレベル発生回路（２.２, …）の構成は、ビット
線イコライズレベル発生回路２. １と同一であり、その
説明は省略する。

【００５９】ビット線イコライズレベル発生回路２は、
抵抗Ｒ５、抵抗Ｒ６、ＮＭＯＳトランジスタＮ１、Ｎ
３、およびＰＭＯＳトランジスタＰ１を備える。

【００６０】抵抗Ｒ６は、抵抗５と接地電位ＶＳＳとの
間に接続される。ＮＭＯＳトランジスタＮ３、およびＰ
ＭＯＳトランジスタＰ１は、内部電源電圧ＶＣＣと、抵
抗Ｒ５との間に並列に接続される。ＮＭＯＳトランジス
タＮ３のゲート電極は、内部電源電圧ＶＣＣと接続され
る。

【００６１】ＰＭＯＳトランジスタＰ１のゲート電極
は、セルフリフレッシュ活性化信号ＳＸを受ける。セル
フリフレッシュ活性化信号ＳＸがＨレベルの場合は、Ｐ
ＭＯＳトランジスタＰ１は非導通状態になり、抵抗Ｒ５
は、ＮＭＯＳトランジスタＮ３のドレイン電圧を受け
る。セルフリフレッシュ活性化信号ＳＸがＬレベルの場
合は、ＰＭＯＳトランジスタＰ１は導通状態になり、抵
抗Ｒ５は、ＰＭＯＳトランジスタＰ１を介して、内部電
源電圧ＶＣＣを受ける。

【００６２】ＮＭＯＳトランジスタＮ１は、ビット線Ｂ
Ｌ１と、抵抗Ｒ５と抵抗Ｒ６との接続ノードにあたるノ
ードＯ３との間に接続される。ＮＭＯＳトランジスタＮ
１は、ゲート電極にビット線イコライズ活性化信号ＢＬ
ＥＱを受ける。ＮＭＯＳトランジスタＮ１が導通状態に
なると、ビット線ＢＬ１は、ノードＯ３と接続状態にな
る。この結果、ビット線ＢＬ１は、ノードＯ３の電位
（以下、ビット線イコライズレベルＶＥ２と称す）にま
で充電される。

【００６３】このように構成することにより、セルフリ
フレッシュ活性化信号ＳＸがＬレベルである場合には、
ビット線イコライズレベルＶＥ２は、式（５）〜式
（６）を満たす値になる。

【００６４】 ＶＥ２＝Ｋ３×ＶＣＣ …（５） Ｋ３＝ｒ６×（ｒ５＋ｒ６） …（６） ｒ５は、抵抗Ｒ５の抵抗値を、ｒ６は、抵抗Ｒ６の抵抗
値をそれぞれ表わす。ここで、互いに等しい抵抗値ｒ
５、ｒ６を使用することにより、抵抗比Ｋ３は、１／２
となる。この結果、ビット線イコライズレベルＶＥ２
は、式（５）より、１／２ＶＣＣとなる。

【００６５】一方、セルフリフレッシュ活性化信号ＳＸ
がＨレベルである場合には、ビット線イコライズレベル
ＶＥ２は、式（７）を満たす値になる。

【００６６】 ＶＥ２＝Ｋ３×（ＶＣＣ−ＶＴＨ） …（７） ここで、式（７）のＫ３に１／２を代入することによ
り、ビット線イコライズレベルＶＥ２は、１／２（ＶＣ
Ｃ−ＶＴＨ）となる。

【００６７】次に、本発明の実施の形態２におけるビッ
ト線イコライズレベルＶＥ２について詳しく説明する。

【００６８】図５は、本発明の実施の形態２の半導体記
憶装置２００におけるビット線イコライズレベルＶＥ２
の変化を示すグラフである。

【００６９】図５において、直線は、セルフリフレッシ
ュ活性化信号ＳＸがＨレベルである場合のビット線イコ
ライズレベルＶＥ２の変化を、一点鎖線は、セルフリフ
レッシュ活性化信号ＳＸがＬレベルである場合のビット
線イコライズレベルＶＥ２の変化をそれぞれ示してい
る。

【００７０】図５を参照して、セルフリフレッシュ活性
化信号ＳＸがＬレベルである場合には、ビット線イコラ
イズレベルＶＥ２は、従来の半導体記憶装置３００と同
じく１／２ＶＣＣレベルになる。一方、セルフリフレッ
シュ活性化信号ＳＸがＨレベルである場合には、ビット
線イコライズレベルＶＥ２は、１／２ＶＣＣレベルより
も低下する。

【００７１】次に、図４〜図５を参照して、本発明の実
施の形態２において、メモリセルＭ１１から記憶情報”
Ｈ”を読出し、判別する動作について説明する。

【００７２】通常動作時は、セルフリフレッシュ活性化
信号ＳＸはＬレベルである。したがって、ＰＭＯＳトラ
ンジスタＰ１は、導通状態にあり、抵抗Ｒ５の一方の端
子は、内部電源電圧ＶＣＣを受ける。これにより、ビッ
ト線イコライズレベルＶＥ２は、１／２ＶＣＣレベルと
なる。したがって、メモリセルＭ１１の記憶情報は、ビ
ット線ＢＬ１におけるビット線電位の１／２ＶＣＣレベ
ルからの変化量に基づき判別される。

【００７３】セルフリフレッシュモード時においては、
セルフリフレッシュ活性化信号ＳＸがＨレベルになる。
この場合、ＰＭＯＳトランジスタＰ１は、非導通状態に
なる。これにより、抵抗Ｒ５の一方の端子は、ＮＭＯＳ
トランジスタＮ３のドレイン電圧である（ＶＣＣ−ＶＴ
Ｈ）を受ける。ビット線イコライズレベルＶＥ２は、１
／２ＶＣＣより低い電圧レベルとなる。

【００７４】セルフリフレッシュモード時においてメモ
リセルＭ１１から電荷がリークした場合について考察す
る。この場合、ビット線ＢＬ１のビット線電位の変化量
は、通常動作時に比べて小さくなる。

【００７５】したがって、前述したように、１／２ＶＣ
Ｃレベルを基準とする従来の半導体記憶装置３００（図
７）においては、ビット線ＢＬ１におけるビット線電位
の変化量は小さく、所望の電位差が得られないため、記
憶情報を”Ｌ”と判別してしまう。

【００７６】しかし、図４に示す半導体記憶装置２００
においては、セルフリフレッシュモード時に、ビット線
イコライズレベルＶＥ２が１／２ＶＣＣレベルよりも低
下する。したがって、ビット線ＢＬ１のビット線電位
と、ビット線イコライズレベルＶＥ２との電圧レベルの
差を明確に検出することができるため、記憶情報の誤判
別を防止することができる。

【００７７】

【発明の効果】以上のように、請求項１〜請求項２に係
る半導体記憶装置によれば、内部電源電圧が降下した場
合、通常時よりもビット線イコライズレベルを低下させ
ることができるので、内部電源電圧の変動の影響を抑え
て、正確な記憶情報の読出しを行なうことが可能とな
る。

【００７８】また、請求項３〜請求項４に係る半導体記
憶装置によれば、セルフリフレッシュモード時におい
て、通常時よりもビット線イコライズレベルを低下させ
ることができるので、メモリセルからの電荷のリークの
影響を抑えて、正確な記憶情報の読出しを行なうことが
可能となる。

【図面の簡単な説明】

【図１】 本発明の実施の形態１における半導体記憶装
置１００の主要部の基本構成を示す図である。

【図２】 本発明の実施の形態１の半導体記憶装置１０
０におけるビット線イコライズレベルＶＥ１の変化を示
すグラフである。

【図３】 内部電源電圧ＶＣＣに対するビット線イコラ
イズレベルＶＥ１、ＶＥ０の具体的な値を示す図であ
る。

【図４】 本発明の実施の形態２における半導体記憶装
置２００の主要部の基本構成を示す図である。

【図５】 本発明の実施の形態２の半導体記憶装置２０
０におけるビット線イコライズレベルＶＥ２の変化を示
すグラフである。

【図６】 従来の半導体記憶装置３００の主要部の基本
構成を示す図である。

【図７】 従来の半導体記憶装置３００におけるビット
線イコライズレベル発生回路５１、およびメモリセルＭ
の基本構成を示す回路図である。

【符号の説明】 １，２，５１ ビット線イコライズレベル発生回路、５
０ メモリアレイ、Ｒ１〜Ｒ６ 抵抗、Ｃ３ コンデン
サ、Ｎ１〜Ｎ３，Ｎ４ ＮＭＯＳトランジスタ、Ｐ１
ＰＭＯＳトランジスタ、ＢＬｉ ビット線、ＷＬｉ ワ
ード線、１００，２００ 半導体記憶装置。

フロントページの続き (72)発明者 宮脇 重卓 兵庫県伊丹市荻野１丁目132番地 大王電 機株式会社内

Claims (4)

【特許請求の範囲】
1. 【請求項１】 内部電源電圧と、 前記内部電源電圧を受けて、ビット線をイコライズする
   イコライズ手段とを備え、 前記イコライズ手段のイコライズレベルは、 前記内部電源電圧に変動がない場合は、前記内部電源電
   圧の実質的に所定倍率の電圧レベルであり、前記内部電
   源電圧が降下した場合は、前記内部電源電圧の前記実質
   的な所定倍率よりも低い倍率の電圧レベルとなる、半導
   体記憶装置。
2. 【請求項２】 前記イコライズ手段は、 前記内部電源電圧を所定電圧だけ下げる降下手段と、 前記降下手段の出力を分圧して、前記イコライズレベル
   の電圧を発生する分圧手段とを備え、 前記分圧手段の分圧比は、前記内部電源電圧に変動がな
   い場合に、前記分圧した結果が前記内部電源電圧の前記
   実質的に所定倍率の電圧レベルとなる値である、請求項
   １記載の半導体記憶装置。
3. 【請求項３】 内部電源電圧と、 前記内部電源電圧を受けて、ビット線をイコライズする
   イコライズ手段とを備え、 前記イコライズ手段のイコライズレベルは、 通常動作時においては、前記内部電源電圧の実質的に所
   定倍率の電圧レベルであり、セルフリフレッシュモード
   時においては、前記内部電源電圧の前記実質的な所定倍
   率よりも低い倍率の電圧レベルとなる、半導体記憶装
   置。
4. 【請求項４】 前記イコライズ手段は、 供給された電圧を分圧して、前記イコライズレベルの電
   圧を出力する分圧手段と、 前記通常動作時は、前記分圧手段に前記内部電源電圧を
   供給し、セルフリフレッシュモード時は、前記分圧手段
   への前記内部電源電圧の供給を停止する第１の供給手段
   と、 前記内部電源電圧を所定電圧だけ下げて前記分圧手段に
   供給する第２の供給手段とを備え、 前記分圧手段の分圧比は、前記実質的な所定倍率であ
   る、請求項１記載の半導体記憶装置。