CN101814320A - 存储器电路、系统以及操作方法 - Google Patents

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Abstract

本发明公开了一种存储器电路、系统以及操作方法，该存储器电路，具有至少一个存储单元，且以电荷方式存储数据。该存储单元耦接一字元线以及一位元线。该存储器电路具有一位元线参考电位供应装置，用于供应一位元线参考电位给该位元线。该位元线参考电位供应装置使该位元线参考电位相对于一电源电位的比值是根据该电源电位而调整的。本发明的存储单元内无论存储逻辑数据‘0’或逻辑数据‘1’皆可正确地被感测放大器感测到。无论是逻辑数据‘0’或‘1’都可被正常读取。

Description

存储器电路、系统以及操作方法
技术领域
本发明涉及半导体电路，特别涉及存储器电路、系统以及操作方法。
背景技术
存储器电路有多种实施方式。动态随机存取存储器(DRAM)与静态随机存取存储器(SRAM)电路即常见的存储器电路。动态随机存取存储器电路包括多个存储单元。各存储单元可采用电容式存储技术，其中以一电容的电荷量反应其所存储的数据。上述多个存储单元组合而成的矩阵可用来实现动态存储单元阵列，且为存取该矩阵，各存储单元具有对应的一存取晶体管。读取一存储单元时，须致动该存储单元所对应的字元线(WL)，以经该存储单元的存取晶体管的栅极(或控制端)将该存取晶体管导通。导通的存取晶体管会将存储单元的上述电容耦接至一位元线(BL)，由该位元线耦接至一感测放大器，由该感测放大器感测该电容的电位，进而判断出该存储单元所存储的数据。
在存储器技术中，常见一位元线参考电位施加于存储器的位元线上。通常，该位元线参考电位是以一固定比例随电源电位(VDD)变动。例如，该位元线参考电位可固定为电源电位(VDD)的一半值，即该位元线参考电位与电源电位的比值为固定值0.5。基于此固定比值，位元线电位VBL的提升或下拉状态可用反应存储器电容所存储的数据，以实现存储器读取操作。然而，在传统技术中，若存储器电路在制造工艺-电位-温度变异(process-voltage-temperature variations)的最糟状态下操作，逻辑数据‘1‘的读取判断空间会小于逻辑数据’0’的读取判断空间。存储单元的过小读取判断空间可能导致逻辑数据’1’的读取失败。
基于上述理由，本技术领域需要创新的存储器电路与操作方法。
发明内容
为克服现有技术的缺陷，本发明揭示一种存储器电路、系统与操作方法。
在存储器电路的一种实施方式中，一存储器电路包括至少一个存储单元，以电荷方式存储数据，且耦接一字元线以及一位元线。该存储器电路包括一位元线参考电位供应装置。该位元线参考电位供应装置用于提供一位元线参考电位给上述位元线，且令该位元线参考电位与一电源电位的比值随着该电源电位变动。
在本发明存储器系统的一种实施方式中，一存储器系统包括一存储器电路、以及耦接该存储器电路的一处理器。该存储器电路包括至少一个存储单元，以电荷方式存储数据，且耦接一字元线以及一位元线。该存储器电路包括一位元线参考电位供应装置。该位元线参考电位供应装置用于提供一位元线参考电位给上述位元线，且令该位元线参考电位与一电源电位的比值随着该电源电位变动。该处理器用于存取上述存储单元。
在本发明存储器操作方法的一种实施方式中，所存取的一存储器电路具有至少一个存储单元。上述存储单元以电荷方式存储数据，且耦接一字元线以及一位元线。上述操作方法包括提供一位元线参考电位给上述位元线，且令该位元线参考电位与一电源电位的比值为可调式。
本发明的存储单元内无论存储逻辑数据’0’或逻辑数据’1’皆可正确地被感测放大器感测到。无论是逻辑数据’0’或’1’都可被正常读取。
以下列举多个实施方式与相关图示以帮助了解本发明。
附图说明
图1示出本发明存储器电路的一种实施方式；
图2示出位元线参考电位供应装置的一种实施方式；
图3示出位元线参考电位供应装置的另一种实施方式；
图4示出偏压Vbias与电源电位VDD的一种相对关系；以及
图5示出一存储器系统，其中包括前述存储器电路。
对附图标记说明如下：
100～存储器电路；101～存储器阵列；
101a～存储单元；
110～本发明的位元线参考电位供应装置；
210～稳压器；        211～放大器；
213、215～电阻；     220～偏压供应装置；
230～电位补偿电路；  231、233～开关；
235、237～电阻；     240～自偏压电路；
241～饱和模式晶体管；243～电阻；
310～稳压器；        311～放大器；
313、315～电阻；     320～偏压供应装置；
321～比较器；        322、323～开关；
324～电位供应器；    324a、324b～电阻；
325～电位供应器；    326～反相器；
500～存储器系统；    510～处理器；
BL～位元线；
Cc～存储单元内存储数据用的电容；
R1、R2～Vbias/VDD的不同选择；
Tc～存储晶体管；
WL～字元线；
V1、V2～第一、第二参考电位；
Vbias～偏压；        VBLref～位元线参考电位；
VDD～电源电位；      VSS～低电位。
具体实施方式
以下提供多种实施方式、或例子说明本发明特征，其中关于各种元件、结构的相关例子是用来帮助本技术领域人员了解技术内容，并非用于限制本发明的范围。例如，以发明中的一第一特征与一第二特征的组合为例，在某些实施方式中，该第一特征与该第二特征可能以直接连结方式组合，然而，在其他实施方式中，该第一特征与该第二特征也可能不采直接连结方式组合，而是更具有其他特征在两者之间。此外，以下说明书可能在不同图示中以同样的附图标记表示相同元件。此种附图标记方式仅为了维持说明书简洁易读，并非用来限定各种实施方式与/或结构的关系。
以下揭示本发明存储器电路、系统以及操作方式的多种实施例。在某些实施方式中，存储器电路可包括一位元线参考电位供应装置，用以供应一位元线参考电位VBLref，且令该位元线参考电位VBLref与电源电位VDD的比值(VBLref/VDD)乃根据电源电位VDD变动而调整。此VBLref/VDD动态调整技术令逻辑数据‘1’与逻辑数据’0’的读取判断空间皆落在合理值。以下揭示相关的多种实施方式，而该些实施方式并非意图限制本发明范围。
图1示出本发明存储器电路的一种实施方式。在图1中，存储器电路100可包括一存储器阵列101，其中具有多条字元线以及多条位元线。存储器电路100可为一动态随机存取存储器(DRAM)电路、一嵌入式(embedded)DRAM电路、一静态随机存取存储器(SRAM)电路、一嵌入式(embedded)SRAM电路、或其他存储器电路。存储器阵列101可包括至少一个存储器单元101a。存储器单元101a可耦接存储器阵列101的一位元线BL以及一字元线WL。以DRAM存储单元为例，存储单元101a可包括一存储晶体管Tc以及一电容Cc。电容Cc以其所存储的电荷代表不同的逻辑值，如逻辑数据’0’或’1’。
必须注意的是，虽然图中仅绘制一存储器单元101a，存储器阵列101尚存在其他存储单元位于各字元线与位元线的交错处。举例来说，部分存储器电路100可在一字元线区段安排8、16、32、64、128或更多栏数据。在其他实施方式中，所述多个字元线可垂直所述多个字元线排列。或者，字元线与位元线也可以其他方式排列，以形成存储器阵列。
参阅图1，存储器电路100可包括装置110，用以提供一位元线参考电位VBLref给位元线BL，且使该位元线参考电位VBLref与电源电位VDD的比值(VBLref/VDD)乃根据电源电位VDD而调整。电源电位VDD可为整体电路的一内部电源电位。电源电位VDD可能随制造工艺-电压-温度变异(PVTvariations)改变。如前所述，位元线参考电位VBLref与电源电位VDD的比值(VBLref/VDD)可根据电源电位VDD调整，若电路常态电位为0.9伏特，电源电位VDD有可能在0.75至1.05伏特间变化，而位元线参考电位VBLref与电源电位VDD的比值(VBLref/VDD)有可能在0.43至0.53之间调整。
以下叙述存储单元101a的一读取区间的操作。为了读取存储单元101a所存储的数据，字元线WL可变化至一行选择状态，以导通存储晶体管Tc。若以N通道金属氧化物半导体晶体管(NMOS)实现存储晶体管Tc，字元线WL需变化到一高电平正电位，以令存储晶体管Tc将所对应的电容Cc耦接到位元线BL。该字元线WL由一地址解码电路(未显示)控制。该地址解码电路可根据一地址判断存储器阵列101中某一行需启动。在字元线WL转换至高电位后，所控制的存储晶体管Tc导通，将存储单元101a的电容Cc耦接至位元线BL，使进入读取区间的一电荷分享操作。若存储单元101a所存储的数据为逻辑数据‘1’，电容Cc可令位元线BL电位自该位元线参考电位VBLref上升一位元线电位变异ΔVBL。若存储单元101a所存储的数据为逻辑数据‘0’，电容Cc可自字元线BL获得电荷充电，因此，会将字元线BL电位自该位元线参考电位VBLref下拉一位元线电位变异ΔVBL。
在电荷分享操作开始不久后，读取区间进入一感测操作。位元线BL所耦接的一感测放大器(未显示在图中)会感测存储单元101a所发生的位元线电位变异ΔVBL。
上述感测动作后，读取区间可进入一回复(restore)操作。在某些实施方式下，上述回复操作可在感测操作后一个、或更多个逻辑门延迟后开始。例如，在回复操作中，位元线BL可耦接一高电位，使位元线电位VBL自位元线参考电位VBLref与感测到的位元线电位变异ΔVBL之和上升至逻辑数据’1’的高电位，或逼近电源电位VDD。此时，字元线WL仍为启动，因此位元线BL的高电位可被耦至存储单元101a内。存储单元101a的存储晶体管Tc将耦接字元线BL的高电位至电容Cc，致使电容Cc所存储的电荷复原，供将来的存储单元101a读取使用。
读取区间的结束操作可包括：以列选择线(通称CSL，未显示在图中)将区域位元线(包括图中所示位元线BL)耦接到总体位元线(通称GBL，未显示在图中)。此操作令位元线BL上电位所代表的数据耦接至整体位元线GBL供存储器阵列101的外接电路(未显示在图中)使用。必须注意声明的是，上述关于读取区间的叙述仅为一种存储器读取技术的一种实施方式。本技术领域普通技术人员可能对上述读取方式进行修改、或增加步骤，产生应用本发明特征的多种变形技术。
以下讨论存储单元上述读取区间动作的模拟结果。表格1是关于高温一最差状态下的模拟结果。该最差状态可为制造工艺-电压-温度变异(PVTvariations)的SSS状态，SSS状态下，PMOS晶体管、NMOS晶体管以及存储器电路的存储单元的操作速度极慢。
表格1
  电源电位VDD(V)   字元线致动电位VPP(V)   位元线参考电位VBLref(V)   VBLref与VDD的比值   读取区间(ns)   温度(℃)   字线脉冲宽度(ns)   逻辑数据‘0’的位元线电位变异ΔVBL(mV)  逻辑数据‘1’的位元线电位变异ΔVBL(mV)
  1.035   1.480   0.518   0.5   2   125   2.55   123   66
  1.035   1.480   0.486   0.47   2   125   2.55   116   75
  1.035   1.480   0.466   0.45   2   125   2.55   111   81
  1.035   1.480   0.445   0.43   2   125   2.55   106   87
  1.035   1.480   0.414   0.4   2   125   2.55   98   97
上述模拟环境中，常态电位为0.9伏特且理想的电源电位VDD应当等于该常态电位0.9伏特。然而，在SSS状态下，电源电位VDD可能位移到1.035伏特。在上述表格中，字元线致动电位VPP施加于字元线WL上，用以导通存储晶体管Tc。上述模拟其读取频率约500MHz，且为高温状态，温度为125℃。
在传统存储器电路中，位元线参考电位VBLref与电源电位VDD的比值VBLref/VDD的比值为定值，例如，VBLref＝VDD/2。在一般操作中，电源电位VDD可为约0.9伏特且位元线参考电位VBLref可为约0.45伏特；此时，逻辑数据‘0’与‘1’皆可被正常读取。然而，若存储器电路操作在SSS状态，电源电位VDD飘移到约1.035伏特。上述固定VBLref/VDD的比值，例如0.5，会导致位元线参考电位VBLref上升到0.518伏特。根据表格1所示模拟结果，位元线电位变异ΔVBL在逻辑数据‘0’的状态下为123mV，在逻辑数据‘1’的状态下为66mV。逻辑数据‘1’所产生的位元线电位变异ΔVBL相当小，可能导致感测放大器无法感测之，致使存储单元中的逻辑数据‘1’无法被读取。总结之，传统存储器电路的固定VBLref/VDD值会导致其在制造工艺-电位-温度变异(PVT variation)的SSS状态下无法正确读取逻辑数据‘1’。
然而，图1技术可克服上述问题，其中通过存储器电路100内装置110(或称位元线参考电位供应装置)供应位元线参考电位VBLref给位元线BL，且装置110使位元线参考电位VBLref对电源电位VDD的比值(VBLref/VDD)为可调式。以下举例说明。在一般操作中，电源电位VDD约为0.9伏特，位元线参考电位VBLref对电源电位VDD的比值可约为0.5(即位元线参考电位VBLref约为0.45伏特)。但是，若存储器改操作在SSS状态下，装置110改提供该位元线BL约0.414伏特的位元线参考电位VBLref。由于SSS状态下，电源电位可能飘移到1.035伏特，如此一来位元线参考电位VBLref对电源电位VDD的比值(VBLref/VDD)可为约0.4。参阅表1最后一行所示的模拟结果，存储单元存储逻辑数据‘0’时，位元线电位变异ΔVBL约为98mV，且存储单元存储逻辑数据‘1’时，位元线电位变异ΔVBL约为97mV。与表格1中VBLref/VDD比值为0.5的该行相较，所揭示的VBLref/VDD可调式技术使存储单元逻辑数据‘0’所对应的位元线电位变异ΔVBL下降，但使存储单元逻辑数据‘1’所对应的位元线变异ΔVBL上升。因此，存储单元内无论存储逻辑数据‘0’或逻辑数据‘1’皆可正确地被感测放大器感测到。无论是逻辑数据‘0’或‘1’都可被正常读取。
表格2显示另一模拟结果，其中，模拟环境为低温环境(约-40℃)，对应的是制造工艺-电位-温度变异(PVT variations)的SSS状态。
表格2
  电源电位VDD(V)   字元线致动电位VPP(V)   位元线参考电位VBLref(V)   VBLref与VDD的比值   读取区间(ns)   温度(℃)   字线脉冲宽度(ns)   逻辑数据’0’的位元线电位变异ΔVBL(mV)  逻辑数据’1’的位元线电位变异ΔVBL(mV)
  1.035   1.480   0.518   0.5   2   -40   2.53   129   90
  1.035   1.480   0.414   0.4   2   -40   2.53   104   117
在低温下，位元线参考电位VBLref与电源电位VDD的比值VBLref/VDD可调整为0.4。如此一来，存储单元逻辑数据‘0’所对应的位元线电位变异ΔVBL约为104mV，且存储单元逻辑数据‘1’所对应的位元线电位变异ΔVBL约为117mV。与VBLref/VDD为0.5的模拟结果相较，存储单元逻辑数据‘0’所对应的位元线电位变异ΔVBL下降，且存储单元逻辑数据‘1’所对应的位元线电位变异ΔVBL上升。因此，存储单元所存储的逻辑数据‘0’与存储单元逻辑‘1’所对应的位元线电位变异ΔVBL皆可由位元线所耦接的感测放大器正确感测。通过将VBLref/VDD调整为0.4，存储单元内的逻辑数据‘0’与‘1’皆可被正确读取。
根据前述内容，装置110可根据电源电位VDD提供位元线参考电位VBLref，以使VBLref/VDD为可调。举例说明如下，在一般操作下，存储器电路100的位元线参考电位VBLref与电源电位VDD的比值VBLref/VDD可设定为约0.5；而在SSS状态下，存储器电路100的VBLref/VDD可设定为0.4。通过调整VBLref/VDD，存储器电路100不论是在一般操作中、或制造工艺-电位-温度变异(PVT variations)的SSS状态下都可正确存取逻辑数据‘0’与‘1’。
图2示出位元线参考电位供应装置的一种实施方式。图中，装置110(或称位元线参考电位供应装置)提供一位元线参考电位VBLref，其中可包括一稳压器210以及一装置220。稳压器210耦接位元线BL。装置220又称偏压供应装置，用以提供一偏压Vbias。偏压Vbias与电源电位VDD的比值Vbias/VDD为可调式。装置220耦接稳压器210。
参阅图2，稳压器210用于稳压且/或放大该装置220所提供的偏压Vbias。在多种实施方式中，稳压器210可包括一放大器211。放大器211的输出端可被耦接至位元线BL。放大器211的输入端可耦接装置220以接收该偏压Vbias。稳压器210可还包括电阻213与215。电阻213一端耦接放大器211的输出端，且另一端经电阻215耦接一低电位一如VSS或接地。电阻213与215的连结端点的电位作为一回授信号输入放大器211的另一输入端。必须声明的是，图中所示稳压器210结构仅为一种实施方式，电阻(包括213、215)的数量也只是一种实施方式，并非意图限制本发明范围。
参阅图2，其中装置220可包括一电位补偿电路230、与耦接该电位补偿电路230的一自偏压电路240。电位补偿电路230的输出可耦接稳压器210。该自偏压电路230可控制该电位补偿电路，以调整装置220所输出的偏压Vbias值。
在多种实施方式中，电位补偿电路230可包括开关231、232以及电阻235、237。开关231与233可为NMOS晶体管、PMOS晶体管、其他晶体管元件、或开关元件、以及/或上述多个元件的组合。电阻235与237可具有相同或不同的电阻值。开关231可耦接在电阻235与一低电位端(如VSS或接地)之间，且其栅极可耦接电源电位VDD。电阻235可耦接电阻237以耦接该电源电位VDD。电阻235与237连结端可作为电位补偿电路230的输出端，耦接至稳压器210。开关233则耦接在电位补偿电路230输出端与一低电位(如VSS或接地)之间，且其栅极可耦接该自偏压电路240，且开关233。必须声明的是，开关231、233与电阻235、237的数量与结构并非用来限制本发明范围，仅是作说明例使用。
自偏压电路240可包括至少一饱和模式晶体管241以及至少一个电阻243，其中该饱和模式晶体管241以及电阻243的连结端可作为该自偏压电路240的输出端，以耦接电位补偿电路230。饱和模式晶体管241可耦接于该自偏压电路240上述输出端与一低电位(如VSS或接地)之间。饱和模式晶体管241可用于降低图1所示存储器电路100的制造工艺-电位-温度变异(PVT variations)影响。电阻243可为一单一电阻元件或串联组成的多个电阻元件，可耦接在电源电位VDD以及自偏压电路240的输出端之间。必须声明的是，所示饱和模式晶体管241与电阻243的结构与数量尽是用于说明本发明内容，并非意图限制本发明范围。
以下图2实施方式提供位元线参考电位VBLref，且令VBLref/VDD为动态调整的技术。在一读取区间中，电位VDD施加于上述自偏压电路240以及电位补偿电路230。电源电位VDD使开关231导通，使电阻235一端耦接至低电位VSS且另一端(电阻235与237的连结端)得以提供一电位作为偏压Vbias。此外，在电源电位VDD供电下，自偏压电路240得以输出信号导通开关233，将电阻235与237的连结端耦接至VSS以下拉偏压Vbias的值。电阻235与237连结端点上的偏压Vbias下拉程度会随电源电位VDD变动而调整。因此，偏压供应装置220所提供的偏压Vbias会使Vbias/VDD随电源电位VDD的值变动。
在多种实施方式中，偏压Vbias与电源电位VDD的比值(Vbias/VDD)相对不同电源电位VDD可具有不同的变化率。当电源电位VDD等于或大于一常态电位时，Vbias/VDD可包括一第一变化率的变化。当电源电位VDD小于常态电位时，Vbias/VDD可包括一第二变化率的变化。上述第一变化率快于第二变化率。举例说明如下，假设常态电位约为0.9伏特。若电源电位VDD小于0.9伏特，该自偏压电路240可能输出较小的电位，使导通的开关233以较小的量下拉偏压Vbias。反之，若电源电位VDD等于或大于0.9伏特，该自偏压电路240可输出较大的电位，使导通的开关233以较大的量下拉偏压Vbias电位。换句话说，相较于电源电位VDD小于电位0.9伏特的状况，电源电位VDD等于或高于电位0.9伏特时，越高的电源电位VDD会令偏压Vbias产生越大的变化。在某些实施方式中，偏压Vbias与电源电位VDD的比值(Vbias/VDD)可随时跟着电源电位VDD变化。
图3示出图1位元线参考电位供应装置110的另一种实施方式，用以提供一位元线参考电位VBLref给位元线。在图3所示实施方式中，位元线参考电位供应装置110可包括一稳压器310以及一偏压供应装置320。稳压器310提供位元线参考电位VBLref耦接至位元线BL。偏压供应装置320提供一偏压Vbias给稳压器310。偏压Vbias与电源电位VDD的比值Vbias/VDD为可调式。图3稳压器310所示元件与图2稳压器210相同，因此以图2所示附图标记加上100标示之。
参阅图3，偏压供应装置320可包括一比较器321。比较器321控制开关322、323的动作，以传递一信号至该偏压供应装置320输出端作为上述偏压Vbias耦接至稳压器310。在某些实施方式中，开关322与323各可包括至少一传输门、晶体管、或其他开关元件、且/或上述元件的组合。在某些实施方式中，偏压供应装置320还可包括一反相器326，将比较器321输出信号反相以用于控制开关322与323。此外，偏压供应装置320还可包括电位供应器324与325，以提供比较器321输入信号。电位供应器324与325的输出信号更分别耦接至开关322与323。比较器321的比较结果会选择导通开关322或323，以将电位供应器324或325提供的信号传递至装置320输出端作为偏压Vbias使用。在多种实施方式中，电位供应器324可包括电阻324a与324b，串接于电源电位VDD与一低电位(如VSS或接地)之间。电位供应器324的输出端可耦接至开关322的一端以及该比较器321的输入端。另外，电位供应器325可为一定值电位供应器，或者，在其他实施方式中，电位供应器325可以不同于电位供应器324的方式实现，用以根据电源电位VDD变化提供一参考电位。必须声明的是，图3所示电位供应器324与325仅为一种实施方式，并非意图限定本说明书保护范围。
比较器321用于自至少两个参考电位中选择出电位值较低的参考电位，并根据选择结果导通对应的开关，使装置320输出较低的参考电位。举例说明如下，比较器321可自电位供应器324、325分别接收两个参考电位V1、V2。在某些实施方式中，参考电位V1可根据电源电位VDD变化，且参考电位V2可如图4所示为定值。以图4为例，假设常态电压为0.9伏特，若电源电位VDD低于0.9伏特，参考电位V1低于参考电位V2，比较器321输出信号以及其反相信号(经反相器326作用)会导通开关322，使参考电位V1输出装置320作为偏压Vbias。若电源电位VDD等于或大于常态电位(如0.9伏特)，参考电位V2低于参考电位V1，比较器321输出信号以及其反相信号(经反相器326作用)会导通开关323，使参考电位V2输出装置320作为偏压Vbias使用。在参考电位V1与V2等值的状态下，比较器321可使V1与V2任一输出以作为偏压Vbias。
参阅图4，偏压Vbias与电源电位VDD的比值(Vbias/VDD)可有至少两种选择，例如比值R1、R2。比值R1为参考电位V1与电源电位VDD的比值(V1/VDD)。比值R2为参考电位V2与电源电位VDD的比值(V2/VDD)。通过比较参考电位V1与V2，装置320(图3)可输出较低的参考电位作为偏压Vbias使用。必须声明的是，偏压Vbias与电源电位VDD的比值(Vbias/VDD)可有多于两种以上的选择，例如：3种、4种或5种比例选择。随着Vbias/VDD的选择性增加，本领域普通技术人员有可能随之增加开关与电位供应器的数量，且据以修改开关与电位供应器的结构，以产生合适的偏压供应装置。
图5示出一存储器系统，其中包括前述存储器电路。如图所示，存储器系统500可具有一处理器510，耦接存储器电路100。处理器510可用来读取存储器电路100内存储单元(如图1所示101a)所存储的数据。在某些实施方式中，处理器510可为一处理单元、中央处理单元、数字信号处理器、或其他得以用来读取存储器电路100内数据的处理器。
在某些实施方式中，包括处理器510以及存储器电路100的存储器系统可以结构以及电子方式耦接一印刷线路板或一印刷电路板，以形成一电子装置。该电子装置可用于电脑、无线通讯装置、电脑周边产品、游乐器或其他任何电子产品。
在某些实施方式中，具有存储器电路100的存储器系统500可提供在集成电路(integrated circuit)中提供一整个电子系统，以实现系统单芯片(SOC)、或系统集成电路(system on integrated circuit)装置。上述系统单芯片装置可在单一集成电路中提供一手机、一个人行动助理、一数字录影装置、一数字摄录像机、一数字像机、一MP3播放器、或其他任何电子产品的所需的电路。
以上内容以多种实施方式描述本发明特征，以使本领域普通技术人员可据以了解本发明的内容。然而，本领域普通技术人员可能会以本发明公开的技术为基础，对其进行修改而产生其他变形，以解决同样的问题或达到同样的功能。必须声明的是，该些变形事实上仍是牵涉本发明所公开的技术。任何基于已知技术与本发明公开的内容所作的变形或替代技术，实已涉及本发明保护范围。

Claims (12)

1.一种存储器电路，包括：
至少一个存储单元，以电荷形式存储数据，且与一字元线与一位元线耦接；以及
一位元线参考电位供应装置，提供一位元线参考电位给该位元线，使该位元线参考电位与一电源电位的比值随该电源电位变动而调整。
2.根据权利要求1所述的存储器电路，其中上述位元线参考电位供应装置包括：
一稳压器，耦接上述位元线以提供上述位元线参考电位给该位元线；以及
一偏压供应装置，供应一偏压于该稳压器的一输入端，其中该偏压供应装置令上述偏压与电源电位的比值会根据该电源电位调适。
3.根据权利要求2所述的存储器电路，其中，上述偏压与电源电位的比值在该电源电压等于或大于一常态电位时以一第一变化率变化，且在该电源电压小于该常态电位时以一第二变化率变化，且该第一变化率大于该第二变化率。
4.根据权利要求3所述的存储器电路，其中该偏压供应装置包括：
一电位补偿电路，耦接该稳压器以提供上述偏压给该稳压器；以及
一自偏压电路，耦接该电位补偿电路，用以控制该电位补偿电路调整所供应的上述偏压。
5.根据权利要求4所述的存储器电路，其中：
该自偏压电路包括至少一个饱和模式晶体管；
该电位补偿电路包括至少一开关，该开关耦接于该电位补偿电路的输出端与一低电位之间；
该饱和模式晶体管经至少一个电阻耦接上述电源电位；且
该饱和模式晶体管与上述电阻的连结点耦接该电位补偿电路上述开关的控制端，以调整上述偏压。
6.根据权利要求2所述的存储器电路，其中上述偏压供应装置包括：
一第一开关，用以耦接一第一参考电位至该稳压器；
一第二开关，用以耦接一第二参考电位至该稳压器；
一比较器，比较上述第一与第二参考电位，以控制上述第一与第二开关的导通状态，
其中，该比较器选出上述第一、第二参考电位中较低值的参考电位，且导通上述第一与第二开关中对应的开关。
7.根据权利要求6所述的存储器电路，其中上述第一参考电位为定值，且上述第二参考电位随上述电源电位变动。
8.一种存储器系统，包括权利要求1所述的存储器电路、以及一处理器，其中该处理器耦接该存储器电路以读取该存储器电路内上述存储单元所存储的数据。
9.一种操作一存储器电路的方法，该存储器电路包括至少一个存储单元，该存储单元以电荷方式存储数据、且耦接一字元线以及一位元线，上述方法包括：
提供一位元线参考电位给该位元线，使该位元线参考电位与一电源电位的比值为可调式。
10.根据权利要求9所述的方法，其中上述提供位元线参考电位给该位元线的步骤包括：
提供一偏压，以令该偏压与上述电源电位的比值为可调式；且
稳压该偏压以提供上述位元线参考电位。
11.根据权利要求10所述的方法，其中，上述偏压与电源电位的比值在该电源电压等于或大于一常态电位时以一第一变化率变化，且在该电源电压小于该常态电位时以一第二变化率变化，且该第一变化率大于该第二变化率。
12.根据权利要求10所述的方法，其中上述偏压与电源电位的比值至少有两种选择。
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