KR20100091915A - 메모리 회로, 시스템, 및 그 동작 방법 - Google Patents

메모리 회로, 시스템, 및 그 동작 방법 Download PDF

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Abstract

메모리 회로는 데이텀을 나타내는 전하를 저장하기 위한 적어도 하나의 메모리 셀을 포함한다. 메모리 셀은 워드 라인과 비트 라인에 연결된다. 메모리 회로는 비트 라인에 비트 라인 기준 전압(VBLref)을 제공할 수 있는 수단을 포함하고, 상기 비트 라인 기준 전압(VBLref)과 파워 전압(VDD)의 비인 VBLref/VDD는 파워 전압(VDD)의 변화에 대응되어 조절가능하다.

Description

메모리 회로, 시스템, 및 그 동작 방법{MEMORY CIRCUITS, SYSTEMS, AND OPERATING METHODS THEREOF}
본 발명은 일반적으로 반도체 회로 분야에 관한 것이고, 더욱 자세하게는 메모리 회로, 시스템 및 그 동작 방법에 관한 것이다.
메모리 회로는 다양한 응용 분야에서 사용되어 져 왔다. 일반적으로, 메모리 회로는 DRAM 회로와 SRAM 회로를 포함한다. DRAM 회로는 복수의 메모리 셀을 포함한다. 용량성 저장 메모리 셀의 어레이가 구비되는 일반적인 동적 메모리 셀에 있어서, 메모리 셀 각각은 액세스 트랜지스터를 구비한다. 이러한 메모리 셀에 저장된 데이터는 사실상 작은 커패시터에 저장된 전하이다. 데이터가 출력되는 경우, 액세스 트랜지스터는 트랜지스터의 게이트 또는 제어 터미널에 연결된 워드 라인(WL; word line)에 의해 구동된다. 상기 액세스 트랜지스터는 커패시터의 전압을 감지하기 위한 센스 증폭기(sense amplifier)에 연결된 비트 라인(BL; bit line)에 커패시터를 연결할 수 있다.
일 실시예에서, 메모리 회로는 데이텀을 나타내는 전하를 저장하기 위한 적어도 하나의 메모리 셀을 포함한다. 상기 메모리 셀은 워드 라인과 비트 라인에 연결된다. 메모리 회로는 비트 라인 기준 전압(VBLref)을 비트 라인에 제공하기 위한 수단을 포함하고, 상기 비트 라인 기준 전압(VBLref)에 대한 파워 전압(VDD)의 비 VBLref/VDD는 파워 전압(VDD)의 변화에 대응하여 조정될 수 있다.
또 다른 실시예에서, 시스템은 메모리 회로와 메모리 회로에 연결된 프로세서(processor)를 포함한다. 상기 메모리 회로는 데이텀을 나타내는 전하를 저장하기 위한 적어도 하나의 메모리 셀을 포함한다. 상기 메모리 셀은 워드 라인과 비트 라인에 연결된다. 상기 메모리 회로는 비트 라인 기준 전압(VBLref)를 비트 라인에 제공하는 수단을 포함하고, 여기서 파워 전압(VDD)에 대한 비트 라인 기준 전압 (VBLref)의 비인 VBLref/VDD는 파워 전압(VDD)의 변화에 대응하여 조정될 수 있다. 프로세서는 적어도 하나의 메모리 셀에 저장된 데이터에 액세스할 수 있다.
또 다른 실시예에서, 데이터에 데이텀을 나타내는 전하를 저장하기 위한 적어도 하나의 메모리 셀을 구비한 메모리 회로에 액세스하는 방법이 제공된다. 상기 메모리 셀은 워드 라인과 비트 라인에 연결된다. 상기 방법은 비트 라인 기준 전압 (VBLref)를 비트 라인에 제공하는 단계를 포함하고, 여기서 파워 전압(VDD)에 대한 비트 라인 기준 전압(VBLref)의 비인 VBLref/VDD는 조절될 수 있다.
본 발명에 따른 이러한 실시예 그리고 다른 실시예들과 그 특징이 다음의 기재와 첨부된 도면을 참조하여 더욱 자세 설명될 것이다.
다음의 상세한 설명들을 첨부된 도면을 참조하면 본 발명의 상세 설명을 잘 이해할 수 있다. 다양한 특징들은 그 수치에 한정되지 않으며, 산업상 기준 실시예에 따른 것이고, 오로지 설명의 목적으로 사용된 것이다. 사실상, 다양한 특정의 수와 크기는 논의를 명확히 하기 위하여 증가 되거나 감소 될 수 있다.
도 1은 메모리 회로의 일 실시예를 개략적으로 도시한 도면이다.
도 2는 비트 라인 기준 전압(VBLref)을 공급하는 수단의 일 실시예를 개략적으로 도시한 도면이다.
도 3은 비트 라인 기준 전압(VBLref)을 비트 라인에 제공하는 수단의 또 다른 실시예를 개략적으로 도시한 도면이다.
도 4는 파워 전압(VDD)의 변화에 대응하는 수단의 일 실시예의 출력 바이어스 전압(Vbias)을 나타낸 도면이다.
도 5는 일 실시예에 따른 메모리 회로를 포함하는 시스템을 개략적으로 나타낸 도면이다.
일반적으로, 비트 라인 기준 전압은 비트 라인에 인가된다. 비트 라인 기준 전압이 파워 전압(VDD)의 절반이 되도록, 즉 파워 전압에 대한 비트 라인 기준 전압의 비가 0.5로 고정되도록, 비트 라인 기준 전압은 파워 전압(VDD)은 파워 전압(VDD)의 변화에 대응하여 변화한다. 비를 고정시킴으로써, 메모리 커패시터에 저장된 데이터에 액세스하는 것은, 비트 라인 전압(VBL)이 올라가거나 내려가는 것으로부터 실질적으로 자유로워진다. 일반적인 메모리 회로가 최악의 공정-전압-온도(Process-Voltage-Temperature; PVT) 변화의 코너에서 동작하는 경우에, 로지컬 "1"을 읽는 마진(margin)은 로지컬 "0"를 읽는 마진에 비해 작다. 메모리 셀의 작은 마진은 로지컬 "1" 데이터를 읽는 것을 실패하게 한다.
메모리 회로 및 그 동작 방법은 이를 기초하는 것이 바람직하다.
다음 설명은 많은 다양한 다른 특성으로 실행되는 실시예, 또는 예들은 제시한다. 구성 요소와 배치의 특정 실시예가 본 설명을 간단히 하기 위하여 이하에서 설명된다. 물론, 이러한 실시예는 예시적인 것이고 한정하기 위해 사용된 것은 아니다. 예를 들면, 다음의 상세한 설명에서 제1 부분과 제2 부분의 구조는 제1 부분 및 제2 부분들이 직접 접촉하여 형성된 실시예를 포함할 수 있고, 또한 제1 부분과 제2 부분이 직접 접촉되지 않고, 제1 부분과 제2 부분 사이에서 형성된 추가적인 부분을 포함하는 실시예를 포함할 수 있다. 또한, 본 설명은 다양한 실시예에서 참조 번호 및/또는 참조 문자를 반복할 수 있다. 이 반복은 단순화 및 명료화를 위함이며, 그 자체로 논의된 다양한 실시예 및/또는 구성의 관계를 나타내지 않는다.
이 실시예는 메모리 회로, 시스템, 및 그 동작 방법에 대하여 개시한다. 실시예에서, 메모리 회로는 비트 라인 기준 전압(VBLref)을 제공하는 수단을 포함할 수 있고, 상기 비트 라인 기준 전압(VBLref)은 파워 전압(VDD)의 변화에 따라 VBLref/VDD 비가 조절될 수 있다. 조절가능한 VBLref/VDD를 제공함으로써, 로지컬 "1"을 읽는 마진과 로지컬 "0"를 읽는 마진은 바람직하게 이루어질 수 있다. 다음은 본 발명에 따른 다양한 상세 설명이다. 이 상세 설명의 범위는 그에 한정되지 않는다.
도 1은 일 실시예의 메모리 회로를 개략적으로 나타내는 도면이다. 도 1에서, 메모리 회로(100)는 복수의 워드 라인과 복수의 비트 라인을 포함하는 메모리 어레이(100)를 포함할 수 있다. 상기 메모리 회로(100)는 DRAM(dynamic random access memory) 회로, 임베디드(embeded) DRAM 회로, SRAM(static random access memory) 회로, 임베디드 SRAM 회로, 또는 다른 메모리 회로일 수 있다. 상기 메모리 어레이(101)는 적어도 하나의 메모리 셀(101a)을 포함할 수 있다. 상기 메모리 셀(101a)은 메모리 어레이(101)의 비트 라인(BL)과 워드 라인(WL)에 연결될 수 있다. DRAM 셀들을 사용하는 실시예에서, 메모리 셀(101a)은 메모리 트랜지스터(Tc)와 커패시터(Cc)를 포함할 수 있다. 상기 커패시터(Cc)는 예를 들면 "0"이나 "1"과 같은 데이텀을 나타내는 전하를 저장할 수 있다.
비록 오로지 하나의 셀(101a)이 도시되어 있지만, 또 다른 셀(미도시)은 복수의 워드 라인(WL)들과 비트 라인(BL)들 각각의 교차점에 놓일 수 있다. 메모리 회로(100) 일 부분은 워드 너비에 배열될 수 있는 8, 16, 32, 64, 128 또는 그 이상의 컬럼을 구비할 수 있다. 실시예에서, 워드 라인은 비트 라인에 실질적으로 수직하게 놓일 수 있다. 또 다른 실시예에서, 워드 라인과 비트 라인의 또 다른 배열이 제공될 수 있다.
도 1을 참조하면, 메모리 회로(100)는 비트 라인 기준 전압(VBLref)을 비트 라인(BL)에 제공하기 위한 수단(110)을 포함할 수 있고, 비트 라인 기준 전압(VBLref)의 파워 전압(VDD)(예를 들어, 내부 파워 전압)에 대한 비인 VBLref/VDD는 파워 전압(VDD)의 변화에 대응하여 조절될 수 있다. 파워 전압의 변화는 PVT 변화에 대응될 수 있다. 상술한 바와 같이, VBLref/VDD 비는 파워 전압(VDD)의 변화에 대하여 조절될 수 있다. 0.9V의 공칭 전압을 사용하는 실시예에서, 파워 전압(VDD)은 0.75V에서 1.05V까지로 바뀔 수 있다. VBLref/VDD 비는 약 0.43과 약 0.53 사이에서 조절될 수 있다.
다음은 메모리 셀(101a)에 액세스 사이클에 관한 상세한 설명이다. 메모리 셀(101a)에 저장된 데이터에 액세스하기 위해, 워드 라인(WL)은 메모리 트랜지스터(Tc)를 턴 온 하기 위해 열 선택 상태(row select state)로 변환될 수 있다. N-채널 MOS 트랜지스터를 이용한 일 실시예에서, 워드 라인(WL)은 메모리 트랜지스터(TC)로 하여금 비트 라인(BL)에 커패시터(CC) 를 연결하도록 하기 위해 높은 양의 전압으로 변할 수 있다. 워드 라인(WL)은 이전에 메모리 어레이(101)에 공급되는 어드레스에 기반하여 메모리 어레이(101)의 열(row)을 활성화시키는 것을 결정할 수 있는 어드레스 디코드 회로(address decode circuit)(미도시)에 의해 공급될 수 있다. 워드 라인(WL)이 양의 전압 레벌로 변함으로써 활성화된 후, 메모리 트랜지스터(TC)는 메모리 셀(101a)의 커패시터(CC)를 비트 라인(BL)에 연결할 수 있고, 액세스 사이클의 "전하 공유" 구간이 시작한다. 메모리 셀(101a)에 저장된 데이터가 로지컬"1"이라면, 커패시터(CC)는 전하 공유 동작 기간 동안 비트 라인(BL)에 공급될 수 있도록 비트 라인 기준 전압(VBLref)으로 전압을 상승시킬 수 있다. 이에 대하여, 작은 전압 △VBL이 비트 라인(BL)에서 증가 될 수 있다. 메모리 셀(101a)에 저장된 데이터가 로지컬 "0"이면, 커패시터(CC)는 비트 라인(BL)으로부터 메모리 셀(101a)의 커패시터(CC)를 충전함으로써 비트 라인(BL)으로부터 전압을 낮출 수 있다. 충전으로 인하여, 전압△VBL이 비트 라인(BL)에서 감소 될 수 있다.
"전하 공유" 시작 후 짧은 시간에, 액세스 사이클의 감지 구간이 시작된다. 액세스 사이클의 이 구간에서는, 비트 라인(BL)에 연결된 센스 증폭기(미도시)는 메모리 셀의 △VBL를 감지할 수 있다.
감지 후, 액세스 사이클의 재저장 구간이 시작할 수 있다. 실시예에서, 액세스 사이클의 재저장 구간은 하나 이상의 논리 게이트 지연의 시간 기간까지 감지 에 따른다. 재저장 구간 동안, 비트 라인(BL)은 비트 라인 전압(VBL)을 비트 라인 기준 전압(VBLref)에 감지된 전압 차이(△VBL)를 더하여 로지컬 "1"의 높은 전압 또는 파워 전압(VDD)에 근사하게 만듦으로써, 높은 전압이 인가될 수 있다. 액세스 사이클의 이 시점에서, 워드 라인(WL)은 비트 라인(BL)의 높은 전압이 메모리 셀(101a)에 인가되기 위하여 여전히 활성화될 수 있다. 메모리 셀(101a)의 메모리 트랜지스터(Tc)는 커패시터(CC)에 이러한 높은 전압을 인가할 수 있고, 그리고 이 메모리 셀(101a)의 다음 액세스를 위해 저장된 전하를 재저장할 수 있다.
컬럼 선택 라인(CLS)(미도시)의 동작에 의해 비트 라인(BL)과 같은 로컬 비트 라인이 글로벌 비트 라인(GBL)에 연결되었을 때, 액세스 사이클은 완료될 수 있다. 이러한 동작은 메모리 어레이(101) 외부의 회로에 의해 사용되는 글로벌 비트 라인(GBL)에 연결된 비트 라인(BL)의 전압 포텐셜(potential)을 나타내는 데이터를 발생시킬 수 있다. 언급된 메모리 셀(101)의 액세스 사이클은 단지 예에 불과하다. 당업자는 바람직한 액세스 사이클을 얻기 위해 순서를 수정하거나 추가적인 단계를 부가할 수 있다.
이하에서는 상술한 메모리 셀의 액세스 사이클에 기반한 시뮬레이션 결과에 대하여 설명하기로 한다. 표 1은 높은 온도에서 공정-전압-온도(Process-Voltage-Temperature; PVT) 변화의 SSS 코너와 같은 최악의 코너에서의 시뮬레이션 결과를 보여준다. 여기서, SSS 코너는 PMOS 트랜지스터, NMOS 트랜지스터 및 메모리 회로의 메모리 셀의 속도가 느릴 때 최악의 코너를 나타낸다.
VDD VPP VBL 비 사이클 온도 WL 펄스 로지컬"0"의
△VBL		 로지컬"1"의
△VBL
1.035V 1.480V 0.518V 0.5 2.00ns 125℃ 2.55ns 123mV 66mV
1.035V 1.480V 0.486V 0.47 2.00ns 125℃ 2.55ns 116mV 75mV
1.035V 1.480V 0.466V 0.45 2.00ns 125℃ 2.55ns 111mV 81mV
1.035V 1.480V 0.445V 0.43 2.00ns 125℃ 2.55ns 106mV 87mV
1.035V 1.480V 0.414V 0.4 2.00ns 125℃ 2.55ns 98mV 97mV
실시예에서, 공칭 전압 약 0.9V이고, 이론 파워 전압(theoretical power voltage)은 공칭 전압(예를 들어, 0.9V)과 같다. SSS 코너에서, 파워 전압(VDD)는 1.035V 근처로 시프트될 수 있다. 전압(VPP)는 메모리 트랜지스터(TC)를 턴 온시키기 위한 워드 라인(WL)에 공급되는 전압을 나타낸다. 시뮬레이션 조건은 약 500MHz의 액세스 주파수와 약 125℃의 높은 온도로 설정될 수 있다.
기존의 메모리 회로에 대해, VBLref/VDD의 비는 VBLref=1/2VDD와 같이 고정된다. 일반적인 동작에서, 파워 전압(VDD)는 약 0.9V이고, 비트 라인 기준 전압(VBLref)은 약 0.45V이다. 기존의 메모리 회로의 로지컬 "0"과 "1" 데이터는 액세스될 수 있다. 상술한 바와 같이, 메모리 회로가 SSS 코너에서 동작한다면, 파워 전압(VDD)는 약 1.035V로 시프트될 수 있다. VBLref/VDD의 비가 고정(예를 들어, 0.5)된 것에 기반하여, 비트 라인 기준 전압(VBLref)은 약 0.518V이다. 시뮬레이션 결과로부터, 표 1의 두번째 열에 도시된 바와 같이 메모리 셀의 로지컬"0"의 △VBL은 123mV 근처이고, 메모리 셀의 로지컬"1"의 △VBL은 66mV 근처이다. 메모리 셀의 로지컬"1"의 △VBL은 센스 증폭기가 감지하기엔 너무 작을 수 있고, 저장된 로지컬"1" 데이터는 액세스 되지 않을 수 있다. 그러므로 고정된 VBLref/VDD의 비를 가지고 있는 기존의 메모리 회로의 로지컬"1" 데이터에 접근하는 것은 PVT 변화의 SSS 코너에서는 실패한다.
이와 대조적으로, 메모리 회로(100)는 비트 라인에 비트 라인 기준 전압(VBLref)을 제공하는 수단(110)을 포함한다. 여기서 VBLref/VDD의 비는 조절될 수 있다. 예를 들어, 파워 전압을 약 0.9V를 가지는 일반적인 동작 동안 VBLref/VDD의 비는 약 0.5V이다. SSS코너에서는, 상기 수단(110)이 비트 라인(BL)에 대략 0.414V의 비트 라인 기준 전압(VBLref)을 제공한다. 파워 전압(VDD)가 약 1.035V이 때문에, 표 1의 여섯번째 열에서 보여지듯이, 메모리 셀의 로지컬"0"의 △VBL은 98mV 근처이고, 메모리 셀의 로지컬"1"의 △VBL은 97mV 근처이다. VBLref/VDD의 비가 약 0.5에 대응되는 시뮬레이션 결과와 비교하면, 메모리 셀의 로지컬"0"의 △VBL은 감소하고, 메모리 셀의 로지컬"1"의 △VBL은 증가한다. 비트 라인(BL)에 연결된 센스 증폭기(미도시)는 메모리 셀의 로지컬"0"의 △VBL과 메모리 셀의 로지컬"1"의 △VBL을 여전히 감지할 수 있다. 따라서, 메모리 셀의 로지컬"1" 및 로지컬 "2"의 데이터는 모두 액세스 될 수 있다.
표 2는 낮은 온도의 PVT 변화의 SSS 코너에서 다른 시뮬레이션 결과를 보여준다. 여기서, 낮은 온도는 약 -40℃이다.
VDD VPP VBL 비 사이클 온도 WL 펄스 로지컬"0"의
△VBL		 로지컬"1"의
△VBL
1.035V 1.480V 0.518V 0.5 2.00ns -40℃ 2.53ns 129mV 90mV
1.035V 1.480V 0.414V 0.4 2.00ns -40℃ 2.53ns 104mV 117mV
낮은 온도에서는, 표 2의 두 번째 열에 도시된 바와 같이, VBLref/VDD의 비는 0.4로 조절될 수 있다. 메모리 셀의 로지컬"0"의 △VBL은 104mV 근처이고, 메모리 셀의 로지컬"1"의 △VBL은 117mV 근처이다. 표 2의 첫 번째 열에 도시된 VBLref/VDD의 비가 0.5인 경우와 시뮬레이션 결과를 비교하면, 메모리 셀의 로지컬"0"의 △VBL은 감소하고, 메모리 셀의 로지컬"1"의 △VBL은 증가한다. 비트 라인(BL)에 연결된 센스 증폭기(미도시)는 메모리 셀의 로지컬"0"의 △VBL과 메모리 셀의 로지컬"1"의 △VBL을 여전히 감지할 수 있다. VBLref/VDD의 비가 0.4로 조절될지라도 메모리 셀의 로지컬 "0" 및 로지컬 "1"의 데이터는 모두 액세스 될 수 있다.
상술한 바에 의하면, 상기 수단(110)은 파워 전압(VDD)이 변함에 따라, VBLref/VDD의 비가 조절된 비트 라인 기준 전압(VBLref)을 제공한다. 일반적인 동작에서, 메모리 회로의 VBLref/VDD의 비는 0.5 근처에서 조절될 수 있다. SSS 코너에서 메모리 회로의 VBLref/VDD의 비는 0.4 근처에서 조절될 수 있다. VBLref/VDD의 비를 조절함으로써, 메모리 회로(100)는 일반적인 동작 및 PVT 변화의 SSS 코너에서 로지컬"0" 및 로지컬"1" 데이터를 바람직하게 액세스할 수 있다.
도 2는 비트 라인 기준 전압(VBLref)을 공급하는 수단의 일실시예를 개략적으로 도시하는 도면이다. 도 2에서, 비트 라인 기준 전압(VBLref)을 공급하는 수단(110)은 비트 라인(BL)과 연결된 전압 조정부(voltage regulator)(210)와 바이어스 전압(Vbias)을 공급하는 수단(220)을 포함한다. 파워 전압(VDD)과 바이어스 전압의 비인 Vbias/VDD는 조절될 수 있다. 수단(220)은 전압 조정부(210)와 연결된다.
도 2를 참고하면, 전압 조정부(210)는 수단(220)으로부터 제공되는 바이어스 전압(Vbias)을 조절하거나 증폭할 수 있도록 구성될 수 있다. 다양한 실시예에서, 전압 조정부(210)는 증폭기(211)를 포함한다. 증폭기(211)의 출력단은 비트 라인(BL)과 연결될 수 있다. 증폭기(211)의 입력단은 수단(220)과 연결될 수 있다. 전압 조정부(210)는 저항(213,215)을 포함할 수 있다. 저항(213)은 증폭기(211)의 출력단과 연결될 수 있고, 저항(215)은 VSS 또는 접지와 같은 낮은 전압과 연결된다. 저항(213)과 저항(215) 사이 노드에서 전압은 증폭기(211)의 다른 입력단에서 피드백될 수 있다. 상술한 전압 조정부(210)는 단지 실시예에 불과하다. 저항(213,215)의 개수 및 구성은 단지 실시예에 불과하다. 본 발명의 범위는 이에 한정되지 않는다.
도 2를 참고하면, 수단(220)은 셀프 바이어스 회로(self-bias circuit)(240)과 연결된 전압 보상 회로(230)를 포함한다. 전압 보상 회로(230)는 전압 조정부(210)와 연결된다. 셀프 바이어스 회로(240)는 수단(220)에 의해 제공되는 바이어스 전압(Vbias)을 조절하기 위한 전압 보상 회로를 제어할 수 있다.
다양한 실시예에서, 전압 보상 회로(230)는 스위치(231,233)와 저항(235,237)을 포함할 수 있다. 스위치(231,233)는 NMOS 트랜지스터, PMOS 트랜지스터, 트랜지스터, 다른 스위치, 및/또는 이들의 조합으로 구현될 수 있다. 저항(235,237)은 같거나 다른 저항값을 가질 수 있다. 스위치(231)의 게이트는 파워 전압(VDD)과 연결될 수 있고 스위치(231)는 저항(235)와 VSS 또는 접지와 같은 낮은 전압 사이에 연결될 수 있다. 저항(235)는 저항(237)과 연결될 수 있다. 저항(235)과 저항(237) 사이의 전압 보상 회로(230)의 출력단은 전압 조정부(210)와 연결될 수 있다. 스위치(233)의 게이트는 셀프 바이어스 회로(240)와 연결될 수 있다. 스위치(233)는 전압 보상 회로(230)의 출력단과 VSS 또는 접지와 같은 낮은 전압 사이에 연결될 수 있다. 상술한 스위치(231,233)와 저항(235,237)의 구성과 개수는 단지 예에 불과하다. 본 발명의 범위는 이에 한정되지 않는다.
셀프 바이어스 회로(240)는 적어도 하나의 포화 모드(saturantion mode) 트랜지스터(241)와 적어도 하나의 저항(243)을 포함할 수 있다. 셀프 바이어스 회로(240)의 출력단은 전압 보상 회로(230)와 연결될 수 있다. 포화 모드 트랜지스터(241)는 셀프 바이어스 회로(240)의 출력단과 VSS 또는 접지와 같은 낮은 전압 사이에 연결될 수 있다. 포화 모드 트랜지스터(241)는 메모리 회로(100)(도 1 참고)의 공정-전압-온도(PVT) 변화를 제거할 수 있다. 저항(243)은 하나의 저항 또는 복수 개의 직렬 연결된 저항을 나타낼 수 있다. 저항(243)은 파워 전압(VDD)와 셀프 바이어스 회로(240)의 출력단 사이에 연결될 수 있다. 상술한 포화 모드 트랜지스터(241)와 저항(243)의 개수 및 구성은 단지 예에 불과하다. 본 발명의 범위는 이에 한정되지 않는다.
이하에서는 VBLref/VDD의 비가 조절 가능한 비트 라인 기준 전압(VBLref)을 제공하는 동작의 예에 대하여 설명하기로 한다. 액세스 사이클 동안, 파워 전압(VDD)은 셀프 바이어스 회로(240)와 전압 보상 회로(230)에 인가된다. 파워 전압(VDD)은 저항(235)과 저항(237) 사이의 노드에 바이어스 전압(Vbias)과 같은 출력 전압을 제공하여 VSS의 전압을 가진 저항(235)이 연결된 스위치(231)을 턴 온한다. 파워 전압(VDD)로 인해, 셀프 바이어스 회로(230)는 VSS 전압을 가진 저항(235)와 저항(237) 사이의 노드에 연결되고 바이어스 전압(Vbias)을 낮추는 스위치(233)를 턴 온하기 위한 전압을 출력할 수 있다. 저항(235)와 저항(237) 사이의 노드에서 바이어스 전압(Vbias)을 낮추는 것은 파워 전압(VDD)의 변화에 대응되도록 조절할 수 있다. 그러므로, 바이어스 전압(Vbias)은 VDD의 변화에 대응되는 조절 가능한 Vbias/VDD의 비를 가질 수 있다.
일 실시예에서, 조절가능한 Vbias/VDD의 비는 파워 전압(VDD)이 대략 공칭 전압 이상인 경우 제1 변화 비율을 가지고, 파워 전압(VDD)이 대략 공칭 전압 미만인 경우 제2 변화 비율을 가진다. 여기서, 제1 변화 비율은 제2 변화 비율보다 크다. 예를 들어, 공칭 전압이 약 0.9V이라 하자. 파워 전압(VDD)이 0.9V 미만이라면, 셀프 바이어스 회로(240)는 스위치(233)를 턴 온하고 바이어스 전압(Vbias)을 작게 낮추기 위해 작은 전압을 출력한다. 파워 전압(VDD)이 0.9V 이상이라면, 셀프 바이어스 회로(240)는 스위치(233)를 턴 온하고 바이어스 전압(Vbias)을 크게 낮추기 위해 큰 전압을 출력한다. 앞서 살펴본 바에 의하면, 바이어스 전압(Vbias)은 파워 전압(VDD)이 0.9V 미만인 경우보다 파워 전압(VDD)이 0.9V 이상인 경우가 파워 전압(VDD)의 변화가 더욱 크게 변한다. 일 실시예에서, 조절가능한 Vbias/VDD의 비는 파워 전압(VDD)의 변화에 대응되도록 계속적으로 변할 수 있다.
도 3은 비트 라인 기준 전압(VBLref)을 비트 라인에 제공하는 수단의 또 다른 실시예를 개략적으로 도시한 도면이다. 도 3에서, 비트 라인 기준 전압(VBLref)을 제공하는 수단(110)은 비트 라인(BL)에 연결된 전압 조정부(310)와 바이어스 전압(Vbias)을 제공하기 위한 수단(320)을 포함한다. 파워 전압(VDD)와 바이어스 전압의 비인 Vbias/VDD는 조절될 수 있다. 수단(320)은 전압 조정부(310)와 연결된다. 도 3의 전압 조정부(310)의 아이템들은 도 2의 전압 조정부(210)의 아이템들에 도면 부호 100을 증가시킨 것과 같다.
도 3을 참고하면, 수단(320)은 전압 조정부(230)와 연결된 스위치(322,323)와 연결된 비교부(321)를 포함한다. 일 실시예에서, 스위치(322,323) 각각은 적어도 하나의 패스 게이트(pass gate), 트랜지스터, 다른 스위칭 장치 및 이들의 조합을 포함한다. 일 실시예에서, 수단(320)은 비교부(321)와 스위치(322,323) 사이에 연결되어 스위치(322) 또는 스위치(323)을 턴 온시키는 인버터(326)를 포함한다. 수단(320)은 비교부(321)와 스위치(322,323) 각각의 사이에 전압 제공부(324,325)를 포함한다. 다양한 실시예에서, 전압 제공부(324)는 파워 전압(VDD)와 VSS와 접지와 같은 낮은 전압 사이에 연결된 저항(324a,324b)을 포함할 수 있다. 전압 제공부(324)의 출력단은 스위치(322)와 비교부(321)에 연결될 수 있다. 전압 제공부(325)는 정전압 제공부나 전압 제공부(324)와 다른 파워 전압(VDD) 변화에 대응되는 변화를 가지는 기준 전압을 제공하는 전압 제공부일 수 있다. 도 3에 도시된 전압 제공부(324,325)는 단지 예시에 불과하다. 본 발명의 범위는 이에 한정되지 않는다.
비교부(321)는 적어도 두 개의 기준 전압 중 하나를 선택할 수 있고, 선택된 기준 전압에 대응되는 제1 스위치 또는 제2 스위치를 턴 온시킬 수 있다. 예를 들어, 비교부(321)는 전압 제공부(324,325)로부터 각각 두 개의 기준 전압(V1,V2)를 공급받는다. 일 실시예에서, 기준 전압(V1)은 파워 전압(VDD)의 변화에 대응되어 변하고, 기준 전압(V2)는 도 4에 도시된 바와 같이 일정한 전압을 가진다. 0.9V의 공칭 전압을 사용하는 실시예에서, 파워 전압(VDD)가 0.9V보다 낮을 때, 기준 전압(V1)은 기준 전압(V2)보다 작다. 비교부(321)는 바이어스 전압(Vbias)으로서 기준 전압(V1)을 출력하기 위해 스위치(322)를 턴 온시키도록 인버터(326)에 신호를 출력할 수 있다. 파워 전압(VDD)이 공칭 전압(예를 들어, 0.9V)보다 크거나 같다면, 기준 전압(V2)는 기준 전압(V1)보다 작다. 비교부(321)는 바이어스 전압(Vbias)으로서 기준 전압(V2)을 출력하기 위해 스위치(323)를 턴 온시키도록 인버터(326)에 신호를 출력할 수 있다. 어떤 실시예에서는, 기준 전압(V1)이 기준 전압(V2)과 실질적으로 동일하다. 비교부(321)는 바이어스 전압으로서, 기준 전압(V1) 또는 기준 전압(V2) 중 하나를 선택할 수 있다.
도 4를 참고하면, 조절 가능한 Vbias/VDD 비는 적어도 두 개의 고정된 Vbias/VDD의 비값인 R1,R2를 포함할 수 있다. 비 R1은 V1/VDD의 비를 나타내고, 비 R2 는 V2/VDD를 나타낸다. 기준 전압(V1)과 기준 전압(V2)를 비교함으로써, 도 3에 도시된 수단(220)은 바이어스 전압(Vbias)으로서 선택된 더 작은 기준을 출력할 수 있다. 앞서 언급된 조절 가능한 Vbias/VDD는 2개 이상(예를 들어, 3,4,5,..)의 고정된 비를 포함할 수 있다. 본 발명의 당업자라면 본 발명의 바람직한 수단(220)을 구현하기 위하여, 스위치와 전압 제공부의 개수를 늘릴 수 있고 스위치와 전압 제공부의 구성을 수정할 수도 있다.
도 5는 메모리 회로의 일 실시예를 포함하는 시스템을 개략적으로 나타내는 도면이다. 도 5에서, 시스템(500)은 메모리 회로(100)와 연결된 프로세서(processor)(510)를 포함한다. 프로세서(510)는 메모리 회로(100)이 메모리 셀(101a)에 저장된 데이텀을 액세스할 수 있다. 본 실시예에서, 프로세서(510)는 프로세싱 유닛(processing unit), 중앙 처리 장치(central processing unit), 디지털 신호 프로세서(digital signal processor), 또는 메모리 회로의 데이터를 액세스하기 적절한 다른 프로세서가 될 수 있다.
본 실시예에서, 프로세서(510)와 메모리 회로(100)는 전기적인 부품을 형성하기 위해 인쇄 배선 기판(printed wiring board) 또는 인쇄 회로 기판(printed circuit board)과 전기적 물리적으로 연결된 시스템으로 형성될 수 있다. 전기적인 부품은 컴퓨터, 무선 통신 장치, 컴퓨터와 관련된 주변기기, 엔터테인먼트 장치 또는 이와 유사한 장치의 일부일 수 있다.
본 실시예에서, 메모리 회로(100)를 포함하는 시스템(500)은 하나의 IC, 소위 시스템 온 칩(system on chip:SOC) 또는 SOIC(system on integrated circuit)와 같은 전체 시스템을 제공할 수 있다. 예를 들어, 이러한 시스템 온 칩은 무선 전화, PDA(personal data assistant), 디지털 VCR, 디지털 캠코더, 디지털 카메라, MP3 플레이어, 또는 하나의 통합 기판을 가지는 장치와 같은 장치들에 필요한 회로의 모든 것을 제공할 수 있다.
상술한 각각의 실시예의 특징은 본 발명의 특징을 당업자에게 이해를 돕기 위한 것이다. 당업자라면 앞서 소개한 본 발명과 동일하거나 비슷한 목적 및/또는 동일하거나 비슷한 효과를 얻기 위해 본 발명의 기본적인 사항을 바탕으로 수행되는 처리 과정 및 구조를 변경 및 수정할 수 있다. 또한, 당업자라면 본 발명의 범위 및 사상으로부터 벗어나지 않고 동일한 기술적 구조를 이해할 수 있고, 당업자는 본 발명의 범위 및 사상으로부터 벗어남없이 다양한 변경, 대체 그리고 교체가 가능할 것이다.

Claims (12)

  1. 데이텀을 나타내는 전하를 저장하고, 워드 라인과 비트 라인에 연결되는 적어도 하나의 메모리 셀;및
    상기 비트 라인에 비트 라인 기준 전압(bit line reference voltage:VBLref)을 제공하는 수단;을 포함하며,
    상기 비트 라인 기준 전압(VBLref)과 파워 전압(VDD)의 비인 VBLref/VDD가 상기 파워 전압(VDD)의 변화에 대응되어 조절가능한 것을 특징으로 하는 메모리 회로.
  2. 제1항에 있어서,
    상기 비트 라인 기준 전압을 공급하는 수단은,
    상기 비트 라인과 연결된 전압 조정부; 및
    상기 전압 조정부의 입력단에 바이어스 전압(Vbias)을 공급하기 위한 수단;을 포함하고,
    상기 바이어스 전압(Vbias)과 상기 파워 전압(VDD)의 비인 Vbias/VDD는 조절가능한 것을 특징으로 하는 메모리 회로.
  3. 제2항에 있어서,
    상기 조절 가능한 Vbias/VDD비는,
    상기 파워 전압(VDD)이 공칭 전압(nominal voltage) 이상이면, 제1 변화 비율을 가지고, 상기 파워 전압(VDD)이 상기 공칭 전압 미만이면, 제2 변화 비율을 가지고,
    상기 제1 변화 비율은 상기 제2 변화 비율보다 큰 것을 특징으로 하는 메모리 회로.
  4. 제3항에 있어서,
    상기 바이어스 전압을 공급하기 위한 수단은,
    상기 전압 조정부와 연결된 전압 보상 회로;및
    상기 전압 보상 회로와 연결된 셀프 바이어스 회로(self bias circuit);를 포함하고,
    상기 셀프 바이어스 회로는 상기 바이어스 전압을 조절하도록 상기 전압 보상 회로를 제어할 수 있는 것을 특징으로 하는 메모리 회로.
  5. 제4항에 있어서,
    상기 셀프 바이어스 회로는 적어도 하나의 포화 모드 트랜지스터를 포함하고,
    상기 전압 보상 회로는 상기 보상회로의 출력단과 저 전압 사이에 연결된 스위치를 포함하고,
    상기 포화 모드 트랜지스터는 적어도 하나의 저항을 통해 상기 파워 전압과 연결되고,
    상기 포화 모드 트랜지스터와 상기 저항 사이의 연결 노드는 바이어스 전압(Vbias)을 조절하는 상기 보상 회로의 스위치의 제어 단자와 연결되어 있는 것을 특징으로 하는 메모리 회로.
  6. 제2항에 있어서,
    상기 바이어스 전압을 제공하는 수단은,
    상기 전압 조정부의 입력단에 제1 기준 전압을 인가하기 위해 작동하는 제1 스위치;
    상기 전압 조정부의 입력단에 제2 기준 전압을 인가하기 위해 작동하는 제2 스위치; 및
    상기 제1 기준 전압 및 상기 제2 기준 전압 중 낮은 전압을 결정하도록 비교하며, 상기 전압 조정부의 입력단에 상기 제1 기준 전압 및 제2 기준 전압 중 낮은 전압을 인가하기 위해 제1 스위치 또는 제2 스위치를 턴 온시키는 비교부;를 포함하는 것을 특징으로 하는 메모리 회로.
  7. 제6항에 있어서,
    상기 제1 기준 전압은 일정한 값을 가지고,
    상기 제2 기준 전압은 파워 전압(VDD)의 변화에 대응하여 변화되는 값을 가지는 것을 특징으로 하는 메모리 회로.
  8. 제1항의 메모리 회로와 프로세스를 포함하며,
    상기 프로세스는 상기 메모리 회로의 적어도 하나의 메모리 셀에 저장된 데이텀을 액세스하기 위한 메모리 회로와 연결되어 있는 것을 특징으로 하는 시스템.
  9. 데이텀을 나타내는 전하를 저장하고, 비트 라인과 워드 라인에 연결된 적어도 하나의 메모리 셀을 가지는 메모리 회로의 액세스 방법에 있어서,
    상기 비트 라인에 비트 라인 기준 전압(VBLref)을 제공하는 단계;를 포함하고,
    상기 비트 라인 기준 전압(VBLref)과 파워 전압(VDD)의 비인 VBLref/VDD는 조절 가능한 것을 특징으로 하는 메모리 회로의 액세스 방법.
  10. 제9항에 있어서,
    상기 비트 라인 기준 전압(VBLref)을 상기 비트 라인에 제공하는 단계는.
    바이어스 전압(Vbias)을 제공하는 단계로서, 상기 바이어스 전압(Vbias)과 파워 전압(VDD)의 비인 Vbias/VDD가 조절가능한 단계;및
    상기 비트 라인 기준 전압(VBLref)을 제공하기 위해 바이어스 전압(Vbias)을 조절하는 단계;를 포함하는 것을 특징으로 하는 메모리 회로의 액세스 방법.
  11. 제10항에 있어서,
    상기 조절 가능한 Vbias/VDD비는,
    상기 파워 전압(VDD)이 공칭 전압 이상이면, 제1 변화 비율을 가지고, 상기 파워 전압(VDD)이 상기 공칭 전압 미만이면, 제2 변화 비율을 가지고,
    상기 제1 변화 비율은 상기 제2 변화 비율보다 큰 것을 특징으로 하는 메모리 회로의 액세스 방법.
  12. 제 10항에 있어서,
    상기 조절 가능한 Vbias/VDD 비는,
    적어도 두 개의 유효한 값을 가지는 것을 특징으로 하는 메모리 회로의 액세스 방법.
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