KR20110024912A - 내부 전압 발생 회로 및 그를 이용한 반도체 메모리 장치 - Google Patents

내부 전압 발생 회로 및 그를 이용한 반도체 메모리 장치 Download PDF

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삼성전자주식회사
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Abstract

내부 전압 발생 회로와 그를 이용한 반도체 메모리 장치가 개시되어 있다. 내부 전압 발생 회로는, 비교부, 내부 전압 드라이버, 전압 분배 회로 및 제어 신호 생성 회로를 포함한다. 비교부는, 기준 전압과 제1 전압을 비교하여, 제1 전압이 기준 전압 보다 높은 경우에는, 비교 신호로서, 풀다운 신호를 출력하고, 제1 전압이 기준 전압보다 낮을 때는, 풀업 신호를 출력하는 출력한다. 내부 전압 드라이버는, 외부 전압을 인가받아, 비교 신호에 의거한 내부 전압을 내부 전압 출력단을 통해 출력한다. 전압 분배 회로는, 내부 전압 출력단과 접지단 사이에 직렬로 연결되는 제1 및 제2 부하부를 포함하며, 제1 및 제2 부하부 사이에 제1 전압을 출력하는 제1 전압 출력단을 가지며, 내부 전압을 인가받아 제1 및 제2 부하부의 저항치에 의거한 제1 전압을 출력한다. 제어 신호 생성 회로는, 외부 전압 인가 후 적어도 하나의 동작 주기 동안 인가되는 프리차아지 커맨드에 의거하여 제1 및 제2 부하부의 저항치를 제어하기 위한 제1 및 제2 부하 제어 신호들을 생성한다.
내부 어레이 전압, 드라이버, 프리차아지 커맨드, 반도체 메모리.

Description

내부 전압 발생 회로 및 그를 이용한 반도체 메모리 장치{INTERNAL VOLTAGE GENERATOR CIRCUIT AND SEMICONDUCTOR MEMORY DEVICE USING THE SAME}
본 발명은, 반도체 메모리 장치에 관한 것이며, 구체적으로는, 반도체 메모리장치에 적용가능한 내부 전압 발생 회로에 관한 것이다.
반도체 메모리 장치는 일반적으로 적어도 하나의 메모리 셀 어레이를 구비하며, 각 메모리 셀 어레이는 메모리 셀들을 포함한다. 사용자는, 특정 로우 및 컬럼 어드레스를 지정하여 메모리 셀들에 액세스할 수 있다. 로우 및 컬럼 어드레스를 지정하면, 지정된 어드레스에 해당하는 메모리 셀들이 메모리 셀 어레이로부터 선택된다. 판독 모드에서는, 선택된 메모리 셀들에 저장된 정보가 출력되고, 기록 동작에서는, 선택된 메모리 셀들에 정보가 기록된다. 판독 모드에서는, 센스 앰프리파이어가 기동되어, 지정된 메모리 셀들에 저장된 정보를 감지하고 그 정보를 나타내는 출력 신호를 제공한다. 이 출력 신호는, 반도체 메모리 장치 내의 다른 회로들로 전송될 수 있으며, 최종적으로는 해당 정보를 요청했던 외부 장치로 전송될 수 있다. 외부 장치의 예로서는, 데이터 처리 시스템 또는 데이터 연산 시스템을 들 수 있다.
반도체 메모리 장치에 데이터 리드 커맨드를 입력하면, 입력 어드레스에 해당하는 메모리 셀에 저장된 데이터가 비트 라인과 상보성 비트 라인을 통해 센스 앰플리파이어에 입력단들에 입력된다. 제1 내부 전압을 인가하면, 센스 앰플리파이어는, 입력단 간의 전압차를 감지하여 증폭시킨 후, 입출력 라인을 통해 데이터를 출력한다. 그 후, 제2 내부 전압을 인가하여, 감지한 데이터를 비트 라인과 상보성 비트 라인을 통해 재저장(restoring)한다. 그러나, 감지 동작의 초기에는 다수의 비트 라인을 충전시켜야 하기 때문에, 많은 전류가 소비된다. 따라서, 내부 어레이 전압(VINTA)이 급강하하는 구간이 발생할 수 있다. 또한, 비트 라인 충전 이후에는 내부 어레이 전압을 일정하게 유지할 필요가 있으나, 내부 어레이 전압이 기준 전압을 벗어날 수 있다. 내부 어레이 전압의 급강하와, 내부 어레이 전압과 기준 전압간의 편차는 반도체 메모리 장치의 성능을 저하시킬 수 있다.
본 발명의 목적은, 전압 분배 회로를 구성하는 제1 부하부 및 제2 부하부의 저항비를 조정하여 내부 어레이 전압의 레벨 변화를 제어할 수 있는 내부 전압 발생 회로를 제공하는 데 있다.
본 발명의 다른 목적은, 비트 라인 충전 이후에 내부 어레이 전압을 일정하 게 유지할 수 있는 내부 전압 발생 회로를 제공하는데 있다.
본 발명의 또 다른 목적은, 내부 어레이 전압의 레벨 변화를 제어할 수 있는 내부 전압 발생 회로를 이용한 반도체 메모리 장치를 제공하는데 있다.
본 발명의 실시예적 일 양상(an aspect)에 따른 내부 전압 발생 회로는, 비교부와, 내부 전압 드라이버와, 전압 분배 회로와, 제어 신호 생성 회로를 포함한다. 비교부는, 기준 전압과 제1 전압을 비교하여, 제1 전압이 기준 전압 보다 높은 경우에는, 비교 신호로서, 풀다운 신호를 출력하고, 제1 전압이 기준 전압보다 낮을 때는, 비교 신호로서, 풀업 신호를 출력한다. 내부 전압 드라이버는 외부 전압을 인가받아, 비교 신호에 의거한 내부 전압을 내부 전압 출력단을 통해 출력한다. 전압 분배 회로는 내부 전압 출력단과 접지단 사이에 직렬로 연결되는 제1 및 제2 부하부를 포함하며, 제1 및 제2 부하부 사이에 제1 전압을 출력하는 제1 전압 출력단을 가지며, 내부 전압을 인가받아 제1 부하부의 저항치와 제2 부하부의 저항치에 의거한 제1 전압을 출력한다. 제어 신호 생성 회로는 외부 전압 인가 후 적어도 하나의 동작 주기 동안 인가되는 프리차아지 커맨드와 비교 신호에 의거하여 제1 및 제2 부하부의 저항치를 제어하기 위한 제1 및 제2 부하 제어 신호들을 생성한다.
상기한 바와 같은 구성을 갖는 내부 전압 발생 회로는, 내부 전압 오버-드라이빙부와 커패시터 회로 중 적어도 하나를 추가로 포함할 수 있다. 내부 전압 오버-드라이빙부는 제2 부하부와 접지단 사이에 직렬로 연결될 수 있으며, 액티브 커 맨드 인가 후 소정 시점에서 활성화되어 소정 기간 동안 활성 상태를 유지할 수 있다. 또한, 내부 전압 오버-드라이빙부가 NMOS 트랜지스터로 이루어질 수 있다. 커패시터 회로는, 내부 전압 출력단에 연결되어, 내부 어레이 전압의 미세한 스윙(swing)을 방지할 수 있다.
본 발명의 실시예적 다른 양상에 따른 반도체 메모리 장치는, 메모리 셀 어레이와, 프리차아지 커맨드를 출력하는 제어기와, 외부 전압을 인가받아, 상기 프리차아지 커맨드에 의거하여 내부 전압을 상기 메모리 셀 어레이로 출력하는 내부 전압 발생 회로를 포함한다. 내부 전압 발생 회로는, 비교부와, 내부 전압 드라이버와, 전압 분배 회로와, 제어 신호 생성 회로를 포함한다. 비교부는, 기준 전압과 제1 전압을 비교하여, 제1 전압이 기준 전압 보다 높은 경우에는, 비교 신호로서, 풀다운 신호를 출력하고, 제1 전압이 기준 전압보다 낮을 때는, 비교 신호로서, 풀업 신호를 출력한다. 내부 전압 드라이버는 외부 전압을 인가받아, 비교 신호에 의거한 내부 전압을 내부 전압 출력단을 통해 출력한다. 전압 분배 회로는 내부 전압 출력단과 접지단 사이에 직렬로 연결되는 제1 및 제2 부하부를 포함하며, 제1 및 제2 부하부 사이에 제1 전압을 출력하는 제1 전압 출력단을 가지며, 내부 전압을 인가받아 제1 부하부의 저항치와 제2 부하부의 저항치에 의거한 제1 전압을 출력한다. 제어 신호 생성 회로는 외부 전압 인가 후 적어도 하나의 동작 주기 동안 인가되는 프리차아지 커맨드와 비교 신호에 의거하여 제1 및 제2 부하부의 저항치를 제어하기 위한 제1 및 제2 부하 제어 신호들을 생성한다.
상기한 바와 같은 구성을 갖는 반도체 메모리 장치의 내부 전압 발생 회로는, 내부 전압 오버-드라이빙부와 커패시터 회로 중 적어도 하나를 추가로 포함할 수 있다. 내부 전압 오버-드라이빙부는 제2 부하부와 접지단 사이에 직렬로 연결될 수 있으며, 액티브 커맨드 인가 후 소정 시점에서 활성화되어 소정 기간 동안 활성 상태를 유지할 수 있다. 또한, 내부 전압 오버-드라이빙부가 NMOS 트랜지스터로 이루어질 수 있다. 커패시터 회로는, 내부 전압 출력단에 연결되어, 내부 어레이 전압의 미세한 스윙(swing)을 방지할 수 있다.
상기한 바와 같은 본 발명의 실시예에 따르면, 전압 분배 회로를 구성하는 제1 부하부 및 제2 부하부의 저항비를 조정하여 내부 어레이 전압(VINTA)을 미세하게 제어할 수 있다.
또한, 비트 라인 충전 이후에 내부 어레이 전압을 일정하게 유지할 수 있어서, 반도체 메모리 장치의 성능을 향상시킬 수 있다.
첨부한 도면을 참조하여 본 발명의 실시예들에 대하여 아래에 자세히 설명한다.
[제1 실시예 ]
도 1은 본 발명의 제1 실시예에 따른 내부 전압 발생 회로를 개략적으로 나타내는 블록도이다.
도 1에 나타낸 바와 같이, 본 발명의 제1 실시예에 따른 내부 전압 발생 회로(10)는 비교부(11), 내부 전압 드라이버(12), 제어 신호 생성 회로(13), 전압 분배 회로(14)를 포함한다. 전압 분배 회로(14)는 제1 부하부(L1) 및 제2 부하부(L2)를 포함하며, 제1 부하부(L1)와 제2 부하부(L2)는 내부 전압 드라이버(12)의 출력단과 접지단 사이에 직렬로 연결되어 있다. 제1 부하부(L1)의 저항치와 제2 부하부(L2)의 저항치는 가변적이다.
비교부(11)는 2개의 전압값을 받아서 비교하여, 비교 신호(Vout)를 내부 전압 드라이버(12)로 출력한다. 비교부(11)의 두 개의 입력단 중 제1 입력단에는 기준 전압(Vref)이 인가된다.
내부 전압 드라이버(12)는 외부 전압을 인가받아, 비교부(11)의 비교 신호(Vout)에 의거한 내부 어레이 전압(VINTA)을 출력한다.
즉, 내부 어레이 전압(VINTA)의 레벨을 제어하기 위해서는 비교부(11)의 비교 신호(Vout)를 제어할 필요가 있다. 비교부(11)의 비교 신호(Vout)를 제어하기 위해서는, 비교부(11)의 제2 입력단에 인가되는 제2 전압(V2)을 제어할 수 있다. 제2 전압(V2)을 제어하는 데에는, 제어 신호 생성 회로(13)와 전압 분배 회로(14)가 이용된다.
제어 신호 생성 회로(13)는, 프리차아지 커맨드 지연부(131)와 부하 제어 신호 생성부(132)를 포함한다.
프리차아지 커맨드 지연부(131)는, 외부 전압이 인가된 후 하나 이상의 동작 주기동안 프리차아지 커맨드(PRE)를 일시적으로 저장하여, 반전 지연 프리차아지 커맨드(PREDB)와 비반전 지연 프리차아지 커맨드(PRED)를 부하 제어 신호 생성부(132)로 출력한다. 부하 제어 신호 생성부(132)는, 반전 지연 프리차아지 커맨드(PREDB)와 비반전 지연 프리차아지 커맨드(PRED)에 의거하여, 각 동작 주기에서 비교부(11)로부터 출력되는 비교 신호(Vout)를 검출한다. 그리고, 그 검출한 값에 의거하여, 출력단의 제1 부하부(L1) 및 제2 부하부(L2)를 제어하기 위한 부하 제어 신호들(CS)을 생성하여 전압 분배 회로(14)로 출력한다.
전압 분배 회로(14)의 제1 부하부(L1)의 저항치와 제2 부하부(L2)의 저항치는 부하 제어 신호(CS)에 의해서 각각 결정된다. 제1 부하부(L1)는 풀업 저항일 수 있으며, 제2 부하부(L2)는 풀다운 저항일 수 있다. 내부 전압 드라이버(12)가 출력하는 내부 어레이 전압은 전압 분배 회로(14)에 인가된다. 전압 분배 회로(14)는 내부 어레이 전압(VINTA)을 인가받아서, 제1 부하부(L1)의 저항치와 제2 부하부(L2)의 저항치의 비에 의거해서 제2 전압(V2)을 출력한다.
제2 전압(V2)은 비교부(11)의 제2 입력단에 인가된다.
상기한 바와 같은 구성에 따르면, 소정 시점들에서의 내부 어레이 전압(VINTA)의 레벨에 의거하여, 출력할 내부 어레이 전압(VINTA)의 레벨이 조정된다.
내부 전압 발생 회로(10)의 제어 신호 생성 회로(13)와 전압 분배 회로(14)의 구성은, 비교기(11)의 비교 신호(Vout)를 검출하는 동작 주기의 수에 의거한다.
아래에, 비교기(11)의 비교 신호(Vout)를 검출하는 동작 주기의 수에 의거한 제어 신호 생성 회로(13) 및 전압 분배 회로(14)의 구성에 대하여 예를 들어 설명 한다. 이하에는, 비교 신호를 검출하는 동작 주기의 수가 2 또는 3인 경우만을 설명하나, 본 발명이 이에 한정되는 것은 아니다.
[제1 예]
외부 전압 인가 후 2개의 동작 주기 동안 검출한 비교 신호(Vout)에 의거해서 내부 어레이 전압(VINTA)의 레벨을 조절하는 제1 예에 대하여 자세히 설명한다.
도 2는 제1 예에 따른 내부 전압 발생 회로(10-1)의 구성을 나타낸다. 제1 예에 따른 내부 전압 발생 회로(10-1)의 구성은 도 1에 나타낸 제1 실시예에 따른 내부 전압 발생 회로(10)의 구성과 유사하다. 다만, 제어 신호 생성 회로(13)의 일례로서 제어 신호 생성 회로(13-1)를 적용하고, 전압 분배 회로(14)의 일례로서 전압 분배 회로(14-1)를 적용하였을 뿐이다.
도 2를 참조하면, 전압 분배 회로(14-1)의 제1 부하부(L11)는 제1 PMOS 트랜지스터(P11)와 제1 저항(R11)로 구성된다. 제1 PMOS 트랜지스터(P11)와 제1 저항(R11)는 내부 전압 드라이버(12)의 출력단과 전압 분배 회로(14-1)의 출력단 사이에 직렬로 연결된다. 제2 부하부(L12)는 제1 NMOS 트랜지스터(N11)와 제2 저항(R12)로 구성된다. 제1 NMOS 트랜지스터(N11)와 제2 저항(R12)는 전압 분배 회로(14-1)의 출력단과 접지단 사이에 직렬로 연결된다. 본 예에서, 제1 저항(R11)와 제2 저항(R12) 중 적어도 하나는 생략가능하다.
제어 신호 생성 회로(13-1)는 프리차아지 커맨드 지연부(131-1)와 부하 제어 신호 생성부(132-1)를 포함하며, 부하 제어 신호 생성부(132-1)는 비교 신호 검출 부(132-11)와 업-다운 신호 생성부(132-12)를 포함한다. 이 예에서, 제어 신호 생성 회로(13-1)는, 부하 제어 신호(CS)로서, 제1 풀업 신호(UP11)와 제1 풀다운 신호(DN11)를 생성한다. 제1 풀업 신호(UP11)는 제1 부하부(L11)의 제1 PMOS 트랜지스터(P11)의 게이트에 인가되며, 제1 풀다운 신호(DN11)는 제2 부하부(L12)의 제1 NMOS 트랜지스터(N11)의 게이트에 인가된다.
제1 풀업 신호(UP11)와 제1 풀다운 신호(DN11)에 의거하여, 제1 부하부(L11)의 저항값과 제2 부하부(L12)의 저항값이 결정된다. 그 결과, 전압 분배 회로(14-1)로부터 출력되는 제2 전압(V2)이 결정된다. 내부 전압 드라이버(12)로부터 출력될 내부 어레이 전압(VINTA)의 레벨은 제2 전압(V2)에 의거하여 상승 또는 하강한다.
제1 풀업 신호(UP11) 및 제1 풀다운 신호(DN11)를 생성하는 제어 신호 생성 회로(13-1)의 동작에 대하여 도 3 내지 도 5를 참조하여 설명한다. 도 2를 참조하면, 제어 신호 생성 회로(13-1)는, 프리차아지 커맨드(PRE)와 비교부(11)로부터의 비교 신호(Vout)를 수신한다.
구체적으로는, 외부 전압 인가 후 2개의 동작 주기동안, 프리차아지 커맨드(PRE)는 제어 신호 생성 회로(13-1)의 프리차아지 커맨드 지연부(131-1)에 인가된다. 프리차아지 커맨드 지연부(131-1)는 수신한 프리차아지 커맨드(PRE)를 일시적으로 저장하고, 반전 지연 프리차아지 커맨드(PREDB)와 비반전 지연 프리차아지 커맨드(PRED)를 부하 제어 신호 생성부(132-1)로 출력한다. 프리차아지 커맨드 지연부(131-1)의 예를 도 3에 나타낸다. 외부 전압 인가 후 2번의 동작 주기가 끝나 면, 도 3의 노드 C의 신호 레벨은 로우 레벨로 천이하므로, 반전 지연 프리차아지 커맨드(PREDB)와 비반전 지연 프리차아지 커맨드(PRED)는 더 이상 토글링(toggling)되지 않는다.
제어 신호 생성부(13-1)의 비교 신호 검출부(132-11)는, 비반전 지연 프리차아지 커맨드(PRED)가 활성화될 때마다, 비교 신호(Vout)를 검출하고, 검출한 비교 신호(Vout)에 의거하여 제1 풀업 신호(UP11)와 제1 풀다운 신호(DN11)를 출력한다. 비교 신호 검출부(132-1)의 일례를 도 4에 나타낸다.
이하, 설명의 편의상, 외부 전압 인가 후의 2개의 동작 주기를 시간순으로 제1 동작 주기, 제2 동작 주기라 한다. 도 4에서, 제1 풀업 검출 신호(PUP11)와 제1 풀다운 검출 신호(PDN11)는 제1 동작 주기에서 인가된 프리차아지 커맨드(PRE)에 의거하여 검출한 비교 신호(Vout)의 반전 신호를 나타낸다. 마찬가지로, 제2 풀업 검출 신호(PUP12)와 제2 풀다운 검출 신호(PDN12)는 제2 동작 주기에서 인가된 프리차아지 커맨드(PRE)에 의거하여 검출한 비교 신호(Vout)의 반전 신호를 나타낸다.
도 4에 나타낸 바와 같이, 제1 풀업 검출 신호(PUP11)와 제2 풀업 검출 신호(PUP12)의 출력 단자들과 외부 전압 인가 단자 사이에는 PMOS 트랜지스터들이 연결되어 있다. 외부 전압 인가 시, 그 PMOS 트랜지스터들의 게이트에 인가되는 제1 신호(VCCH)가 하이 레벨에서 로우 레벨로 천이하므로, 제1 및 제2 풀업 검출 신호(PUP11-PUP12)는 제1 초기치를 갖는다. 또, 제1 풀다운 검출 신호(PDN11)와 제2 풀다운 검출 신호(PDN12)의 출력 단자들과 접지단 사이에는 NMOS 트랜지스터들이 연결되어 있다. 그 NMOS 트랜지스터들의 게이트에는, 제1 신호(VCCH)와는 반대의 레벨을 갖는 제2 신호(VCCHB)가 인가된다. 따라서, 외부 전압 인가 시, NMOS 트랜지스터들에 인가되는 제2 신호(VCCHB)가 로우 레벨에서 하이 레벨로 천이하므로, 제1 풀다운 검출 신호(PDN11) 및 제2 풀다운 검출 신호(PDN12)는 제2 초기치를 갖는다.
업-다운 신호 생성부(132-12)는 제1 및 제2 풀업 검출 신호(PUP11-PUP12)와 제1 및 제2 풀다운 검출 신호(PDN11-PDN12)를 이용하여 제1 풀업 신호(UP11)와 제1 풀다운 신호(DN11)를 생성한다.
업-다운 신호 생성부(132-12)는, 제1 풀업 검출 신호(PUP11)와 제2 풀업 검출 신호(PUP12)가 모두 로우 레벨일 때는 내부 전압 드라이버(12)로부터 출력될 내부 어레이 전압(VINTA)의 레벨을 상승시키는 부하 제어 신호(CS)를 출력하고, 제1 풀다운 검출 신호(PDN11)와 제2 풀다운 검출 신호(PDN12)가 모두 하이 레벨일 때는 내부 전압 드라이버(12)로부터 출력될 내부 어레이 전압(VINTA)의 레벨을 하강시키는 부하 제어 신호(CS)를 출력하도록 구성할 수 있다.
도 5는 업-다운 신호 생성부(132-12)의 일례를 나타내는 회로도이다. 도 5에 나타낸 구성을 갖는 업-다운 신호 생성부(132-12)는, 제1 및 제2 풀업 검출 신호(PUP11-PUP12)와 제1 및 제2 풀다운 검출 신호(PDN11-PDN12)를 수신하고, 제1 풀업 신호(UP11)와 제1 풀다운 신호(DN11)를 출력한다. 제1 풀업 검출 신호(PUP11)와 제2 풀업 검출 신호(PUP12)가 모두 로우 레벨을 가질 때, 제1 풀업 신호(UP11)와 제1 풀다운 신호(DN11)는 모두 로우 레벨을 갖는다. 따라서, 제1 부하부(L21) 의 제1 PMOS 트랜지스터(P21)는 턴온되고, 제2 부하부(L22)의 제1 NMOS 트랜지스터(N21)는 턴오프된다. 그 결과, 내부 전압 드라이버(12)로부터 출력될 내부 어레이 전압(VINTA)의 레벨은 상승한다.
또한, 제1 풀다운 검출 신호(PDN11)와 제2 풀다운 검출 신호(PDN12)가 모두 하이 레벨을 가질 때, 제1 풀업 신호(UP11)와 제1 풀다운 신호(DN11)는 모두 하이 레벨을 갖는다. 따라서, 제2 부하부(L22)의 제1 NMOS 트랜지스터(N21)는 턴온되고, 제1 부하부(L21)의 제1 PMOS 트랜지스터(P21)는 턴오프된다. 그 결과, 내부 전압 드라이버(12)로부터 출력될 내부 어레이 전압(VINTA)의 레벨은 하강한다.
또, 제1 풀업 검출 신호(PUP11), 제2 풀업 검출 신호(PUP12), 제1 풀다운 검출 신호(PDN11) 및 제2 풀다운 검출 신호(PDN12)가 제1 및 제2 초기치를 가질 때는, 제1 풀업 신호(UP11)는 하이 레벨을 가지며, 제1 풀다운 신호(DN11)는 로우 레벨을 갖는다.
요컨대, 다음의 표 1을 만족하도록, 업-다운 신호 생성부(132-12)를 구성할 수 있다.
Vout1/Vout2 PUP11/PUP12 PDN11/PDN12 UP11 DN11
H/H L/L L/L H H
H/L L/H L/H H L
L/H H/L H/L H L
L/L H/H H/H L L
초기값 제1 초기치 제2 초기치 H L
표 1에서, Vout1은 제1 동작 주기에서 검출한 비교 신호(Vout)를 나타내며, Vout2는 제2 동작 주기에서 검출한 비교 신호(Vout)를 나타낸다. L과 H는 각 신호의 레벨을 나타낸다.
도 2에 나타낸 제1 예에 따른 내부 전압 발생 회로(10-1) 중 제어 신호 생성 회로(13-1)의 구성을 일부 변경하여, 비교 신호(Vout)를 검출하는 동작 주기의 수가 1인 경우에 적용할 수 있다. 이 경우, 프리차아지 커맨드 지연부(131-1)는 외부 전압 인가 후 하나의 동작 주기동안 인가되는 프리차아지 커맨드(PRE)를 일시 저장하여, 반전 지연 프리차아지 커맨드(PREDB)와 비반전 지연 프리차아지 커맨드(PRED)를 출력하도록 구성될 수 있다. 또, 부하 제어 신호 생성부(132-1)는, 비반전 지연 프리차아지 커맨드(PRED)가 활성화될 때, 비교 신호(Vout)를 검출하고, 그 비교 신호(Vout)의 반전 신호를 제1 풀업 신호(UP11) 및 제1 풀다운 신호(DN11)로서 출력할 수 있다.
[제2 예]
3개의 동작 주기동안 검출한 비교 신호(Vout)에 의거해서 내부 어레이 전압(VINTA)의 레벨을 조절하는 제2 예에 대하여 자세히 설명한다.
도 6은 제2 예에 따른 내부 전압 발생 회로(10-2)의 구성을 나타낸다. 제2 예에 따른 내부 전압 발생 회로(10-2)의 구성은 도 1에 나타낸 제1 실시예에 따른 내부 전압 발생 회로(10)의 구성과 유사하다. 다만, 제어 신호 생성 회로(13)의 일례로서 제어 신호 생성 회로(13-2)를 적용하고, 전압 분배 회로(14)의 일례로서 전압 분배 회로(14-2)를 적용하였을 뿐이다.
도 6을 참조하면, 제1 부하부(L21)는 제1 PMOS 트랜지스터(P21), 제2 PMOS 트랜지스터(P22), 제1 저항(R21)로 구성될 수 있다. 제1 PMOS 트랜지스터(P21), 제2 PMOS 트랜지스터(P22) 및 제1 저항(R21)는 내부 전압 드라이버(12)의 출력단과 전압 분배 회로(14-2)의 출력단 사이에 직렬로 연결된다. 제2 부하부(L22)는 제1 NMOS 트랜지스터(N21), 제2 NMOS 트랜지스터(N22), 제2 저항(R22)로 구성될 수 있다. 제1 NMOS 트랜지스터(N21), 제2 NMOS 트랜지스터(N22) 및 제2 저항(R22)는 전압 분배 회로(14-2)의 출력단과 접지단 사이에 직렬로 연결된다. 이 예에서, 제1 저항(R12)와 제2 저항(R12) 중 적어도 하나는 생략가능하다.
제어 신호 생성 회로(13-2)는 프리차아지 커맨드 지연부(131-2)와 부하 제어 신호 생성부(132-2)를 포함하며, 부하 제어 신호 생성부(132-2)는 비교 신호 검출부(132-21)와 업-다운 신호 생성부(132-22)를 포함한다. 이 예에서, 제어 신호 생성 회로(13-2)는, 부하 제어 신호(CS)로서, 제1 풀업 신호(UP21), 제2 풀업 신호(UP22), 제1 풀다운 신호(DN21), 제2 풀다운 신호(DN22)를 생성할 수 있다. 제1 풀업 신호(UP21)는 제1 부하부(L21)의 제1 PMOS 트랜지스터(P21)의 게이트에 인가되며, 제2 풀업 신호(UP22)는 제1 부하부(L21)의 제2 PMOS 트랜지스터(P22)의 게이트에 인가된다. 또한, 제1 풀다운 신호(DN21)는 제2 부하부(L22)의 제1 NMOS 트랜지스터(N21)의 게이트에 인가되며, 제2 풀다운 신호(DN22)는 제2 부하부(L22)의 제2 NMOS 트랜지스터(N22)의 게이트에 인가된다.
제1 풀업 신호(UP21), 제2 풀업 신호(UP22), 제1 풀다운 신호(DN21) 및 제2 풀다운 신호(DN22)에 의거하여, 제1 부하부(L21)의 저항값 및 제2 부하부(L22)의 저항값이 결정된다. 그 결과, 전압 분배 회로(14-2)로부터 출력되는 제2 전압(V2)이 결정된다. 내부 전압 드라이버(12)로부터 출력될 내부 어레이 전압(VINTA)의 레벨은 제2 전압(V2)에 의거하여 상승 또는 하강한다.
제1 풀업 신호(UP21), 제2 풀업 신호(UP22), 제1 풀다운 신호(DN21) 및 제2 풀다운 신호(DN22)를 생성하는 제어 신호 생성 회로(13-2)의 동작에 대하여 도 7 내지 도 10을 참조하여 설명한다. 도 6을 참조하면, 제어 신호 생성 회로(13-2)는, 프리차아지 커맨드(PRE)와 비교부(11)로부터의 비교 신호(Vout)를 수신한다.
구체적으로는, 외부 전압 인가 후 3개의 동작 주기동안, 프리차아지 커맨드(PRE)는 제어 신호 생성 회로(13-2)의 프리차아지 커맨드 지연부(131-2)에 인가된다. 프리차아지 커맨드 지연부(131-2)는 수신한 프리차아지 커맨드(PRE)를 일시적으로 저장하고, 반전 지연 프리차아지 커맨드(PREDB)와 비반전 지연 프리차아지 커맨드(PRED)를 비교 신호 검출부(132-2)로 출력한다. 프리차아지 커맨드 지연부(131-2)의 일례를 도 7에 나타낸다. 도 8은 도 7에 나타낸 프리차아지 커맨드 지연부(131-2)의 동작을 설명하는 타이밍 챠트다. 도 8에서 알 수 있는 바와 같이, 외부 전압 인가 후 3번의 동작 주기가 끝나면, 도 7의 노드 C의 신호 레벨은 로우 레벨로 천이하므로, 반전 지연 프리차아지 커맨드(PREDB)와 비반전 지연 프리차아지 커맨드(PRED)는 더 이상 토글링(toggling)되지 않는다.
제어 신호 생성 회로(13-2)의 비교 신호 검출부(132-21)는, 비반전 지연 프리차아지 커맨드(PRED)가 활성화될 때마다, 비교 신호(Vout)를 검출하고, 검출한 비교 신호(Vout)에 의거하여 제1 풀업 검출 신호(PUP21), 제2 풀업 검출 신호(PUP22), 제1 풀다운 검출 신호(PDN21) 및 제2 풀다운 검출 신호(PDN22)를 출력한다. 비교 신호 검출부(132-2)의 일례를 도 9에 나타낸다.
이하, 설명의 편의상, 외부 전압 인가 후의 3개의 동작 주기를 시간순으로 제1 동작 주기, 제2 동작 주기, 제3 동작 주기라 한다. 도 9에서, 제1 풀업 검출 신호(PUP21)와 제1 풀다운 검출 신호(PDN21)는, 제1 동작 주기에서 인가된 프리차아지 커맨드(PRE)에 의거하여 검출한 비교 신호(Vout)의 반전 신호를 나타낸다. 또, 제2 풀업 검출 신호(PUP22)와 제2 풀다운 검출 신호(PDN22)는 제2 동작 주기에서 인가된 프리차아지 커맨드(PRE)에 의거하여 검출한 비교 신호(Vout)의 반전 신호를 나타낸다. 그리고, 제3 풀업 검출 신호(PUP32)와 제3 풀다운 검출 신호(PDN32)는 제3 동작 주기에서 인가된 프리차아지 커맨드(PRE)에 의거하여 검출한 비교 신호(Vout)의 반전 신호를 나타낸다.
도 9에 나타낸 바와 같이, 제1 내지 제3 풀업 검출 신호(PUP21-PUP23)의 출력 단자들과 외부 전압 인가 단자 사이에는 PMOS 트랜지스터들이 연결되어 있다. 외부 전압 인가 시, 그 PMOS 트랜지스터들의 게이트에 인가되는 제1 신호(VCCH)가 하이 레벨에서 로우 레벨로 천이하므로, 제1 및 제3 풀업 검출 신호(PUP21-PUP23)는 제1 초기치를 갖는다. 또, 제1 내지 제3 풀다운 검출 신호(PDN21-PDN23)의 출력 단자들과 접지단 사이에는 NMOS 트랜지스터들이 연결되어 있다. 그 NMOS 트랜지스터들의 게이트에는, 제1 신호(VCCH)와는 반대의 레벨을 갖는 제2 신호(VCCHB)가 인가된다. 따라서, 외부 전압 인가 시, NMOS 트랜지스터들에 인가되는 제2 신호(VCCHB)가 로우 레벨에서 하이 레벨로 천이하므로, 제1 내지 제3 풀다운 검출 신호(PDN21-PDN23)는 제2 초기치를 갖는다.
업-다운 신호 생성부(132-22)는 제1 내지 제3 풀업 검출 신호(PUP21-PUP23)와 제1 내지 제3 풀다운 검출 신호(PDN21-PDN23)를 이용하여 제1 풀업 신호(UP21), 제2 풀업 신호(UP22), 제1 풀다운 신호(DN21) 및 제2 풀다운 신호(DN22)를 생성한다.
업-다운 신호 생성부(132-22)는, 제1 내지 제3 풀업 검출 신호(PUP21-PUP23)중 적어도 두 개의 연속하는 풀업 검출 신호가 모두 로우 레벨일 때는 내부 전압 드라이버(12)로부터 출력될 내부 어레이 전압(VINTA)의 레벨을 상승시키는 부하 제어 신호(CS)를 출력하고, 제1 내지 제3 풀다운 검출 신호(PDN21-PDN23) 중 적어도 두 개의 연속하는 풀다운 검출 신호가 모두 하이 레벨일 때는 내부 전압 드라이버(12)로부터 출력될 내부 어레이 전압(VINTA)의 레벨을 하강시키는 부하 제어 신호(CS)를 출력하도록 구성할 수 있다.
요컨대, 다음의 표 2를 만족하도록, 업-다운 신호 생성부(132-22)를 구성할 수 있다.
Vout1/Vout2/Vout3 PUP21/PUP22/PUP23 PDN21/PDN22/PDN23 UP21 UP22 DN21 DN22
L/H/L H/L/H H/L/H H H L L
H/L/H L/H/L L/H/L H H L L
H/L/L L/H/H L/H/H H H H L
L/L/H H/H/L H/H/L H H H L
L/L/L H/H/H H/H/H H H H H
H/H/L L/L/H L/L/H L H L L
L/H/H H/L/L H/L/L L H L L
H/H/H L/L/L L/L/L L L L L
초기값 제1 초기치 제2 초기치 H H L L
표 2에서, Vout1은 제1 동작 주기에서 검출한 비교 신호(Vout)를 나타내며, Vout2는 제2 동작 주기에서 검출한 비교 신호(Vout)를 나타내고, Vout3은 제3 동작 주기에서 검출한 비교 신호(Vout)를 나타낸다. L과 H는 각 신호의 레벨을 나타낸다.
도 10은 업-다운 신호 생성부(132-22)의 일례를 나타내는 회로도이다. 도 10에 나타낸 구성을 갖는 업-다운 신호 생성부(132-22)는, 제1 내지 제3 풀업 검출 신호(PUP21-PUP23)와 제1 내지 제3 풀다운 검출 신호(PDN21-PDN23)를 수신하고, 제1 풀업 신호(UP21), 제2 풀업 신호(UP22), 제1 풀다운 신호(DN21) 및 제2 풀다운 신호(DN22)를 출력한다. 제1 풀업 검출 신호(PUP21), 제2 풀업 검출 신호(PUP22), 제3 풀업 검출 신호(PUP23) 중 연속하는 적어도 두 개의 풀업 검출 신호가 모두 로우 레벨을 가질 때, 제1 풀업 신호(UP21)와 제2 풀업 신호(UP22) 중 적어도 하나는 로우 레벨을 갖는다. 따라서, 제1 부하부(L21)의 제1 PMOS 트랜지스터(P21)와 제2 PMOS 트랜지스터(P22) 중 적어도 하나가 턴온되고, 제2 부하부(L22)의 제1 NMOS 트랜지스터(N21)와 제2 NMOS 트랜지스터(N22)는 모두 턴오프된다. 그 결과, 내부 전압 드라이버(12)로부터 출력될 내부 어레이 전압(VINTA)의 레벨은 상승한다.
이하, 제1 내지 제3 풀업 검출 신호(PUP21-PUP23) 중 연속하는 두 개의 풀업 검출 신호가 모두 로우 레벨을 갖는 경우와, 제1 내지 제3 풀업 검출 신호(PUP21-PUP23)가 모두 로우 레벨을 갖는 경우에 대하여 설명한다.
제1 풀업 검출 신호(PUP21)와 제2 풀업 검출 신호(PUP22)가 모두 로우 레벨을 가질 때, 혹은 제2 풀업 검출 신호(PUP22)와 제3 풀업 검출 신호(PUP23)가 모두 로우 레벨을 가질 때, 제1 풀업 신호(UP21)는 로우 레벨을 갖는다. 이 때, 제2 풀업 신호(UP22)는 하이 레벨을 가지며, 제1 풀다운 신호(DN21) 및 제2 풀다운 신호(DN22)는 로우 레벨을 갖는다.
따라서, 제1 풀업 검출 신호(PUP21), 제2 풀업 검출 신호(PUP22), 제3 풀업 검출 신호(PUP23) 중 연속하는 두 개의 비교 신호만이 로우 레벨을 가질 때는, 도 2 중 제1 PMOS 트랜지스터(P21)만이 턴온되어, 내부 전압 드라이버(12)로부터 출력될 내부 어레이 전압(VINTA)의 레벨이 제2 레벨로 상승한다.
제1 풀업 검출 신호(PUP21), 제2 풀업 검출 신호(PUP22), 제3 풀업 검출 신호(PUP23)가 모두 로우 레벨을 갖는 경우에는, 제1 풀업 신호(UP21)와 제2 풀업 신호(UP22)는 모두 로우 레벨을 갖는다. 이 때, 제1 풀다운 신호(DN21)와 제2 풀다운 신호(DN22)는 로우 레벨을 갖는다.
따라서, 제1 내지 제3 풀업 검출 신호(PUP21-PUP23)가 모두 로우 레벨을 가질 때, 제1 PMOS 트랜지스터(P1)와 제2 PMOS 트랜지스터(P2)가 모두 턴온되므로, 내부 전압 드라이버(12)로부터 출력될 내부 어레이 전압(VINTA)의 레벨은 제1 레벨로 상승한다. 제1 레벨은 제2 레벨보다 높다.
또한, 도 10로부터 알 수 있는 바와 같이, 제1 풀다운 검출 신호(PDN21), 제2 풀다운 검출 신호(PDN22), 제3 풀다운 검출 신호(PDN23) 중 연속하는 적어도 두 개의 풀다운 검출 신호가 하이 레벨을 가질 때, 제2 부하부(L22)의 제1 NMOS 트랜지스터(N21)와 제2 NMOS 트랜지스터(N22) 중 적어도 하나가 턴온되고, 제1 부하부(L21)의 제1 PMOS 트랜지스터(P21)와 제2 PMOS 트랜지스터(P22)는 모두 턴오프된다. 그 결과, 내부 전압 드라이버(12)로부터 출력될 내부 어레이 전압(VINTA)의 레벨은 하강한다.
이하, 제1 내지 제3 풀다운 검출 신호(PDN21-PDN23) 중 연속하는 두 개의 풀업 검출 신호가 모두 하이 레벨을 갖는 경우와, 제1 내지 제3 풀다운 검출 신호(PDN21-PDN23)가 모두 하이 레벨을 갖는 경우에 대하여 설명한다.
제1 풀다운 검출 신호(PDN21)와 제2 풀다운 검출 신호(PDN22)가 모두 하이 레벨을 가질 때, 혹은 제2 풀다운 검출 신호(PDN22)와 제3 풀다운 검출 신호(PDN23)가 모두 하이 레벨을 가질 때, 제1 풀다운 신호(DN21)는 하이 레벨을 갖는다. 이 때, 제2 풀다운 신호(DN22)는 로우 레벨을 가지며, 제1 풀업 신호(UP21)와 제2 풀업 신호(UP22)는 모두 하이 레벨을 갖는다.
따라서, 제1 풀다운 검출 신호(PDN21), 제2 풀다운 검출 신호(PDN22), 제3 풀다운 검출 신호(PDN23) 중 연속하는 두 개의 비교 신호만이 하이 레벨을 가질 때는, 도 6 중 제1 NMOS 트랜지스터(N21)만이 턴온되어, 내부 전압 드라이버(12)로부터 출력될 내부 어레이 전압(VINTA)의 레벨이 제3 레벨로 하강한다.
제1 풀다운 검출 신호(PDN1), 제2 풀다운 검출 신호(PDN2), 제3 풀다운 검출 신호(PDN3)가 모두 하이 레벨을 갖는 경우에는, 제1 풀다운 신호(DN21)와 제2 풀다운 신호(DN22)는 하이 레벨을 갖는다. 이 때, 제1 풀업 신호(UP21)와 제2 풀업 신호(UP22)는 하이 레벨을 갖는다.
따라서, 제1 내지 풀다운 검출 신호(PDN21-PDN23)가 모두 하이 레벨을 가질 때에는, 제1 NMOS 트랜지스터(N21)와 제2 NMOS 트랜지스터(N22)가 턴온되므로, 내부 전압 드라이버(12)로부터 출력될 내부 어레이 전압(VINTA)의 레벨은 제4 레벨로 하강한다. 제4 레벨은 제3 레벨보다 낮다.
[제2 실시예 ]
도 11은 본 발명의 제2 실시예에 따른 내부 전압 발생 회로(20)를 나타내는블록도이다. 본 발명의 제2 실시예의 구성은 본 발명의 제1 실시예와 유사하다. 다만, 전압 분배 회로(14)의 일례로서, 도 11에 나타낸 전압 분배 회로(24)를 적용했을 뿐이다.
내부 전압 발생 회로(20)의 전압 분배 회로(24)는, 전압 분배 회로(14)와 마찬가지로, 제1 부하부(L1)와 제2 부하부(L2)를 포함한다. 또한, 전압 분배 회로(24)는 내부 전압 오버-드라이빙부(L3)를 추가로 포함한다.
내부 전압 오버-드라이빙부(L3)는 제2 부하부(L2)와 접지단 사이에 직렬로 연결될 수 있다. 내부 전압 오버-드라이빙부(L3)는 NMOS 트랜지스터로 구성될 수 있다. 내부 전압 오버-드라이빙부(L3)를 NMOS 트랜지스터로 구성하는 경우에는, 오버 드라이빙 제어 신호(ODCS)가 NMOS 트랜지스터의 게이트에 인가된다. 오버 드라이빙 제어 신호(ODCS)는 액티브 커맨드 인가 후 소정 시점에서 활성화되어 소정 기간 동안 활성 상태를 유지할 수 있다. 내부 전압 오버-드라이빙부(L3)는 도 2 및 도 6에 나타낸 예들에도 적용가능하다.
[제3 실시예 ]
도 12는 본 발명의 제3 실시예에 따른 내부 전압 발생 회로(30)를 나타낸다. 본 발명의 제3 실시예의 구성은 본 발명의 제1 실시예와 유사하다. 다만, 내부 전압 드라이버(12)의 출력단에 커패시터 회로(31)를 추가하였을 뿐이다.
커패시터 회로(31)는, 내부 전압 드라이버(12)로부터 출력되는 내부 어레이 전압(VINTA) 레벨의 미세한 스윙(swing)을 방지하기 위한 것이다. 커패시터 회로(31)는 도 2 및 도 6에 나타낸 예들에도 적용가능하다.
[제4 실시예 ]
도 13은 본 발명의 제4 실시예에 따른 내부 전압 발생 회로(40)를 나타낸다.본 발명의 제4 실시예의 구성은 본 발명의 제1 실시예와 유사하다. 다만, 내부 전압 오버-드라이빙부(L3)를 추가로 포함하는 전압 분배 회로(44)를 전압 분배 회로(14)의 일례로서 적용하고, 내부 전압 드라이버(12)의 출력단에 커패시터 회로(41)를 추가하였을 뿐이다.
내부 전압 발생 회로(40)의 전압 분배 회로(44)는, 전압 분배 회로(14)와 마찬가지로, 제1 부하부(L1)와 제2 부하부(L2)를 포함한다. 또한, 전압 분배 회로(44)는 내부 전압 오버-드라이빙부(L3)를 추가로 포함한다.
내부 전압 오버-드라이빙부(L3)는 제2 부하부(L2)와 접지단 사이에 직렬로 연결될 수 있다. 내부 전압 오버-드라이빙부(L3)는 NMOS 트랜지스터로 구성될 수 있다. 내부 전압 오버-드라이빙부(L3)를 NMOS 트랜지스터로 구성하는 경우에는, 오버 드라이빙 제어 신호(ODCS)가 NMOS 트랜지스터의 게이트에 인가된다. 오버 드라이빙 제어 신호(ODCS)는 액티브 커맨드 인가 후 소정 시점에서 활성화되어 소정 기간 동안 활성 상태를 유지할 수 있다.
커패시터 회로(41)는, 내부 전압 드라이버(12)로부터 출력되는 내부 어레이 전압(VINTA) 레벨의 미세한 스윙(swing)을 방지하기 위한 것이다.
[제5 실시예 ]
도 14는 본 발명의 제5 실시예에 따른 반도체 메모리 장치(50)를 나타낸다.
본 발명의 제5 실시예에 따른 반도체 메모리 장치는, 도 13에 나타낸 바와 같이, 제어기(51), 내부 전압 발생 회로(52), 메모리 셀 어레이(53)를 포함한다.
내부 전압 발생 회로(52)는 제어기(51)로부터 프리차아지 커맨드(PRE), 오버-드라이빙 제어 신호(ODCS) 등의 제어 신호를 수신하여 내부 어레이 전압(VINTA)을 메모리 셀 어레이(53)로 출력한다. 내부 전압 발생 회로(52)는 제1 내지 제4 실시예 중 하나에 따른 구성을 가질 수 있다.
메모리 셀 어레이(53)는 적어도 하나의 메모리 셀 블록을 포함할 수 있는데, 이 경우, 각 메모리 셀 블록에 인가되는 내부 어레이 전압(VINTA)을 개별적으로 제어하는 것도 가능하다.
상기한 바와 같은 본 발명의 실시예에 따르면, 전압 분배 회로를 구성하는 제1 부하부 및 제2 부하부의 저항비를 조정하여 내부 어레이 전압(VINTA)을 정확하게 제어할 수 있다.
또한, 비트 라인 충전 이후에 내부 어레이 전압을 일정하게 유지할 수 있어서, 반도체 메모리 장치의 성능을 향상시킬 수 있다.
상기한 실시예의 설명은 본 발명의 더욱 철저한 이해를 제공하기 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안 될 것이다. 그리고, 본 발명의 기술분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 물론이다.
도 1은 본 발명의 제1 실시예에 따른 내부 전압 발생 회로를 개략적으로 나타내는 블록도이다.
도 2는 본 발명의 제1 실시예에 따른 내부 전압 발생 회로의 일례를 개략적으로 나타내는 블록도이다.
도 3은, 도 2에 나타낸 프리차아지 커맨드 지연부의 일례를 나타내는 회로도이다.
도 4는, 도 2에 나타낸 비교 신호 검출부의 일례를 나타내는 회로도이다.
도 5는, 도 2에 나타낸 업-다운 신호 생성부의 일례를 나타내는 회로도이다.
도 6은, 본 발명의 제1 실시예에 따른 내부 전압 발생 회로의 다른 예를 개략적으로 나타내는 블록도이다.
도 7은, 도 6에 나타낸 프리차아지 커맨드 지연부의 일례를 나타내는 회로도이다.
도 8은, 도 7에 나타낸 프리차아지 커맨드 지연부의 동작을 설명하는 타이밍 챠트다.
도 9는, 도 6에 나타낸 비교 신호 검출부의 일례를 나타내는 회로도이다.
도 10은, 도 6에 나타낸 업-다운 신호 생성부의 일례를 나타내는 회로도이다.
도 11은 본 발명의 제2 실시예에 따른 내부 전압 발생 회로를 개략적으로 나타내는 블록도이다.
도 12는 본 발명의 제3 실시예에 따른 내부 전압 발생 회로를 개략적으로 나타내는 블록도이다.
도 13은 본 발명의 제4 실시예에 따른 내부 전압 발생 회로를 개략적으로 나타내는 블록도이다.
도 14는 본 발명의 제5 실시예에 따른 반도체 메모리 장치를 개략적으로 나타내는 블록도이다.
※도면에 나타난 주요 부호에 대한 설명※
11 : 비교부 12 : 내부 전압 드라이버
13 : 제어 신호 생성 회로 14 : 전압 분배 회로
131 : 프리차아지 커맨드 지연부 132 : 부하 제어 신호 생성부

Claims (10)

  1. 기준 전압과 제1 전압을 비교하여, 상기 제1 전압이 상기 기준 전압 보다 높은 경우에는, 비교 신호로서, 풀다운 신호를 출력하고, 상기 제1 전압이 상기 기준 전압보다 낮을 때는, 상기 비교 신호로서, 풀업 신호를 출력하는 비교부와,
    외부 전압을 인가받아, 상기 비교 신호에 의거한 내부 전압을 내부 전압 출력단을 통해 출력하는 내부 전압 드라이버와,
    상기 내부 전압 출력단과 접지단 사이에 직렬로 연결되는 제1 및 제2 부하부를 포함하며, 상기 제1 및 제2 부하부 사이에 상기 제1 전압을 출력하는 제1 전압 출력단을 가지며, 상기 내부 전압을 인가받아 상기 제1 부하부의 저항치와 상기 제2 부하부의 저항치에 의거한 상기 제1 전압을 출력하는 전압 분배 회로와,
    상기 외부 전압 인가 후 적어도 하나의 동작 주기 동안 인가되는 프리차아지 커맨드와 상기 비교 신호에 의거하여 상기 제1 및 제2 부하부의 저항치를 제어하기 위한 제1 및 제2 부하 제어 신호들을 생성하는 제어 신호 생성 회로를 구비한
    내부 전압 발생 회로.
  2. 제 1 항에 있어서,
    상기 제어 신호 생성 회로가,
    상기 적어도 하나의 주기 동안 상기 프리차아지 커맨드를 수신하여, 비반전 지연 프리차아지 커맨드를 출력하는 프리차아지 커맨드 지연부와,
    상기 비반전 지연 프리차아지 커맨드가 활성화될 때마다 상기 비교 신호를 검출하고, 검출한 상기 비교 신호에 의거하여 상기 제1 및 제2 부하 제어 신호들을 생성하는 부하 제어 신호 생성부를
    포함하는
    내부 전압 발생 회로.
  3. 제 2 항에 있어서,
    상기 제1 부하부가, 직렬로 연결된 적어도 하나의 PMOS 트랜지스터를 포함하며,
    상기 제2 부하부가, 직렬로 연결된 적어도 하나의 NMOS 트랜지스터를 포함하고,
    상기 제1 부하부의 상기 PMOS 트랜지스터의 개수와 상기 제2 부하부의 상기 NMOS 트랜지스터의 개수가 동일하며,
    상기 적어도 하나의 PMOS 트랜지스터의 게이트에는 상기 제1 부하 제어 신호가 인가되고,
    상기 적어도 하나의 NMOS 트랜지스터의 게이트에는 상기 제2 부하 제어 신호가 인가되는
    내부 전압 발생 회로.
  4. 제 3 항에 있어서,
    상기 제1 부하부가, 상기 적어도 하나의 PMOS 트랜지스터에 직렬로 연결되는제1 저항을 추가로 포함하고,
    상기 제2 부하부가, 상기 적어도 하나의 NMOS 트랜지스터에 직렬로 연결되는 제2 저항을 추가로 포함하는
    내부 전압 발생 회로.
  5. 제 3 항에 있어서,
    상기 PMOS 트랜지스터의 개수가 1일 때,
    상기 프리차아지 커맨드 지연부가, 상기 외부 전압 인가 후 2개의 동작 주기동안 상기 프리차아지 커맨드를 수신하여, 상기 비반전 지연 프리차아지 커맨드를 출력하고,
    상기 부하 제어 신호 생성부가, 상기 비반전 지연 프리차아지 커맨드가 활성화될 때마다 상기 비교 신호를 검출하고, 검출한 상기 비교 신호가 모두 상기 풀다운 신호일 때는, 상기 제1 부하 제어 신호와 상기 제2 부하 제어 신호를 모두 하이 레벨로 출력하고, 검출한 상기 비교 신호가 모두 상기 풀업 신호일 때는, 상기 제1 부하 제어 신호와 상기 제2 부하 제어 신호를 모두 로우 레벨로 출력하고, 검출한 상기 비교 신호 중 하나가 상기 풀다운 신호이고 다른 하나가 상기 풀업 신호일 때에는, 상기 제1 부하 제어 신호와 상기 제2 부하 제어 신호를 각각 하이 레벨과 로우 레벨로 출력하는
    내부 전압 발생 회로.
  6. 제 3 항에 있어서,
    상기 PMOS 트랜지스터의 개수가 n이고 n이 2 이상일 때,
    상기 프리차아지 커맨드 지연부가, 상기 외부 전압 인가 후 (n+1)개의 동작 주기동안 상기 프리차아지 커맨드를 수신하여, 상기 비반전 지연 프리차아지 커맨드를 출력하고,
    상기 부하 제어 신호 생성부가, 상기 비반전 지연 프리차아지 커맨드가 활성화될 때마다 상기 비교 신호를 검출하고, 검출한 상기 비교 신호에서 상기 풀다운 신호가 적어도 두 개 이상 연속하는 경우에는, 상기 제2 부하부의 상기 NMOS 트랜지스터를 적어도 하나를 턴온시키도록 상기 제2 부하 제어 신호를 생성하고, 검출한 상기 비교 신호에서 상기 풀업 신호가 적어도 두 개 이상 연속하는 경우에는, 상기 제1 부하부의 상기 PMOS 트랜지스터를 적어도 하나를 턴온시키도록 상기 제1 부하 제어 신호를 생성하고, 검출한 상기 비교 신호에서 상기 풀다운 신호가 두 개 이상 연속하지 않고 상기 풀업 신호도 두 개 이상 연속하지 않는 경우에는, 상기 제1 부하부의 상기 PMOS 트랜지스터와 상기 제2 부하부의 상기 NMOS 트랜지스터를 모두 턴오프시키도록 상기 제1 부하 제어 신호 및 상기 제2 부하 제어 신호를 생성하는
    내부 전압 발생 회로.
  7. 제 1 항에 있어서,
    상기 전압 분배 회로가 내부 전압 오버-드라이빙부를 추가로 포함하며,
    상기 내부 전압 오버-드라이빙부가 상기 제2 부하부와 상기 접지단 사이에 직렬로 연결되며, 액티브 커맨드 인가 후 소정 시점에서 활성화되어 소정 기간 동안 활성 상태를 유지하는
    내부 전압 발생 회로.
  8. 제 7 항에 있어서,
    상기 내부 전압 오버-드라이빙부가 NMOS 트랜지스터로 이루어지는
    내부 전압 발생 회로.
  9. 제 1 항에 있어서,
    상기 내부 전압 출력단에 연결되며, 상기 내부 어레이 전압의 미세한 스 윙(swing)을 방지하기 위한 커패시터 회로를 추가로 포함하는
    내부 전압 발생 회로.
  10. 메모리 셀 어레이와,
    프리차아지 커맨드를 출력하는 제어기와,
    외부 전압을 인가받아, 상기 프리차아지 커맨드에 의거하여 내부 전압을 상기 메모리 셀 어레이로 출력하는 내부 전압 발생 회로를 포함하며,
    상기 내부 전압 발생 회로가,
    기준 전압과 제1 전압을 비교하여, 상기 제1 전압이 상기 기준 전압 보다 높은 경우에는, 비교 신호로서, 풀다운 신호를 출력하고, 상기 제1 전압이 상기 기준 전압보다 낮을 때는, 상기 비교 신호로서, 풀업 신호를 출력하는 비교부와,
    상기 외부 전압을 인가받아, 상기 비교 신호에 의거한 상기 내부 전압을 내부 전압 출력단을 통해 출력하는 내부 전압 드라이버와,
    상기 내부 전압 출력단과 접지단 사이에 직렬로 연결되는 제1 및 제2 부하부를 포함하며, 상기 제1 및 제2 부하부 사이에 상기 제1 전압을 출력하는 제1 전압 출력단을 가지며, 상기 내부 전압을 인가받아 상기 제1 부하부의 저항치와 상기 제2 부하부의 저항치에 의거한 상기 제1 전압을 출력하는 전압 분배 회로와,
    상기 외부 전압 인가 후 적어도 하나의 동작 주기 동안 인가되는 프 리차아지 커맨드와 상기 비교 신호에 의거하여 상기 제1 및 제2 부하부의 저항치를 제어하기 위한 제1 및 제2 부하 제어 신호들을 생성하는 제어 신호 생성 회로를 구비하는
    반도체 메모리 장치.
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US6324103B2 (en) * 1998-11-11 2001-11-27 Hitachi, Ltd. Semiconductor integrated circuit device, memory module, storage device and the method for repairing semiconductor integrated circuit device
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KR100805839B1 (ko) * 2006-08-29 2008-02-21 삼성전자주식회사 고전압 발생기를 공유하는 플래시 메모리 장치

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