KR100576923B1 - 반도체 소자의 전압 드라이버 회로 - Google Patents

반도체 소자의 전압 드라이버 회로 Download PDF

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Abstract

본 발명은 반도체 소자의 전압 드라이버 회로에 관한 것으로, 전압 드라이버 회로에 드라이빙 제어부를 두어 출력 전압이 과도하게 드라이빙 되었을 경우 이를 제어할 수 있고, 출력 전압이 특정 전압 이상 오버 드라이빙 되었을 경우에만, 출력 전압을 디스차지 하도록 할 수 있고, 이로써 전류 소모가 적고, 전압 드라이버의 효율을 향상시킬 수 있으며, 드라이빙 제어부내의 저항비율을 조절하여 싱크(Sink)하려는 오버 드라이빙 범위를 조절할 수 있는 반도체 소자의 전압 드라이버 회로를 제공한다.
전압 드라이버, 오버 드라이빙 제어회로, 가변저항, 싱크, 커런트 밀러

Description

반도체 소자의 전압 드라이버 회로{Voltage driver circuit for semiconductor device}
도 1은 종래의 전압 드라이버 회로도이다.
도 2는 본 발명에 따른 전압 드라이버 회로도이다.
도 3은 본 발명에 따른 전압 드라이버 회로의 동작 시뮬레이션 그래프이다.
<도면의 주요 부분에 대한 부호의 설명>
10, 130 : 차동증폭부 20 : 출력부
100 : 제어전압 생성부 110, 120 : 입력부
140 : 드라이빙 제어부 142 : 제어신호 출력부
150 : 출력부
본 발명은 반도체 소자의 전압 드라이버 회로에 관한 것으로, 디렘 메모리 소자에서 쓰이는 전원용 드라이버의 과잉 전류를 방지할 수 있는 전압 드라이버 회로에 관한 것이다.
현재 대부분의 디램 메모리 소자에서 쓰이는 전원용 드라이버는 드라이버의 최종 트랜지스터의 구동 능력이 크게 증대되어 실제 제품 내에서 요구되는 전류량보다 과도하게 전류를 공급하게 되는 문제가 발생하게 된다.
도 1은 종래의 전압 드라이버 회로도이다.
도 1을 참조하면, 기준전압(Vrc)과 출력전압(Vout)에 따라 차동 전압(Vdf)을 생성하는 차동증폭부(10)와, 상기 차동 전압(Vdf)에 따라 출력전압(Vout)을 생성하는 출력부(20)를 포함한다.
차동 증폭부(10)는 전원전압과 차동전압(Vdf) 출력단 사이에 접속되어 제 1 노드(Q1)에 따라 구동하는 제 1 PMOS 트랜지스터(P1)와, 전원전압과 제 1 노드(Q1) 사이에 접속되어 제 1 노드(Q1)에 따라 구동하는 제 2 PMOS 트랜지스터(P2)와, 차동전압(Vdf) 출력단과 제 2 노드(Q2) 사이에 접속되어 기준전압(Vrc)에 따라 구동하는 제 1 NMOS 트랜지스터(N1)와, 제 1 노드(Q1)와 제 2 노드(Q2) 사이에 접속되어 출력전압(Vout)에 따라 구동하는 제 2 NMOS 트랜지스터(N2)와, 제 2 노드(Q2)와 접지전원 사이에 접속되어 전원전압에 따라 구동하는 제 3 NMOS 트랜지스터(N3)를 포함한다.
출력부(20)는 전원전압과 출력전압(Vout) 출력단 사이에 접속되어 차동전압(Vdf)에 따라 구동하는 제 3 PMOS 트랜지스터(P3)를 포함한다.
상술한 구성을 갖는 종래의 전압 드라이버 회로의 동작을 살펴보면 다음과 같다.
비교전압 및 출력전압(Vrc 및 Vout)을 입력받아 두 전압의 차에 의해 차동 전압(Vdf)을 생성하게 되고, 차동 전압(Vdf)에 따라 출력부(20) 내의 제 3 PMOS 트랜지스터(P3)를 동작시켜 출력 전압을 생성하게 된다. 이때, 제 3 PMOS 트랜지스터(P3)는 구동능력이 크게 증대되어 실제 사용되는 전류량보다 과도하게 전류가 공급되게 된다. 이러한 과도한 전류에 의해 소자의 전류 손실이 매우 커지게 되어 소자의 효율이 낮아지는 문제가 발생한다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 줄력전압이 특정 전압 이상 오버 드라이빙(Overdriving) 되었을 경우에 출력전압의 전류가 접지전원으로 흐르게 하여 소자의 전류 손실을 줄일 수 있는 반도체 소자의 전압 드라이버 회로를 제공한다.
본 발명에 따른 제어전압 및 기준전압에 따라 상기 제어전압 보다 낮은 전압 레벨의 제 1 비교전압을 전송하는 제 1 입력부와, 상기 제어 전압 및 출력전압에 따라 상기 제어전압 보다 낮은 전압 레벨의 제 2 비교전압을 전송하는 제 2 입력부와, 상기 제어전압과 상기 제 1 및 제 2 비교전압에 따라 차동 전압을 생성하는 차 동증폭부와, 상기 차동 전압 및 오버 드라이빙 제어 신호에 따라 상기 출력 전압을 생성하는 출력부 및 상기 제 1 및 제 2 비교전압 또는 상기 기준전압 및 상기 출력전압에 따라 상기 출력전압의 오버 드라이빙을 방지하기 위한 상기 오버 드라이빙 제어 신호를 생성하는 드라이빙 제어부를 포함하는 반도체 소자의 전압 드라이버 회로를 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 2는 본 발명에 따른 전압 드라이버 회로도이다.
도 2를 참조하면, 제어전압(Vc)을 생성하는 제어전압 생성부(100)와, 제어전압(Vc) 및 기준전압(Vrc)에 따라 제 1 비교전압(Vrci)을 전송하는 제 1 입력부(110)와, 제어 전압(Vc) 및 출력전압(Vout)에 따라 제 2 비교전압(Vouti)을 전송하는 제 2 입력부(120)와, 제어전압(Vc)과 제 1 및 제 2 비교전압(Vrci 및 Vouti)에 따라 차동 전압(Vdf)을 생성하는 차동증폭부(130)와, 제 1 및 제 2 비교전압(Vrci 및 Vouti) 또는 기준전압 및 출력전압(Vrc 및 Vout)에 따라 오버 드라이빙 제어 신호(Vodc)를 생성하는 드라이빙 제어부(140)와, 차동 전압(Vdf) 및 오버 드라이빙 제어 신호(Vodc)에 따라 출력 전압(Vout)을 생성하는 출력부(150)를 포함한다.
제어전압 생성부(100)는 전원전압(Vcc)과 제어전압(Vc) 출력단 사이에 직렬 접속되고, 각기 접지전원(Vss) 및 전원전압에 따라 구동하는 제 10 PMOS 트랜지스터(P10) 및 제 10 NMOS 트랜지스터(N10)와, 제어전압(Vc) 출력단과 접지전원 사이에 병렬 접속되고, 각기 접지 전압과 제어전압(Vc)에 따라 구동하는 제 11 NMOS 트랜지스터(N11) 및 제 12 NMOS 트랜지스터(N12)를 포함한다. 이에 한정되지 않고, 제어전압 생성부(100)는 외부의 인에이블 신호에 따라 동작하여 로직 하이의 제어전압을 생성하는 다양한 형태의 회로가 가능하다.
제 1 입력부(110)는 전원전압과 제 1 비교전압(Vrci) 출력단 사이에 접속되어 기준전압(Vrc)에 따라 동작하는 제 13 NMOS 트랜지스터(N13)와, 제 1 비교전압(Vrci) 출력단과 접지전원 사이에 접속되어 제어전압(Vc)에 따라 동작하는 제 14 NMOS 트랜지스터(N14)를 포함한다.
제 2 입력부(120)는 전원전압과 제 2 비교전압(Vouti) 출력단 사이에 접속되어 출력 전압(Vout)에 따라 동작하는 제 15 NMOS 트랜지스터(N15)와, 제 2 비교전압(Vouti) 출력단과 접지전원 사이에 접속되어 제어전압(Vc)에 따라 동작하는 제 16 NMOS 트랜지스터(N16)를 포함한다.
차동 증폭부(130)는 전원전압과 차동전압(Vdf) 출력단 사이에 접속되어 제 10 노드(Q10)에 따라 구동하는 제 11 PMOS 트랜지스터(P11)와, 전원전압과 제 10 노드(Q10) 사이에 접속되어 제 10 노드(Q10)에 따라 구동하는 제 12 PMOS 트랜지스 터(P12)와, 차동전압(Vdf) 출력단과 제 11 노드(Q11) 사이에 접속되어 제 1 비교 전압(Vrci)에 따라 구동하는 제 17 NMOS 트랜지스터(N17)와, 제 10 노드(Q10)와 제 11 노드(Q11) 사이에 접속되어 제 2 비교 전압(Vouti)에 따라 구동하는 제 18 NMOS 트랜지스터(N18)와, 제 11 노드(Q11)와 접지전원 사이에 접속되어 제어전압(Vc)에 따라 구동하는 제 19 NMOS 트랜지스터(N19)를 포함한다.
드라이빙 제어부(140)는 전원전압과 제 20 노드(Q20) 사이에 직렬 접속된 제 1 가변저항(R1)과 기준전압(Vrc) 또는 제 1 비교전압(Vrci)에 따라 구동하는 제 13 PMOS 트랜지스터(P13)와, 전원전압과 제 21 노드(Q21) 사이에 직렬 접속된 제 2 가변저항(R2)과 출력전압(Vout) 또는 제 2 비교전압(Vouti)에 따라 구동하는 제 14 PMOS 트랜지스터(P14)와, 제 20 노드(Q20)와 접지전원 사이에 접속되어 제 21 노드(Q21)에 따라 구동하는 제 20 NMOS 트랜지스터(N20)와, 제 21 노드(Q21)와 접지전원에 접속되어 제 21 노드(Q21)에 따라 구동하는 제 21 NMOS 트랜지스터(N21)와, 제 20 노드(Q20)에 따라 오버 드라이빙 제어 신호(Vodc)를 출력하는 제어신호 출력부(142)를 포함한다. 제어신호 출력부(142)는 제 20 노드(Q20)의 신호를 반전하는 제 1 인버터(I1)와, 제 1 인버터(I1)의 신호를 다시한번 반전하여 오버 드라이빙 제어신호(Vodc)를 출력하는 제 2 인버터(I2)를 포함한다. 드라이빙 제어부(140)는 접지전원과, 제 20 및 제 21 NMOS 트랜지스터(N20 및 N21) 사이 접속되어 제어전압(Vc)에 따라 구동하는 별도의 NMOS 트랜지스터(미도시)를 더 포함할 수도 있다. 드라이빙 제어부(140)는 제 1 및 제 2 비교전압(Vrci 및 Vouti) 또는 기준전압 및 출력 전압(Vrc 및 Vout)을 입력으로 하는 새로운 커런트 밀러형 엠 프를 사용하는 것이 바람직하다. 또한, 제 1 및 제 2 가변저항(R1 및 R2)의 비율을 이용하여 다양한 오버 드라이빙된 레벨을 검출할 수 있다. 즉, 제 1 및 제 2 가변저항(R1 및 R2)의 비율을 다르게 하여 0.1 내지 0.3V의 오버 드라이빙된 출력 전압 레벨을 검출할 수 있다. 제 1 가변저항(R1)의 저항값을 제 2 가변저항(R2)의 저항값보다 크게 하는 것이 바람직하다.
출력부(150)는 전원전압과 출력전압(Vout) 출력단 사이에 접속되어 차동전압(Vdf)에 따라 구동하는 제 15 PMOS 트랜지스터(P15)와, 출력전압(Vout) 출력단과 접지전원 사이에 접속되어 오버 드라이빙 제어신호(Vodc)에 따라 구동하는 제 22 NMOS 트랜지스터(N22)를 포함한다. 제 15 PMOS 트랜지스터(P15)는 출력 전압(Vout)이 인가되는 로드에 충분한 전류를 인가할 수 있는 드라이빙 능력을 갖는 소자를 사용하는 것이 바람직하다. 또한, 제 15 PMOS 트랜지스터(P15)와 제 22 NMOS 트랜지스터(P22)가 동시에 턴온되는 현상을 방지하기 위하여 제 22 NMOS 트랜지스터(P22)를 구동하는 방식은 풀 CMOS 레벨에서 동작되도록 하는 것이 바람직하다. 완전한 로직 하이에서 동작되도록 하는 것이 바람직하다.
이하 상술한 구성을 갖는 본 발명의 전압 드라이버 회로의 동작을 설명하면 다음과 같다.
소자가 동작하기 시작하면 제어전압 생성부(100)에서는 제 10 PMOS 트랜지스터(P10), 제 10 NMOS 트랜지스터(N10) 및 제 12 NMOS 트랜지스터(N12)에 의해 로직 상태가 하이의 제어전압(Vc)을 생성한다. 이로써, 제 1 입력부(110), 제 2 입력부(120) 및 차동 증폭부(130)의 제 14, 제 16 및 제 19 NMOS 트랜지스터(N14, N16 및 N19)가 턴온되어 제 1 입력부(110), 제 2 입력부(120) 및 차동 증폭부(130)가 동작한다.
기준전압 생성부(미도시)를 거쳐 소정 레벨의 기준전압(Vrc)이 제 1 입력단(110)에 인가된다. 제 1 입력단(110)은 기준전압(Vrc)의 전압레벨을 변화시킨 제 1 비교전압(Vrci)을 차동증폭부(130)에 인가한다. 제 1 비교전압(Vrci)은 기준전압(Vrc)에 비해 제 13 NMOS 트랜지스터(N13)의 문턱 전압만큼 낮아진 전압레벨을 갖는 것이 바람직하다.
제 1 비교 전압(Vrci)을 입력받은 차동증폭부(130)는 접지전원 레벨의 차동전압(Vdf)을 출력한다. 즉, 소자가 동작하는 순간 전압 드라이브 회로의 출력은 없기 때문에 차동증폭부(130)에 인가되는 제 2 비교전압(Vouti)을 로직 로우가 되기 때문이다.
차동 전압(Vdf)은 출력부(150)의 제 15 PMOS 트랜지스터(P15)를 구동시켜 출력 전압(Vout)을 생성한다. 이후, 출력 전압(Vout)의 레벨이 점차적으로 증가하기 때문에 제 2 입력부(120)의 출력이 점차적으로 증가하게 된다. 이후, 출력 전압(Vout)이 기준전압(Vrc) 레벨이 되었을 때, 일정한 스윙을 하게 된다. 즉, 차동 증폭부(130)의 제 17 및 제 18 NMOS 트랜지스터(N17 및 N18)에 인가되는 전압의 차에 의해 출력부(150)의 제 15 PMOS 트랜지스터(P15)를 턴온시키거나, 턴오프 시켜 목표로 하는 레벨의 출력 전압(Vout)을 생성하게 된다.
드라이빙 제어부(140)는 출력 전압(Vout)의 레벨을 검출하다가 출력 전압(Vout)이 특정 전압 이상일 경우에 동작하여 로직 하이의 오버 드라이빙 제어 신호(Vodc)를 제 22 NMOS 트랜지스터(N22)에 인가하여 출력 전압(Vout)의 레벨을 조절한다.
이하, 출력 전압의 레벨을 기준으로 본 발명의 전압 드라이빙 회로 내의 드라이빙 제어부(140)의 동작을 구체적으로 설명한다.
출력전압(Vout)이 오버 드라이빙 되었을 경우를 살펴보면 다음과 같다. 즉, 출력전압(Vout)이 통상시의 피크 전압 보다 약 0.1 내지 0.3V 정도 과도하게 오버 드라이빙 되었을 경우를 살펴본다.
출력 전압(Vout)의 상승으로 인해 제 2 비교전압(Vouti)이 상승하게 된다. 이로인해 드라이빙 제어부(140)의 제 14 PMOS 트랜지스터(P14)의 Vgs가 제 13 PMOS 트랜지스터(P13)의 Vgs 보다 감소하여 제 21 노드(Q21)에 흐르는 전류가 제 20 노드(Q20)보다 미소하게 감소한다. 상술한 제 1 및 제 2 가변저항(R1 및 R2)의 비율에 따라 감소되는 시점이 달라진다. 이에 따라 제 21 노드(Q21)는 점차적으로 로직 로우에 가까워지게 되어 제 20 및 제 21 NMOS 트래지스터(N20 및 N21)의 Vgs를 감소시키게 된다. 이로인해 제 20 노드(Q20)는 점점 로직 하이로 상승하게 된다. 따라서, 제 1 및 제 2 인버터(I1 및 I2)에 의해 로직 하이의 오버 드라이빙 제어신호(Vodc)가 제 22 NMOS 트랜지스터(N22)에 인가된다. 오버 드라이빙 제어신호(Vodc)에 따라 제 22 NMOS 트랜지스터(N22)는 턴온되어 과도하게 상승된 출력 전압(Vout)을 그라운드로 디스차지시킨다.
출력 전압(Vout)이 입력전압인 기준전압(Vrc)과 동일한 레벨을 유지할 경우를 살펴보면 다음과 같다.
출력 전압(Vout)과 기준전압(Vrc)이 동일한 레벨일 경우에는 제 1 및 제 2 비교전압(Vrci 및 Vouti) 또한 동일한 전압 레벨이 된다. 따라서, 드라이빙 제어부(140)의 입력단에 인가되는 두 신호는 동일한 레벨의 전압이 인가된다.
하지만, 앞서 설명한 바와 같이 제 1 가변저항(R1)의 저항값이 제 2 가변저항(R2)의 저항값보다 크기 때문에 동일한 레벨의 전압이 인가되었지만, 제 14 PMOS 트랜지스터(P14)의 Vgs가 제 13 PMOS 트랜지스터(P13)의 Vgs보다 크게 된다. 이로인해 제 21 노드(Q21)는 로직하이로 상승하게 되어 제 20 및 제 21 NMOS 트랜지스터(N20 및 N21)의 Vgs를 증가시키게 되고, 제 20 노드(Q20)는 점차적으로 로직 로우가 된다. 따라서, 제 1 및 제 2 인버터(I1 및 I2)에 의해 로직 로우의 오버 드라이빙 제어신호(Vodc)를 인가하여 제 22 NMOS 트랜지스터(N22)를 턴오프 시킨다. 이로써, 출력 전압(Vout)이 그라운드로 디스차지 되는 것을 방지한다.
출력 전압(Vout)이 입력전압인 기준전압(Vrc)에 비해 낮은 경우를 살펴보면 다음과 같다.
출력 전압(Vout)이 기준전압(Vrc)에 비해 낮은 레벨일 경우는 제 2 비교전압(Vouti)이 제 1 비교전압(Vrci) 레벨에 비해 낮아지게 된다. 따라서, 드라이빙 제어부(140)의 제 14 PMOS 트랜지스터(P14)의 Vgs가 제 13 PMOS 트랜지스터(P13)의 Vgs보다 증가하게 된다. 이로인해 제 21 노드(Q21)는 로직하이로 상승하게 되어 제 20 및 제 21 NMOS 트랜지스터(N20 및 N21)의 Vgs를 증가시키게 되고, 제 20 노드(Q20)는 점차적으로 로직 로우가 된다. 따라서, 제 1 및 제 2 인버터(I1 및 I2)에 의해 로직 로우의 오버 드라이빙 제어신호(Vodc)를 인가하여 제 22 NMOS 트랜지스터(N22)를 턴오프 시킨다. 이로써, 출력 전압(Vout)이 그라운드로 디스차지 되는 것을 방지한다.
한편, 차동 증폭부(130)를 살펴보면 제 17 NMOS 트랜지스터(N17)의 Vgs가 제 18 NMOS 트랜지스터(N18)의 Vgs보다 크게되어 차동 전압(Vdf) 레벨이 점차적으로 로직하이로 감소한다. 따라서, 로직 하이의 차동 전압(Vdf)에 의해 제 15 PMOS 트랜지스터(P15)가 구동하여 낮아진 출력 전압(Vout)의 전압 레벨을 상승시킨다.
도 3은 본 발명에 따른 전압 드라이버 회로의 동작 시뮬레이션 그래프이다.
도 3은 Vcc 전압을 3.0V로 하고, 기준전압을 1.6V로하며, 출력전압이 1.6V를 기준으로 ±0.4V의 진폭으로 라이징/폴링을 한다고 가정하였을 경우의 시뮬레이션 그래프이다. A 구간에서는 출력 전압(Vot)이 오버 드라이빙되어 오버 드라이빙 제어신호(Vodc)가 로직하이가 된다. 이로써, 제 22 NMOS 트랜지스터(N22)가 턴온되어 출력전압(Vout) 디스차지시키게 된다. 이때, 차동전압(Vdf)은 3.0V를 유지하여 제 15 PMOS 트랜지스터(P15)를 턴오프 시킨다. B 구간에서는 출력 전압(Vout)이 기준전압 보다 낮거나 근접한 상태로써 오버 드라이빙 제어신호(Vodc)가 로직 로우가 되어 제 22 NMOS 트랜지스터(N22)를 턴오프 시킨다. 또한, 상황에 따라 차동전압(Vdf)에 의해 제 15 PMOS 트랜지스터(P15)가 구동하여 출력 전압(Vout)을 상승시킨다.
상술한 바와 같이, 본 발명은 전압 드라이버 회로에 드라이빙 제어부를 두어 출력 전압이 과도하게 드라이빙 되었을 경우 이를 제어할 수 있다.
또한, 출력 전압이 특정 전압 이상 오버 드라이빙 되었을 경우에만, 출력 전압을 디스차지 하도록 할 수 있고, 이로써 전류 소모가 적고, 전압 드라이버의 효율을 향상시킬 수 있다.
또한, 드라이빙 제어부내의 저항비율을 조절하여 싱크(Sink)하려는 오버 드라이빙 범위를 조절할 수 있다.

Claims (7)

  1. 제어전압 및 기준전압에 따라 상기 제어전압 보다 낮은 전압 레벨의 제 1 비교전압을 전송하는 제 1 입력부;
    상기 제어 전압 및 출력전압에 따라 상기 제어전압 보다 낮은 전압 레벨의 제 2 비교전압을 전송하는 제 2 입력부;
    상기 제어전압과 상기 제 1 및 제 2 비교전압에 따라 차동 전압을 생성하는 차동증폭부;
    상기 차동 전압 및 오버 드라이빙 제어 신호에 따라 상기 출력 전압을 생성하는 출력부; 및
    상기 제 1 및 제 2 비교전압 또는 상기 기준전압 및 상기 출력전압에 따라 상기 출력전압의 오버 드라이빙을 방지하기 위한 상기 오버 드라이빙 제어 신호를 생성하는 드라이빙 제어부를 포함하는 반도체 소자의 전압 드라이버 회로.
  2. 제 1 항에 있어서, 상기 드라이빙 제어부는,
    전원전압과 제 1 노드 사이에 직렬 접속된 제 1 가변저항과 상기 기준전압 또는 상기 제 1 비교전압에 따라 구동하는 제 1 PMOS 트랜지스터;
    전원전압과 제 2 노드 사이에 직렬 접속된 제 2 가변저항과 상기 출력전압 또는 상기 제 2 비교전압에 따라 구동하는 제 2 PMOS 트랜지스터;
    상기 제 1 노드와 접지전원 사이에 접속되어 상기 제 2 노드에 따라 구동하 는 제 1 NMOS 트랜지스터;
    상기 제 2 노드와 접지전원에 접속되어 상기 제 2 노드에 따라 구동하는 제 2 NMOS 트랜지스터; 및
    제 1 노드에 따라 상기 오버 드라이빙 제어 신호를 출력하는 출력부를 포함하는 반도체 소자의 전압 드라이버 회로.
  3. 제 2 항에 있어서,
    상기 제 1 가변저항의 저항값을 상기 제 2 가변저항의 저항값보다 크게 하여 0.1 내지 0.3V의 오버 드라이빙된 상기 출력 전압을 검출하는 반도체 소자의 전압 드라이버 회로.
  4. 제 1 항에 있어서, 상기 출력부는,
    전원전압과 상기 출력전압 출력단 사이에 접속되어 상기 차동전압에 따라 구동하는 PMOS 트랜지스터; 및
    상기 출력전압 출력단과 접지전원 사이에 접속되어 상기 오버 드라이빙 제어신호에 따라 구동하는 NMOS 트랜지스터를 포함하는 반도체 소자의 전압 드라이버 회로.
  5. 제 1 항에 있어서, 상기 제 1 입력부는,
    전원전압과 상기 제 1 비교전압 출력단 사이에 접속되어 상기 기준전압에 따 라 동작하는 제 1 NMOS 트랜지스터; 및
    상기 제 1 비교전압 출력단과 접지전원 사이에 접속되어 상기 제어전압에 따라 동작하는 제 2 NMOS 트랜지스터를 포함하는 반도체 소자의 전압 드라이버 회로.
  6. 제 1 항에 있어서, 제 2 입력부는,
    전원전압과 상기 제 2 비교전압 출력단 사이에 접속되어 상기 출력 전압에 따라 동작하는 제 1 NMOS 트랜지스터; 및
    상기 제 2 비교전압 출력단과 접지전원 사이에 접속되어 상기 제어전압에 따라 동작하는 제 2 NMOS 트랜지스터를 포함하는 반도체 소자의 전압 드라이버 회로.
  7. 제 1 항에 있어서,
    전원전압과 상기 제어전압 출력단 사이에 직렬 접속되고, 각기 접지전원 및 전원전압에 따라 구동하는 PMOS 트랜지스터 및 제 1 NMOS 트랜지스터와, 상기 제어전압 출력단과 접지전원 사이에 병렬 접속되고, 각기 접지전원과 상기 제어전압에 따라 구동하는 제 2 NMOS 트랜지스터 및 제 3 NMOS 트랜지스터를 포함하는 제어전압 생성부를 더 포함하는 반도체 소자의 전압 드라이버 회로.
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