KR100629960B1 - 반도체 소자의 전압 드라이버 회로 - Google Patents

반도체 소자의 전압 드라이버 회로 Download PDF

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Abstract

본 발명은 반도체 소자의 전압 드라이버 회로에 관한 것으로, 동작 전압의 레벨에 따라 전압 드라이버의 구동을 변화시켜 낮은 동작 전압 구간에서는 드라이버의 응답 시간을 개선시킬 수 있고, 높은 동작 전압 구간에서는 전류 소모를 감소시킬 수 있고, 다양한 전압 레벨에서 전류소모가 적고, 빠른 응답 시간을 갖는 동작이 가능한 반도체 소자의 전압 드라이버 회로를 제공한다.
전압 드라이버, 출력전압, 차동 증폭부, 전송부, 전압 검출 신호, 응답시간

Description

반도체 소자의 전압 드라이버 회로{Voltage driver circuit for semiconductor device}
도 1은 종래의 전압 드라이버 회로도이다.
도 2는 본 발명에 따른 전압 드라이버 회로도이다.
도 3은 본 발명에 따른 낮은 동작 전압에서 전압 드라이버의 동작 시뮬레이션 그래프이다.
도 4 및 도 5는 본 발명에 따른 높은 동작 전압에서 전압 드라이버의 동작 시뮬레이션 그래프이다.
<도면의 주요 부분에 대한 부호의 설명>
10, 20, 112, 122 : 비교 전압 생성부 30, 130 : 차동증폭부
40, 140 : 출력부 100 : 제어전압 생성부
110, 120 : 입력부 114, 124 : 전송부
본 발명은 반도체 소자의 전압 드라이버 회로에 관한 것으로, 특히, 다양한 동작 전압에서 동작 특성을 만족시킬 수 있는 전압 드라이버 회로에 관한 것이다.
현재 대부분의 디램 메모리 소자에서 쓰이는 전원용 드라이버는 전류 소모를 줄이기 위해 엠프(Amp) 입력단에 다이오드를 통과하여 문턱 전압만큼 낮아진 전압을 입력받아 들이고, 이러한 입력단에 인가된 전압을 비교하여 목표로 하는 전압을 드라이빙 한다.
도 1은 종래의 전압 드라이버 회로도이다.
도 1을 참조하면, 기준전압(Vrc)에 따라 제 1 비교 전압(Vrci)을 생성하는 제 1 비교 전압 생성부(10)와, 출력전압(Vout)에 따라 제 2 비교 전압(Vouti)을 생성하는 제 2 비교 전압 생성부(20)와, 제 1 비교 전압(Vrci)과 제 2 비교 전압(Vouti)에 따라 차동 전압(Vdf)을 생성하는 차동증폭부(30)와, 상기 차동 전압(Vdf)에 따라 출력전압(Vout)을 생성하는 출력부(40)를 포함한다.
제 1 비교 전압 생성부(10)는 전원전압과 제 1 비교 전압(Vrci) 출력단 사이에 접속되어 기준전압(Vrc)에 따라 동작하는 제 1 NMOS 트랜지스터(N1)와, 제 1 비교 전압(Vrci) 출력단과 접지전원 사이에 접속되어 전원전압에 따라 동작하는 제 2 NMOS 트랜지스터(N2)를 포함한다.
제 2 비교 전압 생성부(20)는 전원전압과, 제 2 비교 전압(Vouti) 출력단 사이에 접속되어 출력 전압(Vout)에 따라 동작하는 제 3 NMOS 트랜지스터(N3)와, 제 2 비교 전압(Vouti) 출력단과 접지전원 사이에 접속되어 전원전압에 따라 동작하는 제 4 NMOS 트랜지스터(N4)를 포함한다.
차동 증폭부(30)는 전원전압과 차동전압(Vdf) 출력단 사이에 접속되어 제 1 노드(Q1)에 따라 구동하는 제 1 PMOS 트랜지스터(P1)와, 전원전압과 제 1 노드(Q1) 사이에 접속되어 제 1 노드(Q1)에 따라 구동하는 제 2 PMOS 트랜지스터(P2)와, 차동전압(Vdf) 출력단과 제 2 노드(Q2) 사이에 접속되어 제 1 비교 전압(Vrci)에 따라 구동하는 제 5 NMOS 트랜지스터(N5)와, 제 1 노드(Q1)와 제 2 노드(Q2) 사이에 접속되어 제 2 비교 전압(Vouti)에 따라 구동하는 제 6 NMOS 트랜지스터(N6)와, 제 2 노드(Q2)와 접지전원 사이에 접속되어 전원전압에 따라 구동하는 제 7 NMOS 트랜지스터(N7)를 포함한다.
출력부(40)는 전원전압과 출력전압(Vout) 출력단 사이에 접속되어 차동전압(Vdf)에 따라 구동하는 제 3 PMOS 트랜지스터(P3)를 포함한다.
상술한 구성을 갖는 종래의 전압 드라이버 회로의 동작을 살펴보면 다음과 같다.
전압 드라이버의 전류 소모를 줄이기 위해 제 1 및 제 2 비교 전압 생성부(10 및 20)를 두어 제 1 NMOS 트랜지스터(N1) 및 제 3 NMOS 트랜지스터(N3)에 의해 문턱전압 만큼 낮아진 제 1 및 제 2 비교 전압(Vrci 및 Vouti)을 생성한다. 이로써, 제 5 및 제 6 NMOS 트랜지스터(N5 및 N6)의 Vgs가 작아져 커런트 밀러(Current Mirror) 양단에 흐르는 커런트가 감소되어 드라이버의 동작중 소모 전류가 감소한다.
제 1 및 제 2 비교 전압(Vrci 및 Vouti)을 입력받아 두 전압의 차에 의해 차동 전압(Vdf)을 생성하게 되고, 차동 전압(Vdf)에 따라 출력부(40) 내의 제 3 PMOS 트랜지스터(P3)를 동작시켜 출력 전압을 생성하게 된다.
이러한 스킴에서는 1.8V 이상의 동작 전압을 갖는 소자에서는 응답 시간의 변화가 없지만 1.8V 이하의 저전압 영역에서 소자의 동작이 늦어지게 되는 문제점이 발생한다. 즉, 차동 증폭기(30) 양 입력단의 제 1 및 제 2 비교전압(Vrci 및 Vout)이 낮아지게 되어 제 5 및 제 6 NMOS 트랜지스터(N5 및 N6)의 Vgs가 현격히 감소하게 되어 커런트 밀러 양단에 흐르는 전류가 감소하게 되어 그만큼의 엠프의 동작이 늦어지게 된다. 따라서, 외부 전압 드랍(Drop)에 의한 엠프의 응답 시간이 늦어지게 되는 문제가 발생한다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 소자의 동작 전압에 따라 차동 증폭기의 입력단에 인가되는 전압을 변화시켜 동작 전압의 변화에 상관없이 빠른 응답 시간을 갖는 반도체 소자의 전압 드라이버 회로를 제공한다.
본 발명에 따른 제어전압에 따라 구동하고 기준전압 및 전압 검출 신호에 따라 상기 기준전압을 바이패스 시키거나, 상기 기준전압 보다 전압 레벨이 낮은 제 1 비교전압을 전송하는 제 1 입력부와, 상기 제어전압에 따라 구동하고 출력전압 및 상기 전압 검출 신호에 따라 상기 출력전압을 바이패스 시키거나, 상기 출력 전압 보다 전압 레벨이 낮은 제 2 비교전압을 전송하는 제 2 입력부와, 상기 제어전압에 따라 구동하고 상기 기준전압과 상기 출력전압 또는 상기 제 1 및 제 2 비교전압의 전압차에 따라 차동 전압을 생성하는 차동증폭부 및 상기 차동 전압에 따라 상기 출력 전압을 생성하는 출력부를 포함하는 반도체 소자의 전압 드라이버 회로를 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 2는 본 발명에 따른 전압 드라이버 회로도이다.
도 2를 참조하면, 제어전압(Vc)을 생성하는 제어전압 생성부(100)와, 제어전압(Vc)에 따라 구동하고 기준전압(Vrc) 및 외부 전압 검출 신호(Vdet)에 따라 기준전압(Vrc) 및 제 1 비교전압(Vrci)을 전송하는 제 1 입력부(110)와, 제어 전압(Vc)에 따라 구동하고 출력전압(Vout) 및 외부 전압 검출 신호(Vdet)에 따라 출력전압(Vout) 및 제 2 비교전압(Vouti)을 전송하는 제 2 입력부(120)와, 제어전압(Vc)에 따라 구동하고 기준전압(Vrc)과 출력전압(Vout) 또는 제 1 및 제 2 비교 전압(Vrci 및 Vouti)에 따라 차동 전압(Vdf)을 생성하는 차동증폭부(130)와, 차동 전압(Vdf)에 따라 출력 전압(Vout)을 생성하는 출력부(140)를 포함한다.
제어전압 생성부(100)는 전원전압과 제어전압(Vc) 출력단 사이에 직렬 접속되고, 각기 접지전원 및 전원전압에 따라 구동하는 제 10 PMOS 트랜지스터(P10) 및 제 10 NMOS 트랜지스터(N10)와, 제어전압(Vc) 출력단과 접지전원 사이에 병렬 접속되고, 각기 접지 전압과 제어전압(Vc)에 따라 구동하는 제 11 NMOS 트랜지스터(N11) 및 제 12 NMOS 트랜지스터(N12)를 포함한다. 제어전압 생성부(100)은 별도의 인에이블 신호에 따라 구동하여 로직하이의 제어전압(Vc)을 생성하는 다양한 형태의 회로가 가능하다.
제 1 입력부(110)는 제어 전압(Vc) 및 기준 전압(Vrc)에 따라 제 1 비교전압(Vrci)을 생성하는 제 1 비교전압 생성부(112)와, 전압 검출 신호(Vdet)에 따라 기준전압(Vrc) 또는 제 1 비교전압(Vrci)을 전송하는 제 1 전송부(114)를 포함한다. 제 1 비교전압 생성부(112)는 전원전압과 제 1 비교전압(Vrci) 출력단 사이에 접속되어 기준전압(Vrc)에 따라 동작하는 제 13 NMOS 트랜지스터(N13)와, 제 1 비교전압(Vrc) 출력단과 접지전원 사이에 접속되어 제어전압(Vc)에 따라 동작하는 제 14 NMOS 트랜지스터(N14)를 포함한다. 제 1 전송부(114)는 전압 검출 신호(Vdet)에 따라 기준전압(Vrc)을 전송하는 제 1 전송게이트(T1)와, 전압 검출 신호(Vdet)에 따라 제 1 비교전압(Vrci)을 전송하는 제 2 전송게이트(T2)와, 전압 검출 신호(Vdet)를 반전하여 제 1 전송게이트(T1)의 NMOS 트랜지스터의 게이트 단자와 제 2 전송게이트(T2)의 PMOS 트랜지스터의 게이트 단자에 인가하는 제 1 인버 터(I1)를 포함한다.
제 2 입력부(120)는 제어 전압(Vc) 및 출력 전압(Vout)에 따라 제 2 비교전압(Vouti)을 생성하는 제 2 비교전압 생성부(122)와, 전압 검출 신호(Vdet)에 따라 출력 전압(Vout) 또는 제 2 비교전압(Vouti)을 전송하는 제 2 전송부(124)를 포함한다. 제 2 비교전압 생성부(122)는 전원전압과 제 2 비교전압(Vouti) 출력단 사이에 접속되어 출력 전압(Vout)에 따라 동작하는 제 15 NMOS 트랜지스터(N15)와, 제 2 비교전압(Vouti) 출력단과 접지전원 사이에 접속되어 제어전압(Vc)에 따라 동작하는 제 16 NMOS 트랜지스터(N16)를 포함한다. 제 2 전송부(124)는 전압 검출 신호(Vdet)에 따라 출력 전압(Vout)을 전송하는 제 3 전송게이트(T3)와, 전압 검출 신호(Vdet)에 따라 제 2 비교전압(Vouti)을 전송하는 제 4 전송게이트(T4)와, 전압 검출 신호(Vdet)를 반전하여 제 3 전송게이트(T3)의 NMOS 트랜지스터의 게이트 단자와 제 4 전송게이트(T4)의 PMOS 트랜지스터의 게이트 단자에 인가하는 제 2 인버터(I2)를 포함한다.
차동 증폭부(130)는 전원전압과 차동전압(Vdf) 출력단 사이에 접속되어 제 10 노드(Q10)에 따라 구동하는 제 11 PMOS 트랜지스터(P11)와, 전원전압과 제 10 노드(Q10) 사이에 접속되어 제 10 노드(Q10)에 따라 구동하는 제 12 PMOS 트랜지스터(P12)와, 차동전압(Vdf) 출력단과 제 11 노드(Q11) 사이에 접속되어 기준전압(Vrc) 또는 제 1 비교 전압(Vrci)에 따라 구동하는 제 17 NMOS 트랜지스터(N17)와, 제 10 노드(Q10)와 제 11 노드(Q11) 사이에 접속되어 출력 전압(Vout) 또는 제 2 비교 전압(Vouti)에 따라 구동하는 제 18 NMOS 트랜지스터(N18)와, 제 11 노드(Q11)와 접지전원 사이에 접속되어 제어전압(Vc)에 따라 구동하는 제 19 NMOS 트랜지스터(N19)를 포함한다.
출력부(140)는 전원전압과 출력전압(Vout) 출력단 사이에 접속되어 차동전압(Vdf)에 따라 구동하는 제 13 PMOS 트랜지스터(P13)를 포함한다. 제 13 PMOS 트랜지스터(P13)는 출력 전압(Vout)이 인가되는 로드에 충분한 전류를 인가할 수 있는 드라이빙 능력을 갖는 소자를 사용하는 것이 바람직하다.
본 발명은 외부의 전압레벨을 검출하여 전압 검출 신호(Vdet)를 생성하는 전압 검출부(미도시)를 더 포함한다. 전압 검출부는 전압이 3.4 내지 1.9V일 경우는 로직 로우의 전압 검출 신호(Vdet)를 생성하고, 전압이 1.8 내지 1.4V일 경우에는 로직 하이의 전압 검출 신호(Vdet)를 생성한다.
이하 상술한 구성을 갖는 본 발명의 전압 드라이버 회로의 동작을 설명하면 다음과 같다.
소자가 동작하기 시작하면 제어전압 생성부(100)에서는 제 10 PMOS 트랜지스터(P10), 제 10 NMOS 트랜지스터(N10) 및 제 12 NMOS 트랜지스터(N12)에 의해 로직 상태가 하이의 제어전압(Vc)을 생성한다. 이로써, 제 1 입력부(110), 제 2 입력부(120) 및 차동 증폭부(130)의 제 14, 제 16 및 제 19 NMOS 트랜지스터(14, 16 및 19)가 턴온되어 제 1 입력부(110), 제 2 입력부(120) 및 차동 증폭부(130)가 동작한다.
기준전압 생성부(미도시)를 거쳐 소정 레벨의 기준전압(Vrc)이 제 1 입력단(110)에 인가되고, 전압 검출부를 통해 상기 기준전압(Vrc)의 레벨에 따라 로직 하이 또는 로직 로우의 전압 검출 신호(Vdet)가 제 1 및 제 2 입력단(110 및 120)에 인가된다.
기준전압(Vrc)과 전압 검출 신호(Vdet)에 따라 제 1 입력단(110)은 기준전압(Vrc)을 변화 없이 차동증폭부(130)에 인가하거나, 기준전압(Vrc)의 전압레벨을 변화시킨 제 1 비교전압(Vrci)을 차동증폭부(130)에 인가한다. 제 1 비교전압(Vrci)은 기준전압(Vrc)에 비해 제 13 NMOS 트랜지스터(N13)의 문턱 전압만큼 낮아진 전압레벨을 갖는 것이 바람직하다.
제 1 비교 전압(Vrci)을 입력받은 차동증폭부(130)는 접지전원 레벨의 차동전압(Vdf)을 출력한다. 즉, 소자가 동작하는 순간 전압 드라이브 회로의 출력은 없기 때문에 차동증폭부(130)에 인가되는 제 2 비교전압(Vouti)을 로직 로우가 되기 때문이다.
차동 전압(Vdf)은 출력부(140)의 제 13 PMOS 트랜지스터(P13)를 구동시켜 출력 전압(Vout)을 생성한다. 이후, 출력 전압(Vout)의 레벨이 점차적으로 증가하기 때문에 제 2 입력부(120)의 출력이 점차적으로 증가하게 된다. 이후, 출력 전압(Vout)이 기준전압(Vrc) 레벨이 되었을 때, 일정한 스윙을 하게 된다. 즉, 차동 증폭부(130)의 제 17 및 제 18 NMOS 트랜지스터(N17 및 N18)에 인가되는 전압의 차에 의해 출력부(140)의 제 13 PMOS 트랜지스터(P13)를 턴온시키거나, 턴오프 시켜 목표로 하는 레벨의 출력 전압(Vout)을 생성하게 된다.
이때, 본 실시예에서는 기준 전압(Vrc) 또는 목표로 하는 출력 전압이 3.4 내지 0.7V에서 동일한 응답 시간을 갖게 하기 위하여 기준 전압(Vrc)이 1.8V 이상 일 경우에는 제 1 및 제 2 입력단(110 및 120)의 출력이 제 1 및 제 2 비교 전압(Vrci 및 Vouti)이 되도록 하고, 기준전압(Vrc)이 1.8V이하일 경우에는 제 1 및 제 2 입력단(110 및 120)의 출력이 기준전압(Vrc) 및 출력전압(Vout)이 되도록 하였다. 상기 1.8V의 전압은 전압 검출부의 세팅에 따라 다양하게 바뀔 수 있다. 본 발명에서는 전압 검출부의 세팅을 1.9 내지 1.7V로 실시하는 것이 바람직하다.
이에, 기준전압(Vrc) 즉, 동작 전압이 1.8V 이하일 경우를 살펴보면 다음과 같다.
전압 검출부에서는 동작 전압이 1.8V 이하가 될 경우 로직 로우의 전압 검출 신호(Vdet)를 발생한다. 로직 로우의 전압 검출 신호(Vdet)를 입력받은 제 1 및 제 3 전송게이트(T1 및 T3)가 턴온된다. 이때, 제 2 및 제 4 전송게이트(T2 및 T4)는 턴오프 된다. 이로써, 기준전압(Vrc)과 출력전압(Vout)이 차동증폭부(130)의 두 입력단으로 설정된다. 이로인해, 제 17 및 제 18 NMOS 트랜지스터(N17 및 N18)의 Vgs가 증가하게 되어 커런트 밀러 양단에 흐르는 전류가 증가하게 된다. 즉 저전압으로 인해 커런트 밀러 양단에 흐르는 전류가 작아지는 현상을 방지할 수 있다. 이러한 전류의 증가를 통해 출력 전압의 드랍에 의한 차동전압의 응답 시간이 빠르게 된다.
동작 전압이 1.8V 이상일 경우를 살펴보면 다음과 같다.
전압 검출부에서는 동작 전압이 1.8V 이상이 될 경우 로직 하이의 전압 검출 신호를 발생한다. 로직 하이의 전압 검출 신호를 입력받은 제 2 및 제 4 전송게이트(T2 및 T4)가 턴온된다. 이때, 제 1 및 제 3 전송게이트(T1 및 T3)는 턴오프 된 다. 이로써, 제 1 및 제 2 비교전압(Vrci 및 Vouti)이 차동증폭부(130)의 두 입력단으로 설정된다. 제 1 및 제 2 비교전압(Vrci 및 Vouti)으로 각기 기준전압(Vrc) 및 출력전압(Vout)이 트랜지스터의 문턱 전압만큼 강하된 전압을 사용하는 것이 바람직하다. 이로인해, 제 17 및 제 18 NMOS 트랜지스터(N17 및 N18)의 Vgs가 작아지게 되어 커런트 밀러 양단에 흐르는 전류가 작아지게 된다. 이러한 전류의 감소를 통해 출력 전압의 드랍에 의한 차동전압의 응답 시간이 급격히 빨라지는 현상을 방지할 수 있다.
낮은 동작 전압 및 높은 동작전압의 기준은 앞서 설명한 전압 검출부의 세팅을 기준으로 한다. 즉, 전압 검출부의 세팅을 1.8V로 하였을 경우, 1.8V보다 높은 전압은 높은 동작 전압이 되고, 1.8V보다 낮은 전압은 낮은 동작전압이 된다.
도 3은 본 발명에 따른 낮은 동작 전압에서 전압 드라이버의 동작 시뮬레이션 그래프이다.
도 3을 참조하면, 출력전압 즉, 코아 전압이 전압 사용량에 의해 0.3V의 진폭을 갖는 사인파형으로 라이징(Rising)과 폴링(Falling)을 하였다고 가정하면 다음과 같다(도 3의 A 참조). 코아 전압이 하이에서 로우로 드랍될 경우 최종 드라이버 트랜지스터인 제 13 PMOS 트랜지스터(P13)를 턴온 시켜주는 차동 전압의 응답시간은 종래의 전압 드라이버의 경우 23ns인 반면(도 3의 B 참조), 본 발명의 전압 드라이버의 응답 시간은 13ns가 된다(도 3의 C 참조). 따라서, 본 발명의 전압 드라이버 회로는 낮은 동작 전압에서 종래에 비해 10ns의 빠른 응답 시간을 갖게 됨을 알 수 있다.
도 4 및 도 5는 본 발명에 따른 높은 동작 전압에서 전압 드라이버의 동작 시뮬레이션 그래프이다.
도 4를 참조하면, 높은 동작 전압에서 전류소모를 방지하고자 하는 목적대로 기존 드라이버와 개선된 드라이버간에 전류 손실이 없음을 알 수 있다(도 4의 D 및 E 참조). 또한, 도 5를 참조하면, 기존 드라이버와 개선된 드라이버의 응답시간이 동일함을 알 수 있다(도 5의 F 및 G 참조). 따라서, 본 발명에 따른 전압 드라이버 회로는 높은 동작 전압뿐만 아니라 낮은 동작 전압에서 사용가능할 뿐만 아니라, 모두 일정한 응답 시간을 얻을 수 있고, 두 동작 모두 전류 소모를 최소화 할 수 있다.
상술한 바와 같이, 본 발명은 동작 전압의 레벨에 따라 전압 드라이버의 구동을 변화시켜 낮은 동작 전압 구간에서는 드라이버의 응답 시간을 개선시킬 수 있고, 높은 동작 전압 구간에서는 전류 소모를 감소시킬 수 있다.
또한, 다양한 전압 레벨에서 전류소모가 적고, 빠른 응답 시간을 갖는 동작이 가능하다.

Claims (7)

  1. 제어전압에 따라 구동하고 기준전압 및 전압 검출 신호에 따라 상기 기준전압을 바이패스 시키거나, 상기 기준전압 보다 전압 레벨이 낮은 제 1 비교전압을 전송하는 제 1 입력부;
    상기 제어전압에 따라 구동하고 출력전압 및 상기 전압 검출 신호에 따라 상기 출력전압을 바이패스 시키거나, 상기 출력 전압 보다 전압 레벨이 낮은 제 2 비교전압을 전송하는 제 2 입력부;
    상기 제어전압에 따라 구동하고 상기 기준전압과 상기 출력전압 또는 상기 제 1 및 제 2 비교전압의 전압차에 따라 차동 전압을 생성하는 차동증폭부; 및
    상기 차동 전압에 따라 상기 출력 전압을 생성하는 출력부를 포함하는 반도체 소자의 전압 드라이버 회로.
  2. 제 1 항에 있어서,
    상기 기준전압에 따라 상기 전압 검출 신호를 생성하는 전압 검출부를 더 포함하는 반도체 소자의 전압 드라이버 회로.
  3. 제 2 항에 있어서,
    상기 전압 검출부는 상기 기준 전압이 3.4 내지 1.9V일 경우는 로직 로우의 전압 검출 신호를 생성하고, 상기 기준 전압이 1.8 내지 1.4V일 경우에는 로직 하이의 전압 검출 신호를 생성하는 반도체 소자의 전압 드라이버 회로.
  4. 제 1 항에 있어서, 상기 제 1 입력부는,
    상기 제어 전압 및 상기 기준 전압에 따라 상기 제 1 비교전압을 생성하는 비교전압 생성부; 및
    상기 전압 검출 신호에 따라 상기 기준 전압 또는 상기 제 1 비교전압을 전송하는 전송부를 포함하는 반도체 소자의 전압 드라이버 회로.
  5. 제 1 항에 있어서, 상기 제 2 입력부는,
    상기 제어 전압 및 상기 출력 전압에 따라 상기 제 2 비교전압을 생성하는 비교전압 생성부; 및
    상기 전압 검출 신호에 따라 상기 출력 전압 또는 상기 제 2 비교전압을 전송하는 전송부를 포함하는 반도체 소자의 전압 드라이버 회로.
  6. 제 4 항 또는 제 5 항에 있어서, 상기 전송부는,
    상기 전압 검출 신호에 따라 상기 기준 전압 및 상기 출력 전압을 전송하는 제 1 전송게이트;
    상기 전압 검출 신호에 따라 상기 제 1 및 제 2 비교전압을 전송하는 제 2 전송게이트; 및
    상기 전압 검출 신호를 반전하여 상기 제 1 전송게이트의 NMOS 트랜지스터의 게이트 단자와 상기 제 2 전송게이트의 PMOS 트랜지스터의 게이트 단자에 인가하는 제 1 인버터를 포함하는 반도체 소자의 전압 드라이버 회로.
  7. 제 1 항에 있어서,
    전원전압과 상기 제어전압이 출력되는 제어전압출력단 사이에 직렬 접속되고, 각기 접지전원 및 전원전압에 따라 구동하는 PMOS 트랜지스터 및 제 1 NMOS 트랜지스터와, 상기 제어전압 출력단과 접지전원 사이에 병렬 접속되고, 각기 접지전원과 상기 제어전압에 따라 구동하는 제 2 NMOS 트랜지스터 및 제 3 NMOS 트랜지스터를 포함하는 제어전압 생성부를 더 포함하는 반도체 소자의 전압 드라이버 회로.
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