KR100472728B1

KR100472728B1 - 반도체장치의어드레스천이검출회로

Info

Publication number: KR100472728B1
Application number: KR1019970017734A
Authority: KR
Inventors: 정회권
Original assignee: 주식회사 하이닉스반도체
Priority date: 1997-05-08
Filing date: 1997-05-08
Publication date: 2005-06-27
Also published as: KR19980082683A

Abstract

1. 청구범위에 기재된 발명이 속한 기술분야

어드레스 변화시 펄스를 발생시키는 어드레스 천이 검출기(ATD).

2. 발명이 해결하려고 하는 기술적 과제

본 발명은 저 전원전압에서 고 전원전압에 비해 상대적으로 펄스 폭이 증가하는 것을 억제하여, 고 전원전압과 저 전원전압에서 유사한 펄스폭(크기)의 펄스를 발생시키는 ATD를 제공하고자 함.

3. 발명의 해결 방법의 요지

전원전압이 저전압일 경우, 낸드게이트의 입력단인 지연회로에서 더 많은 지연이 발생되는데, 이 지연회로의 출력값이 하이에서 로우로 천이할 때, 그 값을 풀다운 시켜주어 펄스 폭을 줄여주므로써, 고 전원전압과 저 전원전압에서 유사한 펄스폭을 갖는 펄스를 발생시키도록 한다.

4. 발명의 중요한 용도

반도체 장치의 어드레스 천이 검출기.

Description

반도체 장치의 어드레스 천이 검출 회로

본 발명은 반도체 장치의 어드레스 천이 검출기(ATD: Address Transition Detector, 이하 ATD라 칭함) 회로에 관한 것으로, 특히, 저 전원전압 풀-다운(Low Vcc Pull-Down) 회로를 이용하여 높은 전원전압(High Vcc)과 낮은 전원전압(Low Vcc)에서 유사한 펄스폭(크기)의 펄스(Pulse)를 발생시키는 ATD 회로에 관한 것이다.

일반적으로, 종래의 ATD 회로는 어드레스가 변화하는 어드레스 천이 신호를 받아들인 후, 그 신호 입력 값이 변화하는 지점에서 딜레이(Delay)가 발생하는데, 전원전압이 4V의 고 전원전압일 때에 비해 3V인 저 전원전압에서 더 많은 딜레이가 되어 펄스 폭이 늘어나는 문제가 발생한다.

도 1 은 종래의 ATD에 관한 회로도이다. 도면을 참조하면, 종래의 ATD는 어드레스 입력 신호를 버퍼링하고자 두 개의 인버터가 직렬 접속된 버퍼링부(100)와, 버퍼링부(100)의 출력에 의해 어드레스가 로우에서 하이로 천이할 때 펄스를 발생시키는 제1 펄스발생부(200)와, 버퍼링부(100)의 출력에 의해 어드레스가 하이에서 로우로 천이할 때 펄스를 발생시키는 제2 펄스발생부(300), 및 제1 펄스발생부(200)와 제2 펄스발생부(300)의 출력에 의해 양쪽중 어느 한쪽에서 펄스가 발생했을 때 펄스가 발생되도록하여 최종 출력인 어드레스 천이 검출 신를 출력하는 출력부(400)로 구성된다.

여기서, 제1 펄스발생부(200)는 버퍼링부(100)의 출력값과, 이 출력값이 일곱 개의 인버터 체인를 거친 값을 각각 입력받아 낸드(NAND)하는 제1낸드게이트로 구성되며, 제2 펄스발생부(300)는 버퍼링부(100)의 반전된 출력값과, 이 반전된 출력값이 일곱 개의 인버터 체인를 거친 값을 각각 입력받아 낸드(NAND)하는 제2낸드 게이트로 구성된다.

도 2는 도 1의 동작 타이밍도로서, 이를 통해 종래 ATD회로의 동작과 문제점을 살펴본다.

앞서 설명한 종래의 ATD 회로는 입력 어드레스 신호가 로우, 하이, 로우로 천이할 때 어드레스가 로우에서 하이로, 하이에서 로우로 각각 변화하는 두 지점에서 제1 펄스발생부(200) 및 제2 펄스발생부(300)를 구성하는 각 인버체 체인에 해당하는 지연 만큼 펄스가 발생한다.

이때, 전원전압이 4V일 때를 고 전원전압이라 하고, 전원전압이 3V일 때를 저 전원전압이라 할 때, 도 2에 도시된 바와같이, 4V일 때 어드레스 천이 검출 신호의 펄스 폭은 1.27ns(210)와 1.23ns(230)의 폭을 갖고, 3V일 때는 1.6ns(220)와 1.63ns(240)의 폭을 갖는다. 즉, 4V의 고 전원전압과 3V의 저 전원전압간의 펄스 폭은 각각 0.33ns와 0.4ns 정도 차이를 보인다.

이렇듯, 종래의 ATD는 고 전원전압과 저 전원전압간에 펄스 폭의 크기가 심한 차이를 보이는 단점이 있어, 변화가 심한 입력 전원전압에 대한 안정된 ATD 펄스를 구현하기 어려웠다.

본 발명은 저 전원전압에서 고 전원전압에 비해 상대적으로 펄스 폭이 증가하는 것을 억제하여, 고 전원전압과 저 전원전압에서 유사한 펄스폭(크기)의 펄스를 발생시키는 ATD를 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위하여 본 발명은 입력된 어드레스 신호와 상기 어드레스 신호가 반전되고 지연된 신호에 응답하여 어드레스 신호가 천이할 때 펄스를 발생시키는 펄스발생부를 구비한 반도체 장치의 어드레스 천이 검출 회로에 있어서, 전원전압이 저 전원전압일 경우, 상기 어드레스 신호의 반전되고 지연된 신호가 천이하는 동안 그 스윙 폭을 빠르게 제어하는 수단을 구비한다.

이하, 첨부된 도면 3 및 도 4를 참조하여 본 발명의 일실시예를 상세히 설명한다.

도 3은 본 발명의 일실시예에 따른 ATD 회로도로서, 어드레스 신호의 반전되고 지연된 신호가 하이레벨에서 로우레벨로 천이하는 동안 그 스윙 폭을 빠르게 제어하기 위해 그 신호를 갖는 노드를 풀다운 구동하는 회로를 더 구성한 예를 보여준다.

즉, 도면에 도시된 바와같이, 본 발명의 일실시예에 따른 ATD 회로는 버퍼링부(100), 제1 펄스발생부(200), 제2펄스발생부(300) 및 출력부(400)로 이루어지는 ATD 회로 구성에서, 제1 펄스발생부(200)와 제2펄스발생부(300)를 각각 구성하고 있는 인버터 체인의 각 출력단(노드 2, 노드 4) 신호가 하이에서 로우로 떨어질 때 그 값을 풀-다운 시키는 저 전원전압 풀- 다운 회로부(500)를 더 구비하고 있다.

저 전원전압 풀-다운 회로부(500)의 세부 구성과 동작을 살펴본다.

도면에 도시된 바와같이, 저 전원전압 풀- 다운 회로부(500)는 전원전압이고 전원전압인지 저 전원전압인지 그 레벨을 감지하여 하이 또는 로우의 제어신호를 출력하는 전원전압 레벨 감지부(510)와, 전원전압레벨 감지부의 출력값 및 제1, 제2 펄스발생부(200, 300)의 출력값에 따라 제1 펄스발생부(200)와 제2펄스발생부(300)를 각각 구성하고 있는 인버터 체인의 각 출력단(노드 2, 노드 4)을 풀-다운 구동하는 회로부(361 내지 366)로 이루어진다.

세부적으로, 전원전압 레벨 감지부(510)는 공급전원단이 소오스와 게이트가 공통 접속되어 다이오드 기능을 하는 NMOS트랜지스터(341)와 출력노드(A) 및 또 다른 NMOS트랜지스터(344)를 통해 접지전원단에 접속되며, NMOS트랜지스터(344)의 게이트는 역시 공급전원단으로부터 직렬로 다이오드 접속된 두 개의 NMOS트랜지스터(342, 343)을 통해 접속되어 있다. 그리고, 출력노드(A)에 두개의 인버터(351, 352)가 직력 접속된다.

따라서, 전원전압이 4V 정도로 높으면 전원전압에서 NMOS트랜지스터(341)의 문턱전압(Vth) 만큼이 감소된 값이 출력노드(A)로 전달되고, 전원전압이 NMOS트랜지스터(342)와 NMOS트랜지스터(343)의 문턱전압(Vth) 만큼이 감소되고 난 다음 또다른 NMOS트랜지스터(344)의 게이트를 구동하므로, 결국, 출력노드(A)의 레벨은 NMOS트랜지스터(341)에 의해 전원전압 근처의 값을 갖게되고, 반면에, 전원전압이 3V의 저 전원전압일 경우, 출력노드(A)는 NMOS트랜지스터(344)를 통해 그라운드(GND)에 근접된 값을 갖게된다.

한편, 풀-다운 구동하는 회로부는 제1 펄스발생부(200)와 제2펄스발생부(300)를 각각 구성하고 있는 인버터 체인의 각 출력단(노드 2, 노드 4)을 풀-다운하는 PMOS트랜지스터(361, 363)와, 인버터(352)의 출력에 제어받아 제1, 제2 펄스 발생부(200)의 출력단(노드 5, 노드 6)과 PMOS트랜지스터(361, 363)의 게이트 간을 스위칭 접속하는 PMOS트랜지스터(362, 364), 및 인버터(351)의 출력에 제어받아 PMOS트랜지스터(361, 363)의 게이트를 풀업시키는 PMOS트랜지스터(365, 366)으로 구성된다.

따라서, 전원전압이 4V 정도로 고 전원전압일 경우 앞서 설명한 바와같이 전원전압레벨감지부(510)의 출력노드(A)가 하이레벨이므로 PMOS트랜지스터(361, 363)는 턴-오프되어, 저 전원전압 풀-다운 회로부(500)는 디스에이블되어 종래와 동일한 동작을 갖게된다. 그리고, 전원전압이 3V 정도로 저 전원전압일 경우, 전원전압레벨감지부(510)의 출력노드(A)가 로우레벨이므로 PMOS트랜지스터(362, 364)는 턴-온되어 제1, 제2 펄스발생부(200)의 출력단(노드 5, 노드 6)의 레벨이 로우일 때(참고로, 이때는 노드 2, 노드 4 신호의 값이 하이에서 로우로 떨어질 때이다) PMOS트랜지스터(361, 363)가 턴-온 되므로써, 제1 펄스발생부(200)와 제2펄스발생부(300)를 각각 구성하고 있는 인버터 체인의 각 출력단(노드 2, 노드 4)을 풀-다운 구동한다. 여기서, PMOS트랜지스터(365, 366)는 PMOS트랜지스터(361, 363)의 게이트가 플로팅(Floating)시에 턴-온되는 문제를 제거시킨다.

결국, 전원전압이 3V의 저 전원전압이면, 저 전원전압 풀-다운 회로(330)가 인에이블되어 노드 5, 노드 6의 로우 펄스 값에서만 PMOS트랜지스터(361,363)가 동작하여, 노드 2, 노드 4 신호의 값이 하이에서 로우로 더 빨리 스윙하게됨으로, 펄스 폭을 줄여 주므로써, 고 전원전압에서처럼 저 전원전압에서도 비슷한 펄스 폭을 갖게 된다.

도 4 는 본 발명에 따른 저전압 풀-다운 회로를 이용한 ATD 회로의 동작에 관한 타이밍도이다. 도면을 참조하면 전원전압이 4V의 고 전원전압일 때 펄스 폭은 1.35ns(414)와 1.38ns(416)의 폭을 갖고, 3V의 저 전원전압일 때는 1.34ns(424)와 1.40ns(426)의 폭을 가져, 두 전압 사이의 펄스 폭은 각각 0.01ns, 0.02ns로 고 전원전압과 저 전원전압에서의 펄스 폭에 거의 차이가 없음을 알 수 있다.

본 발명이 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상 내에서 당 분야의 통상적 지식을 가진 자에 의하여 가능함은 명백하다.

상술한 바와 같이 본 발명에 따르면, 반도체 장치의 ATD를 구현함에 있어, 변화가 심한 대역의 전원전압에서 안정된 펄스를 구현하는 효과가 있다. 그리고, 첨가된 회로를 이용하여 펄스폭의 조정이 가능하다.

도 1 은 종래의 어드레스 천이 검출기 회로도,

도 2 는 종래의 어드레스 천이 검출기 회로의 동작 타이밍도,

도 3 는 본 발명의 일실시예에 따른 어드레스 천이 검출기 회로도,

도 4 는 도 3의 동작 타이밍도.

* 도면의 주요부분에 대한 부호의 설명

330 : 저 전원전압 풀-다운 회로

351, 352 : 인버터

341, 342, 343, 344 : 엔모스 트랜지스터

361, 362, 363, 364, 365, 366 : 피모스 트랜지스터

Claims

입력된 어드레스 신호와 상기 어드레스 신호가 반전되고 지연된 신호에 응답하여 어드레스 신호가 천이할 때 펄스를 발생시키는 펄스발생부를 구비한 반도체 장치의 어드레스 천이 검출 회로에 있어서,

전원전압의 레벨을 감지하는 전원전압레벨감지수단; 및

상기 전원전압레벨감지수단의 출력과 상기 펄스발생부의 출력에 응답하여 상기 어드레스 신호의 반전되고 지연된 신호의 스윙폭을 제어하는 스윙폭구동수단을 구비하고,

상기 스윙폭구동수단은 상기 어드레스 신호의 반전되고 지연된 신호의 스윙폭을 구동하는 제1모스트랜지스터와, 상기 전원전압레벨감지수단의 출력에 응답하여 상기 펄스발생부의 출력신호에 의해 상기 제1모스트랜지스터의 게이트를 구동하는 제2모스트랜지스터, 및 상기 제1모스트랜지스터의 게이트가 플로팅시에 턴-온되는 것을 방지하기 위한 제3모스트랜지스터를 구비하여,

전원전압이 저 전원전압일 경우, 상기 어드레스 신호의 반전되고 지연된 신호가 천이하는 동안 그 스윙 폭을 빠르게 제어하는 어드레스 천이 검출 회로.
제1항에 있어서,

상기 전원전압레벨감지수단은

출력노드;

공급전원단과 상기 출력노드 간에 다이오드 접속된 제4모스트랜지스터;

접지전원단과 상기 출력노드 간에 접속된 제4모스트랜지스터;

공급전원단과 상기 제2모스트랜지스터 간에 직렬로 다이오드 접속된 다수의 제6모스트랜지스터; 및

상기 출력노드에 직렬 접속된 다수의 인버터를 구비하는 것을 특징으로 하는 어드레스 천이 검출 회로.
입력된 어드레스 신호와 상기 어드레스 신호가 반전되고 지연된 신호에 응답하여 어드레스 신호가 천이할 때 펄스를 발생시키는 펄스발생부를 구비한 반도체 장치의 어드레스 천이 검출 회로에 있어서,

전원전압의 레벨을 감지하는 전원전압레벨감지수단; 및

상기 전원전압레벨감지수단의 출력과 상기 펄스발생부의 출력에 응답하여 상기 어드레스 신호의 반전되고 지연된 신호가 하이에서 로우로 천이하는 동안 그 신호를 풀-다운하는 풀-다운수단을 구비하고,

상기 풀-다운수단은 상기 어드레스 신호의 반전되고 지연된 신호의 스윙폭을 구동하는 제1피모스트랜지스터와, 상기 전원전압레벨감지수단의 출력에 응답하여 상기 펄스발생부의 출력신호에 의해 상기 제1피모스트랜지스터의 게이트를 구동하는 제2피모스트랜지스터, 및 상기 전원전압레벨감지수단의 출력노드의 반전된 신호에 제어받아 상기 제1피모스트랜지스터의 게이트가 플로팅시에 턴-온되는 것을 방지하는 제3피모스트랜지스터를 구비하여,

전원전압이 저 전원전압일 경우, 상기 어드레스 신호의 반전되고 지연된 신호가 하이에서 로우로 떨어질 때 그 신호를 풀-다운 시키는 어드레스 천이 검출 회로.
제3항에 있어서,

상기 전원전압레벨감지수단은

출력노드;

공급전원단과 상기 출력노드 간에 다이오드 접속된 제1엔모스트랜지스터;

접지전원단과 상기 출력노드 간에 접속된 제2엔모스트랜지스터;

공급전원단과 상기 제2엔모스트랜지스터 간에 직렬로 다이오드 접속된 다수의 제3엔모스트랜지스터; 및

상기 출력노드에 직렬 접속된 다수의 인버터를 구비하는 것을 특징으로 하는 어드레스 천이 검출 회로.
제4항에 있어서,

제1피모스트랜지스터는 상기 접지전원단과 상기 어드레스 신호의 반전되고 지연된 신호를 갖는 노드 간에 접속된 것을 특징으로 하는 어드레스 천이 검출 회로.
제4항에 있어서,

제3피모스트랜지스터는 상기 제1피모스트랜지스터의 게이트 단과 공급전원단간에 접속되고 게이트로 상기 전원전압레벨감지수단의 출력노드의 반전된 신호를 입력받는 것을 특징으로 하는 어드레스 천이 검출 회로.