KR100403347B1 - 반도체 메모리 장치의 파워-업 발생회로 - Google Patents

반도체 메모리 장치의 파워-업 발생회로 Download PDF

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Abstract

본 발명은 반도체 메모리 장치의 파워-업 발생회로에 관한 것으로, 저전력화를 위한 모드인 DPD(Deep Power Down)모드에서 전류의 흐름을 제어하여 전류소모를 막을 수 있고, 안정적으로 내부회로를 초기화할 수 있는 반도체 메모리 장치의 파워-업 발생회로에 관한 것이다.
이를 위한 본 발명의 반도체 메모리 장치의 파워-업 발생회로는, DPD(Deep Power Down)모드인지 노멀(normal)모드인지를 구분하여 그 구분된 신호에 따라 제어신호를 발생하는 파워부와, 상기 파워부의 제어에 따라 외부전원전압을 이등분하는 디바이더부와, 상기 디바이더부의 제어에 따라 출력노드(Nd1)에 외부전원전압 또는 접지 전압을 전달하는 외부전압제어부와, 상기 파워부의 제어신호에 의해 상기 외부전압제어부로부터의 신호를 수신하여 반도체 메모리 장치의 내부회로에 파워-업 신호를 발생시키는 파워-업신호발생부 및, 상기 DPD 모드에서 상기 노멀 모드로 진입할 때 일정시간 딜레이 후에 상기 파워-업 신호를 발생시키는 딜레이부를 포함하는 것을 특징으로 한다.

Description

반도체 메모리 장치의 파워-업 발생회로{POWER-UP GENERATION CIRCUIT OF SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 메모리 장치의 파워-업 발생회로에 관한 것으로, 보다 구체적으로는 DPD(Deep Power Down) 모드를 적용한 파워-업 발생회로에 관한 것이다.
도 1은 종래의 파워-업 발생회로에 관한 회로도로 간략히 설명하면 다음과같다.
도시된 바와같이, 파워-업 발생회로는 외부전원전압을 이등분하는 디바이더부(10)와, 디바이더부(10)의 제어에 따라 출력노드(Nd1)에 외부전원전압(Vext) 또는 접지 전압(Vss)을 전달하는 외부전압제어부(20)와, 외부전압제어부(20)로부터의 신호를 수신하여 반도체 메모리 장치의 내부회로에 파워-업 신호를 발생시키는 파워-업신호발생부(30)로 구성된다.
여기서, 디바이더부(10)는 다수 개의 저항(R0 내지 R5)으로 구성되며, 외부전압제어부(20)는 접지전압이 각각 게이트 입력되어 풀업 소자로 사용되면서 서로 연결된 제1 내지 제3 PMOS 트랜지스터(P0)(P1)(P2)와, 디바이더부(10)로부터의 신호가 각각 게이트 입력되어 풀다운 소자로 사용되면서 서로 연결된 제1 및 제2 NMOS 트랜지스터(N0)(N1)로 구성된다.
또한, 파워-업신호발생부(30)는 외부전압제어부(20)의 출력노드(Nd1)의 전위를 반전시키는 제1 내지 제5 인버터(INV0 내지 INV4)로 구성된다.
이에 대한 동작 설명은 다음과 같다.
먼저 노드 0(Nd0)는 저항(R0)(R1)(R2)에 의하여 외부전원전압(Vext)에서 전압강하된 값으로 외부전원전압(Vext)을 따라 증가한다. 상기 외부전원전압(Vext)이 증가함에 따라 노드 1(Nd1)의 전위가 동시에 증가하고 노드 0(Nd0)의 전위는 외부전원전압(Vext)보다 전압강하된 낮은 값으로 따라가므로 제1, 제2 NMOS 트랜지스터(N0)(N1)를 턴 온시키기 전까지는 노드 1(Nd1)이 '하이'레벨을 유지하여 파워-업신호발생부(30)를 통해 파워-업신호(pwrup)가 '로우'레벨을 유지한다. 이에의해 내부회로들이 초기화된다.
이후, 외부전원전압(Vext)이 증가함에 따라 노드 0(Nd0)의 전위가 제1, 제2 NMOS 트랜지스터(N0)(N1)를 턴 온시킬 수 있는 전압에 도달하면 노드 1(Nd1)은 '로우'레벨이 되어 파워-업신호(pwrup)는 '하이'레벨이 된다.
도 2는 도 1의 동작 타이밍도로서, 외부전원전압(Vext)이 어느정도의 전압으로 상승할 때까지 파워-업신호(pwrup)가 '로우'레벨이 되어 파워-업신호(pwrup)를 수신하는 내부회로(미도시)를 초기화시키고, 일정레벨 이상이 되면 '하이'레벨을 발생시킨다.
그러나, 상기 파워-업 발생회로를 슈더 에스램(Pseudo SRAM)에서 적용되는 DPD(Deep Power Down)모드 적용시 다음과 같은 문제점이 있다.
먼저, 디바이더부(10) 및 외부전압제어부(20)에 흐르는 전류량의 손실이 있게되고, DPD 모드로 진입을 원하지 않았거나 노이즈(Noise)성으로 짧게 DPD 모드로 진입 후 빠져나오는 경우, 내부회로의 많은 노드들이 초기화되지 못한 상태에서 빠져나와 파워-업 페일(Fail)이 발생한다.
또한, DPD 모드를 빠져나올때, 외부전원전압(Vext)이 빠른 시간에 급격하게 공급되면 파워-업 신호(pwrup)가 '로우'레벨인 시간을 갖지 못하고 그냥 외부전원전압(Vext)를 따라가서 초기화를 시키지 못하는 문제가 발생한다.
따라서, 상기 문제점을 해결하기 위한 본 발명의 목적은, 저전력화를 위한 모드인 DPD(Deep Power Down)모드에서 전류의 흐름을 제어하여 전류소모를 막을 수있고, 안정적으로 내부회로를 초기화할 수 있는 반도체 메모리 장치의 파워-업 발생회로를 제공하는 것이다.
도 1은 종래의 반도체 메모리 장치의 파워-업 발생회로.
도 2는 도 1의 동작 타이밍도.
도 3은 본 발명의 반도체 메모리 장치의 파워-업 발생회로.
* 도면의 주요 부분에 대한 부호 설명 *
100 : 파워부
200 : 디바이더부
300 : 외부전압제어부
400 : 파워-업신호발생부
500 : 딜레이부
상기 목적 달성을 위한 본 발명의 반도체 메모리 장치의 파워-업 발생회로는, DPD(Deep Power Down)모드인지 노멀(normal)모드인지를 구분하여 그 구분된 신호에 따라 제어신호를 발생하는 파워부와, 상기 파워부의 제어에 따라 외부전원전압을 이등분하는 디바이더부와, 상기 디바이더부의 제어에 따라 출력노드(Nd1)에 외부전원전압 또는 접지 전압을 전달하는 외부전압제어부와, 상기 파워부의 제어신호에 의해 상기 외부전압제어부로부터의 신호를 수신하여 반도체 메모리 장치의 내부회로에 파워-업 신호를 발생시키는 파워-업신호발생부 및, 상기 DPD 모드에서 상기 노멀 모드로 진입할 때 일정시간 딜레이 후에 상기 파워-업 신호를 발생시키는 딜레이부를 포함하는 것을 특징으로 한다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다.
도 3은 본 발명의 반도체 메모리 장치의 파워-업 발생회로의 회로도이다.
도시된 바와같이, 본 발명의 파워-업 발생회로는 DPD(Deep Power Down)모드인지 노멀(normal)모드인지를 구분하여 그 구분된 신호에 따라 제어신호(dpden)를 발생하는 파워부(100)와, 파워부(100)의 제어에 따라 외부전원전압(Vext)을 이등분하는 디바이더부(200)와, 디바이더부(200)의 제어에 따라 출력노드(Nd1)에 외부전원전압 또는 접지 전압을 발생시키는 외부전압제어부(300)와, 파워부(100)의 제어신호에 의해 외부전압제어부(300)로부터의 신호를 수신하여 반도체 메모리 장치의 내부회로에 파워-업 신호(pwrup)를 발생시키는 파워-업신호발생부(400) 및, 상기 DPD 모드에서 상기 노멀 모드로 진입할 때 일정시간 딜레이 후에 상기 파워-업 신호(pwrup)를 발생시키는 딜레이부(500)로 구성된다.
먼저, 파워부(100)는 DPD 모드시 '로우'레벨이 발생하고, 노멀 모드시 '하이'레벨을 발생하며, 상기 각각의 레벨들을 반전시키는 인버터(INV0)로 구성된다. 이에의해 상기 제어신호(dpden)인 DPD 인에이블 신호를 발생시킨다.
또한, 디바이더부(200)는 노멀 모드시 파워부(100)의 신호에 의해 외부전원전압(Vext)을 흘려주거나, DPD 모드시 상기 파워부(100)의 신호에 의해 외부전원정압(Vext)을 차단하는 풀업용 PMOS 트랜지스터(P0)와, 상기 풀업용 PMOS 트랜지스터(P0)로부터 흐르는 전원전압을 이등분하는 다수 개의 저항(R0 내지 R5)으로 구성된다.
상기 딜레이부(500)는 파워부(100)의 모드상태에 따라 상기 이등분된 외부전원전압을 접지전압으로 빼주는 풀다운용 NMOS 트랜지스터(N0)와, 상기 DPD 모드에서 노멀모드로의 진입시 일정시간 상기 이등분된 외부전원전압을 충전시키는 모스캐패시터(NCAP)로 구성된다.
또한, 외부전압제어부(300)는 접지전압(Vss)이 각각 게이트 입력되어 풀업 소자로 사용되면서 서로 연결된 제1 내지 제3 PMOS 트랜지스터(P1)(P2)(P3)와, 디바이더부(200)로부터의 신호가 각각 게이트 입력되어 풀다운 소자로 사용되면서 서로 연결된 제1 및 제2 NMOS 트랜지스터(N1)(N2)로 구성된다.
아울러, 파워-업신호발생부(400)는 상기 파워부(100)의 제어신호(dpden)와 외부전압제어부(300)으로부터의 신호를 수신하는 노아게이트(NOR)와, 상기 노아게이트(NOR)로부터의 신호를 반전하는 직연결된 제1 내지 제4 인버터(INV1 내지 INV4)로 구성된다.
상기 구성을 갖는 파워-업 발생회로의 동작 설명을 하면 다음과 같다.
먼저 노멀 동작인 경우 파워(POWER)가 '하이'레벨이 되어 인버터(INV0)를 통한 제어신호(dpden)는 '로우'레벨이 된다. 이는 디바이더부(200)의 PMOS 트랜지스터(P0)를 턴 온시켜 외부전원전압(Vext)을 공급하고, 딜레이부(500)의 NMOS 트랜지스터(N0)를 턴 오프시켜 노드 0(Nd0)에 외부전원전압(Vext)의 전압강하된 전압을 유지하게 하며, 파워-업신호발생부(400)의 노아게이트(NOR)가 상기 제어신호(dpden)가 아닌 노드 1(Nd1)의 전위에 의해서만 제어를 받게 한다. 따라서, 노멀 동작인 경우는 종래의 파워-업 발생회로의 동작과 마찬가지로 동일하게 동작한다. 이에대한 동작 설명은 생략키로 한다.
한편, 상기 노멀 모드시 파워-업 신호(pwrup)가 '하이'레벨에서 반도체 메모리 장치의 내부회로(미도시)들이 정상동작을 하다가 DPD(Deep Power Down) 모드로 진입하면, 파워(POWER)가 '로우'레벨이 되어 제어신호(dpden)는 '하이'레벨이 된다. 이에의해 노아게이트(NOR)의 입력신호인 제어신호(dpden)가 '하이'레벨이 되면 파워-업 신호(pwrup)가 '로우'레벨이 된다. 또한 디바이더부(200)의 PMOS 트랜지스터(P0)를 턴 오프시켜 외부전원전압(Vext)의 공급을 차단함으로써 전류 소모를 방지할 수 있다. 그리고, 딜레이부의 NMOS 트랜지스터(N0)를 턴 온시켜 노드 0(Nd0)를 '로우'레벨로 만들어 외부전압제어부(300)의 제1, 제2 NMOS 트랜지스터(N1)(N2)를 턴 오프시킨다. 이 또한 외부전원전압(Vext)으로부터 외부전압제어부(300)의 제1 내지 제3 PMOS 트랜지스터(P1)(P2)(P3) 및 제1, 제2 NMOS 트랜지스터(N1)(N2)로의 커런트 패스(current pass)를 차단하여 전류 소모를 방지한다.
그 다음, DPD 모드에서 벗어날 때 파워(POWER)가 '하이'레벨이 되어 제어신호(dpden)는 '로우'레벨이 된다. 이에의해 PMOS 트랜지스터(P0)가 턴 온되어 외부전원전압(Vext)이 공급되고, NMOS 트랜지스터(N0)가 턴 오프되고 노아게이트(NOR)는 노드 1(Nd1)에 의해서만 제어된다. 즉, 노멀 모드에서와 동일한 동작을 수행한다. 그러나, 이때의 외부전원전압(Vext)은 이미 목표 레벨까지 도달된 상태이기 때문에 PMOS 트랜지스터(P0)가 턴 온되는 순간 외부전원전압(Vext)이 급격하게 공급되고 노드 0(Nd0)가 빠른 시간에 '하이'레벨로 되어 NMOS 트랜지스터(N1)(N2)를 빨리 턴 온시켜 노드 1(Nd1)을 '로우'레벨로 만들어 파워-업 신호(pwrup)를 '하이'레벨로 형성한다. 이는 외부전원전압(Vext)의 빠른 공급으로 인해 파워-업 신호(pwrup)가 바로 '하이'레벨이 되어 상기 파워-업 신호가 '로우'레벨인 구간이 거의 없어져 결국 내부회로를 초기화 할 수 있는 시간이 부족하게 되는데, 본 발명의 딜레이부(500)가 구비됨으로써 내부회로를 초기화할 수 있는 시간을 가지게 된다. 즉, 노드 0(Nd0)에 모스 캐패시터(NCAP)을 첨가하여 외부전원전압(Vext)이 빨리 올라가도 노드 0(Nd0)의 전하가 모스 캐패시터(NCAP)에 충전하는 시간하게 되고, 그 만큼의 파워-업 신호(pwrup)는 '로우'레벨 구간을 유지하게 된다.
또한, 노이즈(noise)성으로 DPD 모드에 진입하고 빠져나오는 경우에도 모스캐패시터에 의해 노드 0(Nd0)가 천천히 올라가면서 NMOS 트랜지스터(N1)(N2)가 턴 온된다. 이는 노드 1(Nd1)을 '로우'레벨로 만들어 파워-업 신호(pwrup)를 '하이'레벨로 만드는데 시간이 필요하게 함으로써 파워-업 신호가 '로우'레벨인 어느 정도의 시간을 갖게하여 내부회로를 안정되게 초기화시킬 수 있도록 한다.
상술한 실시예에서는 모스 트랜지스터로 NMOS 캐패시터를 사용하였지만, PMOS 캐패시터 또는 다른 캐패시터를 이용할 수도 있다.
한편, 이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상술한 본 발명의 반도체 메모리 장치의 파워-업 발생회로에 의하면, DPD 모드로 진입하면 외부전원전압(Vext)을 PMOS 트랜지스터(P0)로 차단하여 파워-업 발생회로의 다이렉트 커런트 패스(Direct Current Pass)를 방지함으로써 전류소비를 억제할 수 있다.
또한, 노이즈(noise)성으로 DPD 모드에 진입하고 빠져나오는 경우 및 DPD 모드에서 노멀(Normal)모드로 빠져나오는 경우에, 딜레이용으로 모스 캐패시터를 이용함으로써 파워-업 신호가 '로우'레벨인 어느 정도의 시간을 갖게하여 내부회로를 안정되게 초기화할 수 있는 효과가 있다.

Claims (6)

  1. 파워-업 발생회로에 있어서,
    DPD(Deep Power Down)모드인지 노멀(normal)모드인지를 구분하여 그 구분된 신호에 따라 제어신호를 발생하는 파워부와,
    상기 파워부의 제어에 따라 외부전원전압을 이등분하는 디바이더부와,
    상기 디바이더부의 제어에 따라 출력노드(Nd1)에 외부전원전압 또는 접지 전압을 전달하는 외부전압제어부와,
    상기 파워부의 제어신호에 의해 상기 외부전압제어부로부터의 신호를 수신하여 반도체 메모리 장치의 내부회로에 파워-업 신호를 발생시키는 파워-업신호발생부 및,
    상기 DPD 모드에서 상기 노멀 모드로 진입할 때 일정시간 딜레이 후에 상기 파워-업 신호를 발생시키는 딜레이부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 파워-업 발생회로.
  2. 제 1항에 있어서,
    상기 파워부는 상기 DPD 모드시 '로우'레벨이 발생하고, 상기 노멀 모드시 '하이'레벨을 발생하며, 상기 각각의 레벨들을 반전시키는 인버터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 파워-업 발생회로.
  3. 제 2항에 있어서,
    상기 디바이더부는 상기 노멀모드시 상기 파워부의 신호에 의해 상기 외부전원전압을 흘려주거나 상기 DPD 모드시 상기 파워부의 신호에 의해 상기 외부전원정압을 차단하는 풀업용 PMOS 트랜지스터와,
    상기 풀업용 PMOS 트랜지스터로부터 흐르는 전원전압을 이등분하는 다수 개의 저항을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 파워-업 발생회로.
  4. 제 3항에 있어서,
    상기 딜레이부는 상기 파워부의 모드상태에 따라 상기 이등분된 외부전원전압을 접지전압으로 빼주는 풀다운용 NMOS 트랜지스터와,
    상기 DPD 모드에서 노멀모드로의 진입시 일정시간 상기 이등분된 외부전원전압을 충전시키는 모스캐패시터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 파워-업 발생회로.
  5. 제 4항에 있어서,
    상기 외부전압제어부는 접지전압이 각각 게이트 입력되어 풀업 소자로 사용되면서 서로 연결된 제1 내지 제3 PMOS 트랜지스터와,
    상기 디바이더부로부터의 신호가 각각 게이트 입력되어 풀다운 소자로 사용되면서 서로 연결된 제1 및 제2 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 파워-업 발생회로.
  6. 제 5항에 있어서,
    상기 파워-업신호발생부는 상기 파워부로부터의 신호와 상기 외부전압제어부로부터의 신호를 수신하는 노아게이트와,
    상기 노아게이트로부터의 신호를 반전하는 직연결된 제1 내지 제4 인버터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 파워-업 발생회로.
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