KR20000009112A - 비트라인 프리차지 전압(vblp) 및 셀 플레이트전압(vcp) 제어 장치 - Google Patents

비트라인 프리차지 전압(vblp) 및 셀 플레이트전압(vcp) 제어 장치 Download PDF

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Abstract

본 발명은 반도체 메모리 소자의 비트라인 프리차지 전압 발생기(Vblp Generator) 및 셀 플레이트 전압 발생기(Vcp Generator)에 관한 것으로, 특히 비트라인 프리차지 전압 발생기는 크게 만들고 셀 플레이트 전압 발생기는 작게 만든 후, 이들의 출력단을 파워-업(Power_up) 동작시 일정 시간동안 서로 연결되도록 하여, 파워-업 동작시에는 두 단자가 모두 빠르게 정상 전위가 되도록 하고, 정상 동작시에는 이들을 분리하여 비트라인 프리차지 전압(Vblp) 단자는 큰 구동 능력을 가지고 상대적으로 셀 플레이트 전압(Vcp) 단자는 작은 구동 능력이지만 노이즈가 적은 전위를 유지하도록, 비트라인 프리차지 전압(Vblp) 단자와 셀 플레이트 전압(Vcp) 단자 사이에 초기 파워-업 동작시 일정 시간 동안 턴-온 되는 스위치 소자를 첨가하므로서, 차지 펌프 동작시 발생하는 노이즈를 줄여서 전류의 소모 및 오동작을 방지할 수 있도록 한, 비트라인 프리차지 전압(Vblp) 및 셀 플레이트 전압(Vcp) 제어 장치에 관한 것이다.

Description

비트라인 프리차지 전압(Ｖｂｌｐ) 및 셀 플레이트 전압(Ｖｃｐ) 제어 장치
본 발명은 반도체 메모리 소자의 비트라인 프리차지 전압 발생기(Vblp Generator) 및 셀 플레이트 전압 발생기(Vcp Generator)에 관한 것으로, 특히 이들의 출력단을 파워-업(Power_up) 동작시 일정 시간동안 서로 연결되도록 하여, 차지 펌프 동작시 발생하는 노이즈를 줄여서 전류의 소모 및 오동작을 방지할 수 있도록 한 비트라인 프리차지 전압(Vblp) 및 셀 플레이트 전압(Vcp) 제어 장치에 관한 것이다.
도 1 은 종래의 비트라인 프리차지 전압(Vblp) 발생 장치 및 셀 플레이트 전압(Vcp) 발생 장치를 도시한 예로서 이에 도시된 바와 같이, 반도체 디램 소자의 셀 플레이트(Cell Plate)와 연결되고 전원전위가 인가되고 난 이후 일정 지연시간 이후에 동작을 시작하는 셀 플레이트 전압 발생기(1)와 ; 디램의 대기 동작시 비트라인(Bit Line)과 연결되어 비트라인의 초기 전위를 공급하며, 외부에서 전원전위가 인가되고 난 이후 일정 지연시간 이후에 동작을 시작하는 비트라인 프리차지 전압 발생기(2) ; 및 메모리 셀에 저장된 데이터를 확실하게 감지하고 증폭하여 그 값을 외부에 연결시켜 주는 센스 증폭기(3)로 구성된다.
상기 비트라인 프리차지 전압(Vblp)은, 디램(DRAM) 소자에서 사용되는 비트라인(Bit Line)을 초기화 하는 전위로, 비트라인 프리차지 전압(Bit Line Precharge Voltage)을 나타낸다.
일반적으로 이 전위는 전력(Power)을 절약할 목적으로, 셀(Cell)에 저장되는 고전위와 저전위의 중간전위를 사용한다.
상기 셀 플레이트 전압(Vcp)은, 디램 셀을 구성하는 캐패시터(capacitor)의 플레이트(plate)에 연결된 전위로, 셀 트랜지스터의 양단에 걸리는 전위차를 작게하여 누설 전류를 억제할 목적으로, 일반적으로 하프 전원전압(1/2 Vcc)을 사용한다.
이들 두 단자의 같은 전체적인 캐패시턴스는 64메가 디램의 경우 각각이 대략 30nF 정도를 갖고 있는데, 동작시에는 비트라인 프리차지 전압(Vblp)의 경우는 소모하는 전력이 크고, 셀 플레이트 전압(Vcp)의 경우에는 소모하는 전력이 작다.
이런 사정으로 정상 동작을 기준으로 한다면, 셀 플레이트 전압 발생기(Vcp Generator)(1)는 구동 능력이 작게 만들고, 비트라인 프리차지 전압 발생기(Vblp Generator)(2)는 구동 능력이 크게 만들어야 하지만, 초기 전원 인가시 안정적인 전위를 만드는데 까지 걸리는 시간을 확보하기 위하여는 둘 다 모두 비슷한 크기의 부하 캐패시터(Loading Capacitor)를 가지고 있으므로, 둘 다 모두 클것이 요구된다.
즉, 셀 플레이트 전압(Vcp)의 경우 정상 동작시에는 큰 구동 능력이 필요치 않음에도 불구하고, 초기 동작을 크게 만들어야 하는 사정으로 면적에서 손실이 있게 된다.
반면에, 두 개의 장치를 서로 합하여 하나의 구동 장치로 사용하는 경우에는, 상대적으로 비트라인 프리차지 전압(Vblp) 단자에는 노이즈가 많이 발생하고 셀 플레이트 전압(Vcp) 단자에는 노이즈가 적게 발생하므로, 비트라인 프리차지 전압(Vblp) 단자에서 생긴 노이즈 신호가 셀 플레이트 전압(Vcp) 단자에 영향을 주어, 셀의 데이터 저장 시간을 감소시키게 되는 문제점이 있었다.
이에 본 발명은 상기한 바와 같은 종래의 제 문제점 들을 해소시키기 위하여 창안된 것으로, 이들의 출력단을 파워-업(Power_up) 동작시 일정 시간동안 서로 연결되도록 하여 동작시 발생하는 노이즈를 줄여서 전류의 소모 및 오동작을 방지할 수 있도록 한, 비트라인 프리차지 전압(Vblp) 및 셀 플레이트 전압(Vcp) 제어 장치를 제공하는데 그 목적이 있다.
도 1 은 일반적인 비트라인 프리차지 전압(Vblp) 발생 장치 및 셀 플레이트 전압(Vcp) 발생 장치의 구성 회로도,
도 2 는 본 발명에 따른 비트라인 프리차지 전압(Vblp) 및 셀 플레이트 전압(Vcp) 제어 장치의 구성 회로도,
도 3 은 본 발명에 따른 일실시 예시도이다.
< 도면의 주요부분에 대한 부호의 설명 >
10 : 셀 플레이트 전압(Vcp) 발생기
20 : 비트라인 프리차지 전압(Vblp) 발생기
30 : 센스 증폭기 40 : 지연 회로부
50 : 스위칭부 60 : 카운터부
70 : 제어 연산부
상기한 바와 같은 목적을 달성하기 위하여 본 발명은, 반도체 디램 소자의 셀 플레이트(Cell Plate)와 연결되고 전원전위가 인가되고 난 이후 일정 지연시간 이후에 동작을 시작하는 셀 플레이트 전압 발생기와 ; 디램의 대기 동작시 비트라인(Bit Line)과 연결되어 비트라인의 초기 전위를 공급하며, 외부에서 전원전위가 인가되고 난 이후 일정 지연시간 이후에 동작을 시작하는 비트라인 프리차지 전압 발생기 ; 및 메모리 셀에 저장된 데이터를 확실하게 감지하고 증폭하여 그 값을 외부에 연결시켜 주는 센스 증폭기로 구성된 회로에 있어서,
초기 파워-업 동작시 입력되는 신호를 일정 시간동안 지연시키는 지연 회로부와 ; 셀 플레이트 전압(Vcp) 단자와 비트라인 프리차지 전압(Vblp) 단자 사이에 연결되고, 상기 지연 회로부를 통하여 일정 시간동안 지연된 신호를 받아 온/오프 스위칭 동작하는 스위칭부를 구비함을 특징으로 한다.
본 발명은, 반도체 메모리 소자 중 디램(DRAM) 소자의 비트 라인(Bit Line)을 초기화 하는 전위(Bit Line Precharge)를 만드는 장치인 비트라인 프리차지 전압 발생기(Vblp Generator) 및 디램 셀을 구성하는 캐패시터의 플레이트 단자의 전위를 만드는 장치인 셀 플레이트 전압 발생기(Vcp Generator)에 대한 것으로, 초기 동작시에 전류 공급을 원활하게 하고, 면적을 줄이는 방식에 대한 것이다.
이것은 비트라인 프리차지 전압(Vblp) 발생기를 크게 만들고, 셀 플레이트 전압(Vcp) 발생기를 작게 만들어서 면적을 작게 차지하도록 하고, 초기 동작시에는 큰 비트라인 프리차지 전압(Vblp) 발생기를 이용하여 빠른 시간내에 두 단자가 동시에 안정적인 전위를 만들어 내도록 한 것이다.
본 발명에 따른 비트라인 프리차지 전압(Vblp) 및 셀 플레이트 전압(Vcp) 제어 장치는 도 2 에 도시한 바와 같이, 반도체 디램 소자의 셀 플레이트(Cell Plate)와 연결되고 전원전위가 인가되고 난 이후 일정 지연시간 이후에 동작을 시작하는 셀 플레이트 전압 발생기(10)와 ; 디램의 대기 동작시 비트라인(Bit Line)과 연결되어 비트라인의 초기 전위를 공급하며, 외부에서 전원전위가 인가되고 난 이후 일정 지연시간 이후에 동작을 시작하는 비트라인 프리차지 전압 발생기(20) ; 및 메모리 셀에 저장된 데이터를 확실하게 감지하고 증폭하여 그 값을 외부에 연결시켜 주는 센스 증폭기(30)로 구성된 회로에 있어서,
초기 파워-업 동작시 입력되는 신호를 일정 시간동안 지연시키는 지연 회로부(40)와 ; 셀 플레이트 전압(Vcp) 단자와 비트라인 프리차지 전압(Vblp) 단자 사이에 연결되고, 상기 지연 회로부(40)를 통하여 일정 시간동안 지연된 신호를 받아 온/오프 스위칭 동작하는 스위칭부(50)를 구비한다.
상기 비트라인 프리차지 전압 발생기(20)는 출력단의 전위 변화시 구동 능력이 셀 플레이트 전압 발생기(10)의 두 배 이상이다.
상기 지연 회로부(40)는, 디램 소자에 전원이 인가된 이후 일정 지연시간을 나타내는 파워-업 신호를 입력 신호로 일정한 지연 신호를 출력하는 인버터 딜레이로 구성한다.
상기 스위칭부(50)는, 디램 소자에 전원이 인가된 이후 처음에는 턴-온되어 있다가, 일정 지연시간 이후 파워-업 신호가 생기고 나서 일정 지연시간 이후 턴-오프되는 전달 게이트로 구성한다.
본 발명에 따른 동작 원리를 상세히 설명하면 다음과 같다.
먼저, 초기 파워-업 동작에서는 셀 플레이트 전압 발생기(10) 및 비트라인 프리차지 전압 발생기(20)가 모두 턴-온되어 각각의 출력단에 연결된 부하(load)를 구동하지만, 이와 동시에 스위칭부(50)가 턴-온되어 있으므로, 구동 능력이 큰 비트라인 프리차지 전압 발생기(20)가 동작하여 만들어 내는 전하(charge)는 비트라인 프리차지 전압(Vblp)과 셀 플레이트 전압(Vcp)에 공평하게 전달된다.
상기와 같은 동작으로 말미암아 셀 플레이트 전압(Vcp) 단자는, 셀 플레이트 전압 발생기(10)의 구동 능력이 작음에도 불구하고, 비트라인 프리차지 전압(Vblp)과 같은 속도로 정상 동작에 필요한 전위를 빠른 시간안에 찾아갈 수 있게 된다.
상기와 같이 동작한 후 지연 회로부(40)를 통하여 일정 시간이 지나면, 상기 스위칭부(50)는 턴-오프 된다.
따라서, 상기 스위칭부(50)가 턴-오프 되는 경우는 이들 사이에 전하의 흐름이 제한되므로, 만약에 비트라인 프리차지 전압(Vblp) 단자에 동작상에 발생하는 노이즈로 인하여 큰 전위의 변화가 발생하는 경우라 하더라도, 셀 플레이트 전압(Vcp) 단자에는 이런 전위의 변화에 무관하게 전위의 변화가 없으므로, 안정적인 동작이 가능하다.
도 3 은 도 2 와 동일하게 동작하는 다른 실시 예를 나타낸 것으로 이에 도시한 바와 같이, 반도체 디램 소자에서, 셀 플레이트(Cell Plate)의 전위를 공급하는 셀 플레이트 전압 발생기와 ; 비트라인(Bit Line)의 대기시 초기 전위를 공급하는 비트라인 프리차지 전압 발생기로 구성된 회로에 있어서,
초기 파워-업 동작시 입력되는 신호를 일정 시간동안 지연시키는 지연 회로부(40)와 ; 셀 플레이트 전압(Vcp) 단자와 비트라인 프리차지 전압(Vblp) 단자 사이에 연결되고, 상기 지연 회로부(40)를 통하여 일정 시간동안 지연된 신호를 받아 온/오프 스위칭 동작하는 스위칭부(50) ; 디램 소자의 센싱 동작과 관련된 액티브 신호를 입력 신호로 몇번의 액티브 신호가 입력되었는지를 카운팅하는 카운터부(60) ; 및 상기 지연 회로부(40)를 통하여 일정 시간동안 지연된 신호와 상기 카운터부(60)의 카운팅 계수를 입력으로 논리 연산하여 상기 스위칭부(50)를 온/오프 제어하는 제어 신호를 출력하는 제어 연산부(70)를 구비한다.
상기 카운터부(60)는, 전원이 인가되는 초기 동작시부터 미리 정해진 몇번의 액티브 사이클이 수행되는 동안에 턴-온되어 있다가, 이 기간이 지난후에는 턴-오프된다.
상기 제어 연산부(70)는, 일정 지연시간 또는 미리 정해진 로오 사이클(Row Cycle) 이후에 턴-오프된다.
상기와 같이 구비된 실시 예에서는 단순한 지연시간 만을 나타낸 것과는 다르게, 초기 파워-업 동작시에는 셀 플레이트 전압(Vcp) 단자와 비트라인 프리차지 전압(Vblp) 단자 사이에 구성된 스위칭부(50)는 턴-온되어 있다가, 카운터부(60)의 카운팅 계수에 의해 몇 번의 액티브 동작 이후에는 턴-오프되는 것을 간단히 나타낸 것이다.
이러한 동작이 필요한 이유는, 메모리 셀의 센싱(Sensing) 및 이퀄라이즈(Equalize) 동작이 수행된 결과로 비트라인 프리차지 전압(Vblp) 단자가 충분한 대기 전위를 갖지 못하는 경우, 비트라인으로 부터 비트라인 프리차지 전압(Vblp) 단자로 유입되는 전하를 셀 플레이트 전압(Vcp) 단자와 나누어 사용하기 위함이다.
이상에서 상세히 설명한 바와 같이 본 발명은, 셀 플레이트 전압(Vcp) 발생 장치를 작게 만들 수 있어 면적을 적게 사용할 수 있으며, 빠른 동작으로 셀 플레이트 전압(Vcp)이 대기 상태의 전위(1/2 Vcc)를 갖도록 한다.
또한, 셀 플레이트 전압(Vcp)과 비트라인 프리차지 전압(Vblp)이 동일하게 같은 전위를 유지하도록 하는 것이 가능하다.
따라서, 셀 플레이트 전압(Vcp)의 변화로 인한 셀의 센싱 마진 부족 등등의 문제를 해결할 수 있다.
아울러, 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허 청구의 범위에 속하는 것으로 보아야 할 것이다.

Claims (7)

  1. 반도체 디램 소자의 셀 플레이트(Cell Plate)와 연결되고, 외부에서 전원전위가 인가되고 난 이후 일정 지연시간 이후에 동작을 시작하는 셀 플레이트 전압 발생기와 ; 디램의 대기 동작시 비트라인(Bit Line)과 연결되어 비트라인의 초기 전위를 공급하며, 외부에서 전원전위가 인가되고 난 이후 일정 지연시간 이후에 동작을 시작하는 비트라인 프리차지 전압 발생기 ; 및 메모리 셀에 저장된 데이터를 확실하게 감지하고 증폭하여 그 값을 외부에 연결시켜 주는 센스 증폭기로 구성된 회로에 있어서,
    초기 파워-업 동작시 입력되는 신호를 일정 시간동안 지연시키는 지연 회로부와 ;
    셀 플레이트 전압(Vcp) 단자와 비트라인 프리차지 전압(Vblp) 단자 사이에 연결되고, 상기 지연 회로부를 통하여 일정 시간동안 지연된 신호를 받아 온/오프 스위칭 동작하는 스위칭부를 구비한 것을 특징으로 하는 비트라인 프리차지 전압(Vblp) 및 셀 플레이트 전압(Vcp) 제어 장치.
  2. 제 1 항에 있어서,
    상기 비트라인 프리차지 전압 발생기는,
    출력단의 전위 변화시 구동 능력이 상기 셀 플레이트 전압 발생기의 두 배 이상인 것을 특징으로 하는 비트라인 프리차지 전압(Vblp) 및 셀 플레이트 전압(Vcp) 제어 장치.
  3. 제 1 항에 있어서,
    상기 지연 회로부는,
    디램 소자에 전원이 인가된 이후 일정 지연시간을 나타내는 파워-업 신호를 입력 신호로 일정한 지연 신호를 출력하는 인버터 딜레이로 구성한 것을 특징으로 하는 비트라인 프리차지 전압(Vblp) 및 셀 플레이트 전압(Vcp) 제어 장치.
  4. 제 1 항에 있어서,
    상기 스위칭부는,
    디램 소자에 전원이 인가된 이후 처음에는 턴-온되어 있다가, 일정 지연시간 이후 파워-업 신호가 생기고 나서 일정 지연시간 이후 턴-오프되는 전달 게이트로 구성한 것을 특징으로 하는 비트라인 프리차지 전압(Vblp) 및 셀 플레이트 전압(Vcp) 제어 장치.
  5. 반도체 디램 소자에서, 셀 플레이트(Cell Plate)의 전위를 공급하는 셀 플레이트 전압 발생기와 ; 비트라인(Bit Line)의 대기시 초기 전위를 공급하는 비트라인 프리차지 전압 발생기로 구성된 회로에 있어서,
    초기 파워-업 동작시 입력되는 신호를 일정 시간동안 지연시키는 지연 회로부와 ;
    셀 플레이트 전압(Vcp) 단자와 비트라인 프리차지 전압(Vblp) 단자 사이에 연결되고, 상기 지연 회로부를 통하여 일정 시간동안 지연된 신호를 받아 온/오프 스위칭 동작하는 스위칭부 ;
    디램 소자의 센싱 동작과 관련된 액티브 신호를 입력 신호로 몇번의 액티브 신호가 입력되었는지를 카운팅하는 카운터부 ; 및
    상기 지연 회로부를 통하여 일정 시간동안 지연된 신호와 상기 카운터부의 카운팅 계수를 입력으로 논리 연산하여 상기 스위칭부를 온/오프 제어하는 제어 신호를 출력하는 제어 연산부를 구비한 것을 특징으로 하는 비트라인 프리차지 전압(Vblp) 및 셀 플레이트 전압(Vcp) 제어 장치.
  6. 제 5 항에 있어서,
    상기 카운터부는,
    전원이 인가되는 초기 동작시부터 미리 정해진 몇번의 액티브 사이클이 수행되는 동안에 턴-온되어 있다가, 이 기간이 지난후에는 턴-오프되는 것을 특징으로 하는 비트라인 프리차지 전압(Vblp) 및 셀 플레이트 전압(Vcp) 제어 장치.
  7. 제 3 항에 있어서,
    상기 제어 연산부는,
    일정 지연시간 또는 미리 정해진 로오 사이클(Row Cycle) 이후에 턴-오프되는 것을 특징으로 하는 비트라인 프리차지 전압(Vblp) 및 셀 플레이트 전압(Vcp) 제어 장치.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100401519B1 (ko) * 2001-09-14 2003-10-17 주식회사 하이닉스반도체 반도체 메모리 장치의 전압발생회로
KR100403347B1 (ko) * 2001-09-14 2003-11-01 주식회사 하이닉스반도체 반도체 메모리 장치의 파워-업 발생회로
KR100636914B1 (ko) * 1999-06-30 2006-10-19 주식회사 하이닉스반도체 비트라인 프리챠지 전압 발생회로

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6378394A (ja) * 1986-09-19 1988-04-08 Fujitsu Ltd プリチヤ−ジクロツク発生回路
JPH056671A (ja) * 1991-06-27 1993-01-14 Mitsubishi Electric Corp 半導体記憶装置
JP2637314B2 (ja) * 1991-08-30 1997-08-06 株式会社東芝 不揮発性メモリ回路
JPH09162356A (ja) * 1995-12-06 1997-06-20 Fujitsu Ltd 半導体記憶装置
KR0155937B1 (ko) * 1995-12-27 1998-12-15 김광호 반도체장치의 프리차지 신호 발생기

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100636914B1 (ko) * 1999-06-30 2006-10-19 주식회사 하이닉스반도체 비트라인 프리챠지 전압 발생회로
KR100401519B1 (ko) * 2001-09-14 2003-10-17 주식회사 하이닉스반도체 반도체 메모리 장치의 전압발생회로
KR100403347B1 (ko) * 2001-09-14 2003-11-01 주식회사 하이닉스반도체 반도체 메모리 장치의 파워-업 발생회로

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