KR0155937B1 - 반도체장치의 프리차지 신호 발생기 - Google Patents

반도체장치의 프리차지 신호 발생기 Download PDF

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Abstract

반도체장치의 프리차지 신호 발생기가 포함되어 있다. 본 발명은 제1버퍼단이 비트라인 프리차지 신호의 라이징(Rising)을 워드라인 프리차지 신호의 라이징보다 더 빨리 해줌으로써 스큐를 방지하고, 또한 제2버퍼단이 비트라인 프리차지 신호의 폴링(Falling)을 워드라인 프리차지 신호의 폴링보다 더 늦게 해줌으로써 스큐를 방지할 수 있는 장점이 있다.
따라서 메모리셀 부분에서의 DC 전류 패쓰를 방지함으로써 불필요한 전류소모를 없앨 수 있다.

Description

반도체장치의 프리차지 신호 발생기
제1도는 종래기술에 따른 프리차지 신호 발생기의 회로도이다.
제2도는 제1도에 대한 타이밍도이다.
제3도는 본 발명에 따른 프리차지 신호 발생기의 회로도이다.
제4도는 제3도에 대한 타이밍도이다.
본 발명은 반도체장치의 펄스 발생기(Pulse Generator)에 관한 것으로, 특히 램(RAM)의 프리차지 신호(Precharge Signal) 발생기에 관한 것이다.
램에서는 비트라인(Bit Line)과 워드라인(Word Line)을 프리차지하기 위해, 프리차지 신호 발생기에서 짧은 펄스의 프리차지 신호를 발생시키고, 발생된 프리차지 신호가 상기 비트라인과 워드라인을 프리차지 시킨다.
그러나 종래의 프리차지 신호 발생기에서 발생되는 비트라인 프리차지 신호와 워드라인 프리차지 신호는, 상기 두 신호간의 스큐(Skew)로 인하여 램셀(RAM Cell) 부분의 프리차지의 시작과 끝에서 DC 패쓰(Path)가 형성됨으로써 전류소모가 발생한다.
또한 외부요인에 의해 상기 비트라인 프리차지 신호가 지연될 경우에는, 프리차지가 끌나는 부분에서 상기 워드라인 프리차지 신호보다 상기 비트라인 프리차지 신호의 디스에이블(Disable) 시점이 더 나중에 이루어지게 됨으로써 데이타의 오류가 발생할 수 있는 문제점이 있다.
이하 첨부도면을 참조하여 종래의 프리차지 신호 발생기에 대하여 상세히 설명한다.
제1도는 종래기술에 따른 프리차지 신호 발생기의 회로를 나타내는 도면이다.
제1도를 참조라면, 종래기술에 따른 프리차지 신호 발생기는,
클락(CLOCK)을 입력으로 받아 딜레이시키는 다수의 홀수개 인버터(Inverter)(11 내지 19)로 구성되는 제1딜레이단과, 상기 제1딜레이단의 출력(P1)과 상기 클락(CLOCK)을 입력으로 받아 낸드(NAND)동작을 하는 낸드게이트(NAND Gate)(ND1)와 상기 낸드게이트(ND1)의 출력을 인버팅(Inverting)시키는 인버터(110)로 구성되는 제2딜레이단으로 이루어지는 딜레이 신호 생성수단을 포함하고,
상기 클락(CLOCK)에 게이트(Gate)가 접속되고 소오스(Source)가 공급전원(VDD)에 접속되는 제1피모스 트랜지스터(PMOS Transistor)(MP1)와, 상기 제1딜레이단의 출력단(P1)에 게이트가 접속되고 소오스가 공급전원(VDD)에 접속되는 제2피모스 트랜지스터(MP2)와, 상기 제2딜레이단의 출력단(P2)에 게이트가 접속되고 소오스가 접지(VSS)에 접속되며 드레인(Drain)이 상기 제1 및 제2피모스 트랜지스터(MP1,MP2)의 드레인들에 접속되는 제1엔모스(NMOS) 트랜지스터(MN1)로 이루어지는 프리차지 신호 생성수단을 포함한다.
제1도에 보여진 프리차지 신호 발생기의 동작을 제2도의 타이밍도(Timming Diagram)를 참조하여 설명한다.
먼저 제1도에 있어서 클락(CLOCK)이 로우(Low)일 때는 제1피모스 트랜지스터(PMOS Transistor)(MP1)가 턴온(Turn On)됨으로써, 노드 P3, 즉 비트라인 프리차지 신호(BP)가 상기 제1피모스 트랜지스터(MP1)를 통해 충전(Charge)되어 하이가 되고, 워드라인 프리차지 신호(WP)는 인버터(111)에 의해 인버팅된 로우가 된다.
따라서 프리차지 동작이 디스에이블(Disable) 상태가 된다.
이때 노드 P1은, 상기 클락(CLOCK)의 로우가 다수의 홀수개 인버터(11 내지 19)로 구성된 딜레이(Delay)단을 거쳐 하이가 되고, 이에 따라 제2피모스 트랜지스터(MP2)가 턴오프(Turn Off)된다.
또한 노드 P2는, 상기 클락(CLOCK)의 로우와 상기 노드 P1의 하이를 받아 낸드게이트(ND1)에 의해 낸드 동작이 수행된 다음 상기 낸드게이트(ND1)의 출력이 인버터 (10)에 의해 인버팅됨으로써 로우가 되고, 이에 따라 제1엔모스 트랜지스터(MN1)도 턴오프된다.
다음에 상기 클락(CLOCK)이 하이가 되면 상기 제1피모스 트랜지스터(MP1)가 턴오프되고, 상기 노드 P1은 T1 시간 만큼 하이를 유지한 후, 즉 상기 다수의 홀수개 인버터(11 내지 19) 딜레이단에 의해 T1 시간 만큼 딜레이된 후 로우가 된다. 이때 상기 노드 P1이 하이인 동안에는 상기 제2피모스 트랜지스터(MP2)는 계속 턴오프된 상태를 유지 한다.
또한 상기 노드 P2는 상기 클락(CLOCK)이 하이가 된 다음, 이때 상기 노드 P1은 하이로 유지되어 있으므로, T2 시간 만큼 딜레이된 후 하이가 되고, 이에 따라 상기 제1엔모스 트랜지스터(MN1)가 턴온된다.
따라서 상기 노드 P3, 즉 비트라인 프리차지 신호(BP)는 상기 제1엔모스 트랜지스터(MN1)를 통해 방전(Discharge)되어 로우가 되고 상기 워드라인 프리차지 신호(WP)는 인버터(111)에 의해 인버팅된 하이가 됨으로써 프리차지 사이클(Cycle)로 들어간다.
여기에서 상기 T2는 낸드게이트(ND1)와 인버터(110)에 의해 딜레이되는 시간이며, 상기 클락(CLOCK)이 상기 다수의 홀수개 인버터(11내지 19)로 구성된 딜레이단에서 딜레이되는 상기 T1 시간에 의해 프리차지 폭(Width)이 결정된다.
이후 상기 클락(CLOCK)이 T1 시간 만큼 딜레이된 후 상기 P1이 로우가 되면, 상기 제2피모스 트랜지스터(MP2)가 턴온되고, 또한 상기 노드 P2는 상기 노드 P1이 로우가 된 다음, 이때 상기 클락(CLOCK)은 하이로 유지되어 있으므로, T2 시간 만큼 딜레이된 후 로우가 되고, 이에 따라 상기 제1엔모스 트랜지스터(MN1)가 턴오프된다.
따라서 상기 노드 P3, 즉 비트라인 프리차지 신호(BP)는 상기 제2피모스 트랜지스터(MP2)를 통해 다시 충전(Charge)되어 하이가 되고, 워드라인 프리차지 신호(WP)는 인버터(111)에 의해 인버팅된 로우가 됨으로써 프리차지 사이클이 끝나고 다시 디스에이블 상태가 된다.
여기에서 상기 제1피모스 트랜지스터(MP1)의 역할은 상기 클락(CLOCK)이 하이인 구간을 벗어나서 프리차지되는 일이 없도록 해준다.
상술한 종래기술에 따른 프리차지 신호 발생기는,
프리차지 사이클이 끝나는 시점에서, 즉 상기 노드 P1이 로우가 된 후 상기 T2 시간동안 상기 제2피모스 트랜지스터(MP2)와 제1엔모스 트랜지스터(MN1)가 동시에 턴온됨으로써, 공급전원(VDD)과 접지(VSS)사이에 DC 패쓰가 형성되어 순간적으로 전류소모가 발생하게 되는 문제점이 있다.
또한 상기 비트라인 프리차지 신호(BP)와 워드라인 프리차지 신호(WP) 사이에는 한개의 인버터(111)에 의한 딜레이 만큼의 시간차 밖에 없기 때문에, 스큐 관점에서 볼 때 어떤 외부요인에 의해 상기 비트라인 프리차지 신호가 지연될 경우에는, 상기 워드라인 프리차지 신호(WP)가 로우가 되는 시점(디스에이블 시점)보다 나중에 상기 비트라인 프리차지 신호(BP)가 하이가 되는(디스에이블 시점 ) 경우가 발생할 수 있으며, 그 시간동안 메모리셀 부분에서 전류 패쓰가 형성되어 전류소모가 발생할 수 있는 문제점이 있다.
따라서 본 발명의 목적은 상기 종래기술의 문제점을 해결할 수 있는 반도체장치의 프리차지 신호 발생기를 제공하는 데 있다.
상기 목적을 달성하기 위한 본 발명에 따른 프리차지 신호 발생기는,
클락을 입력으로 받아 딜레이시키는 다수의 홀수개 인버터로 구성되는 제1딜레이단과, 상기 제1딜레이단의 출력을 받아 딜레이시키는 제1버퍼단과, 상기 제1딜레이단의 최종 인버터의 입력단에 접속되는 또다른 인버터의 출력과 상기 클락을 입력으로 하는 제2딜레이단과, 상기 제2딜레이단의 출력을 받아 딜레이시키는 제2버퍼단으로 이루어지는 딜레이 신호 생성수단;
상기 클락에 게이트가 접속되고 소오스가 공급전원에 접속되는 제1피모스 트랜지스터와, 상기 제1버퍼단의 출력단에 게이트가 접속되고 소오스가 공급전원에 접속되는 제2피모스 트랜지스터와, 상기 제2딜레이단의 출력단에 게이트가 접속되고 소오스가 접지에 접속되며 드레인이 상기 제1 및 제2피모스 트랜지스터의 드레인들에 접속되는 제1엔모스 트랜지스터로 이루어지는 워드라인 프리차지 신호 생성수단;
상기 클락에 게이트가 접속되고 소오스가 공급전원에 접속되는 제3피모스 트랜지스터와, 상기 제1딜레이단의 출력단에 게이트가 접속되고 소오스가 공급전원에 접속되는 제4피모스 트랜지스터와, 상기 제2버퍼단의 출력단에 게이트가 접속되고 소오스가 접지에 접속되며 드레인이 상기 제3 및 제4피모스 트랜지스터의 드레인들에 접속되는 제2엔모스 트랜지스터로 이루어지는 비트라인 프리차지 신호 생성수단을 구비하는 것을 특징으로 한다.
이하 첨부도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
제2도는 본 발명에 따른 프리차지 신호 발생기의 회로를 나타내는 도면이다.
제2도를 참조하여 구성을 살펴보면, 본 발명에 따른 프리차지 신호 발생기는,
클락(CLOCK)을 입력으로 받아 딜레이시키는 다수의 홀수개 인버터(112 내지 116)로 구성되는 제1딜레이단과, 상기 제1딜레이단의 출력을 받아 딜레이시키는 2개의 인버터(117 및 118)로 구성되는 제1버퍼(Buffer)단(10)과, 상기 제1딜레이단의 최종 인버터(116)의 입력단에 접속되는 또다른 인버터(l19)의 출력과 상기 클락(CLOCK)을 입력으로 받아 낸드동작을 하는 낸드게이트(ND2)와 상기 낸드게이트(MD2)의 출력을 인버팅시키는 인버터(120)로 구성되는 제2딜레이단과, 상기 제2딜레이단의 출력을 받아 딜레이시키는 2개의 인버터(121 및 122)로 구성되는 제2버퍼단(30)으로 이루어지는 딜레이 신호 생성수단을 포함하고,
상기 클락(CLOCK)에 게이트가 접속되고 소오스가 공급전원(VDD)에 접속되는 제1피모스 트랜지스터(MP3)와, 상기 제1버퍼단(10)의 출력단(P2)에 게이트가 접속되고 소오스가 공급전원(VDD)에 접속되는 제2피모스 트랜지스터(MP4)와, 상기 제2딜레이단의 출력단(P3)에 게이트가 접속되고 소오스가 접지(VSS)에 접속되며 드레인이 상기 제1 및 제2피모스 트랜지스터(MP3,MP4)의 드레인들에 접속되는 제1엔모스 트랜지스터(MN2)로 이루어지는 워드라인 프리차지 신호 생성수단을 포함하며,
상기 클락(CLOCK)에 게이트가 접속되고 소오스가 공급전원(VDD)에 접속되는 제3피모스 트랜지스터(MPS)와, 상기 제1딜레이단의 출력단(P1)에 게이트가 접속되고 소오스가 공급전원(VDD)에 접속되는 제4피모스 트랜지스터(MP6)와, 상기 제2버퍼단(30)의 출력단(P4)에 게이트가 접속되고 소오스가 접지(VSS)에 접속되며 드레인이 상기 제3 및 제4피모스 트랜지스터(MP5,MP6)의 드레인들에 접속되는 제2엔모스 트랜지스터(MN3)로 이루어지는 비트라인 프리차지 신호 생성수단을 포함한다.
종래기술에서는 클락(CLOCK)에서 워드라인 프리차지 신호(WP)와 비트라인 프리차지 신호(BP)까지 하나의 패쓰(Path)로 구성되어 있는 반면, 본 발명에서는 클락(CLOCK)에서 워드라인 프리차지 신호(WP)와 비트라인 프리차지 신호(BP)까지 2개의 패쓰로 구성되어 있다.
또한 비트라인 프리차지 신호(BP)의 라이징(Rising) 및 폴링(Falling) 폭을 제1버퍼단(10) 및 제2버퍼단(30)에 의하여 제어하게 함으로써 종래기술의 스큐 문제를 해결하였다.
제3도에 보여진 프리차지 신호 발생기의 동작을 제4도의 타이밍도(Timming Diagram)를 참조하여 설명한다.
동작원리는 제1도의 종래기술에 따른 프리차지 신호 발생기와 동일하다.
먼저 제3도에 있어서, 클락(CLOCK)이 로우(Low)일 때는 제1 및 제3피모스 트랜지스터(MP3,MP5)가 턴온(Turn On)됨으로써, 워드라인 프리차지 신호(WP)는 상기 제1피모스 트랜지스터(MP3)를 통해 충전(Charge)된 값이 2개의 인버터(123, 124)를 거쳐 하이가 되고, 비트라인 프리차지 신호(BP)는 상기 제3피모스 트랜지스터(MP5)를 통해 충전된 값이 2개의 인버터(125, 126)를 거쳐 로우가 된다.
따라서 프리차지 동작이 디스에이블 상태가 된다.
이때 노드 P1은 상기 클락(CLOCK)의 로우가 다수의 홀수개 인버터(112 내지 l16) 딜레이단을 거쳐 하이가 되고, 이에 따라 제4피모스 트랜지스터(MP6)가 턴오프(Turn Off)되며, 노드 P2는 상기 노드 P1의 하이가 2개의 인버터(117 및 l18)로 구성된 제1버퍼단(10)을 거쳐 하이가 되고, 이에 따라 제2피모스 트랜지스터(MP4)가 턴오프된다.
또한 노드 상기 P3는 클락(CLOCK)의 로우에 의해 낸드게이트(ND2)의 출력이 하이가 된 다음, 상기 낸드게이트(ND2)의 출력이 인버터(120)에 의해 인버팅됨으로써 로우가 되고, 이에 따라 제1엔모스 트랜지스터(MN2)도 턴오프되며,
노드 P4는 상기 노드 P3의 로우가 2개의 인버터(121 및 122)로 구성된 제2버퍼단(30)을 거쳐 로우가 되고, 이에 따라 제2엔모스 트랜지스터(MN3)도 턴오프된다.
다음에 상기 클락(CLOCK)이 하이가 되면 상기 제1 및 제3피모스 트랜지스터(MP3,MP5)가 턴오프되고, 상기 노드 P1은 T1 시간 만큼 하이를 유지한 후, 즉 다수의 홀수개 인버터(112 내지 116) 딜레이단에 의해 T1 시간 만큼 딜레이된 후 로우가 된다.
노드 P2는 상기 노드 P1의 신호가 2개의 인버터(117 및 118)로 구성된 제1버퍼단(10)을 거치게 되므로 T2 시간 만큼 딜레이된 후 로우가 된다.
이때 상기 노드 P1이 하이인 동안에는 상기 제4피모스 트랜지스터(MP6)는 계속 턴오프된 상태를 유지하며, 상기 노드 P2가 하이인 동안에는 상기 제2피모스 트랜지스터(MP4)도 계속 턴오프된 상태를 유지한다.
또한 상기 노드 P3는 상기 클락(CLOCK)이 하이가 된 다음 T3 시간만큼 딜레이된 후 하이가 되고, 이에 따라 상기 제1엔모스 트랜지스터(MN2)가 턴온되며, 상기 노드 P4는 상기 노드 P3의 신호가 T4시간 만큼 딜레이된 후 하이가 되고, 이에 따라 상기 제2엔모스 트랜지스터(MN3)가 턴온된다.
여기에서 상기 T3는 낸드게이트(ND2)와 인버터(120)에 의해 딜레이되는 시간이며, 상기 T4는 2개의 인버터(121,122)로 구성된 제2버퍼단(30)에 의해 딜레이되는 시간이다.
따라서 상기 워드라인 프리차지 신호(WP)는 상기 제1엔모스 트랜지스터(MN2)를 통해 방전된 값이 2개의 인버터(123,124)를 거쳐 로우가 되고, 상기 비트라인 프리차지 신호(WP)는 상기 노드 P3 신호가 T4 시간 만큼 딜레이된 후 상기 제2엔모스 트랜지스터(MN3)를 통해 방전된 값이 2개의 인버터(125,126)를 거쳐 로우가 됨으로써, 프리차지 사이클(Cycle)로 들어간다.
여기에서 상기 클락(CLOCK)이 상기 인버터(112 내지 116)딜레이단에서 딜레이되는 상기 T1 시간에 의해 프리차지 폭(Width)이 결정된다.
이후 상기 클락(CLOCK)이 T1 시간 만큼 딜레이된 후 상기 P1이 로우가 되면, 상기 제4피모스 트랜지스터(MP6)가 턴온되고, 상기 노드 P1의 신호가 상기 제1버퍼단(10)을 거쳐 T2시간 만큼 딜레이된 후 상기 노드 P2가 로우가 되면, 상기 제2피모스 트랜지스터(MP4)도 턴온된다.
따라서 상기 비트라인 프리차지 신호(BP)는 상기 제4피모스 트랜지스터(MP6)를 통해 충전된 값이 2개의 인버터(125,126)를 거쳐 하이가 되고, 이후 T2 시간후 상기 워드라인 프리차지 신호(WP)는 상기 제2피모스 트랜지스터(MP4)를 통해 충전된 값이 2개의 인버터(123,124)를 거쳐 하이가 됨으로써, 프리차지가 끝나게 된다.
상술한 본 발명에 따른 프리차지 신호 발생기는,
제1버퍼단(10)이 비트라인 프리차지 신호의 라이징(Rising)을 워드라인 프리차지 신호의 라이징보다 더 빨리 해줌으로써 스큐를 방지하고,
또한 제2버퍼단(30)이 비트라인 프리차지 신호의 폴링(Falling)을 워드라인 프리차지 신호의 폴링보다 더 늦게 해줌으로써 스큐를 방지할 수 있는 장점이 있다.
따라서 메모리셀 부분에서의 DC 전류 패쓰를 방지함으로써 불필요한 전류소모를 없앨 수 있다.
본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 범위내에서 다양한 변형이 가능하다.

Claims (7)

  1. 반도체장치의 프리차지 신호 발생기에 있어서, 클락을 입력으로 받아 딜레이시키는 제1딜레이단과, 상기 제1딜레이단의 출력을 받아 딜레이시키는 제1버퍼단과, 상기 제1딜레이단의 최종 인버터의 입력단에 접속되는 또다른 인버터의 출력과 상기 클락을 입력으로 하는 제2딜레이단과, 상기 제2딜레이단의 출력을 받아 딜레이시키는 제2버퍼단으로 이루어지는 딜레이 신호 생성수단; 상기 클락에 게이트가 접속되고 소오스가 공급전원에 접속되는 제1피모스 트랜지스터와, 상기 제1버퍼단의 출력단에 게이트가 접속되고 소오스가 공급전원에 접속되는 제2피모스 트랜지스터와, 상기 제2딜레이단의 출력단에 게이트가 접속되고 소오스가 접지에 접속되며 드레인이 상기 제1 및 제2피모스 트랜지스터의 드레인들에 접속되는 제1엔모스 트랜지스터로 이루어지는 워드라인 프리차지 신호 생성수단; 상기 클락에 게이트가 접속되고 소오스가 공급전원에 접속되는 제3피모스 트랜지스터와, 상기 제1딜레이단의 출력단에 게이트가 접속되고 소오스가 공급전원에 접속되는 제4피모스 트랜지스터와, 상기 제2버퍼단의 출력단에 게이트가 접속되고 소오스가 접지에 접속되며 드레인이 상기 제3 및 제4피모스 트랜지스터의 드레인들에 접속되는 제2엔모스 트랜지스터로 이루어 지는 비트라인 프리차지 신호 생성수단을 구비하는 것을 특징으로 하는 반도체장치의 프리차지 신호 발생기.
  2. 제1항에 있어서, 상기 제1딜레이단이 다수의 홀수개 인버터로 구성되는 것을 특징으로 하는 반도체장치의 프리차지 신호 발생기.
  3. 제1항에 있어서, 상기 제1버퍼단이 2개의 인버터로 구성되는 것을 특징으로 하는 반도체장치의 프리차지 신호 발생기.
  4. 제1항에 있어서, 상기 제1버퍼단에 의해 비트라인 프리차지 신호의 라이징이 워드라인 프리차지 신호의 라이징보다 더 빨리 이루어지는 것을 특징으로 하는 반도체장치의 프리차지 신호 발생기.
  5. 제1항에 있어서, 상기 제2딜레이단이 낸드게이트와 상기 낸드게이트의 출력을 인버팅시키는 인버터로 구성되는 것을 특징으로 하는 반도체장치의 프리차지 신호 발생기.
  6. 제1항에 있어서, 상기 제2버퍼단이 2개의 인버터로 구성되는 것을 특징으로 하는 반도체장치의 프리차지 신호 발생기.
  7. 제1항에 있어서, 상기 제2버퍼단에 의해 비트라인 프리차지 신호의 폴링이 워드라인 프리차지 신호의 폴링보다 더 늦게 이루어지는 것을 특징으로 하는 반도체장치의 프리차지 신호 발생기.
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