JP2927487B2 - 基板バイアス発生回路 - Google Patents
基板バイアス発生回路Info
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- JP2927487B2 JP2927487B2 JP2025876A JP2587690A JP2927487B2 JP 2927487 B2 JP2927487 B2 JP 2927487B2 JP 2025876 A JP2025876 A JP 2025876A JP 2587690 A JP2587690 A JP 2587690A JP 2927487 B2 JP2927487 B2 JP 2927487B2
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、半導体集積回路（以下、半導体ICという）
等が形成された基板の電位を所定の値に保持するための
基板バイアス発生回路に関するものである。
等が形成された基板の電位を所定の値に保持するための
基板バイアス発生回路に関するものである。
（従来の技術） 一般に、メモリ等の半導体ICにおいては、半導体基板
が所定の電位（例えば、正電位）となって順方向にバイ
アスされることを防止するため、あるいは接合容量を減
らして高速化を図るため等の目的で、半導体基板に基板
バイアス発生回路を設け、その基板バイアス発生回路で
生成した基板バイアス電圧（通常、負の電圧）を半導体
基板に印加してその半導体基板を逆バイアスすることが
行われている。
が所定の電位（例えば、正電位）となって順方向にバイ
アスされることを防止するため、あるいは接合容量を減
らして高速化を図るため等の目的で、半導体基板に基板
バイアス発生回路を設け、その基板バイアス発生回路で
生成した基板バイアス電圧（通常、負の電圧）を半導体
基板に印加してその半導体基板を逆バイアスすることが
行われている。
従来、この種の基板バイアス発生回路としては、特開
昭57−121269号公報、特開昭62−190746号公報等に記載
されるものがあり、その一構成例を第２図に示す。
昭57−121269号公報、特開昭62−190746号公報等に記載
されるものがあり、その一構成例を第２図に示す。
第２図の基板バイアス発生回路は、出力パルスS10を
出力する発振回路10と、基板１に供給される基板バイア
ス電圧Vbbのレベルを検出して制御信号S20を出力する基
板バイアスレベル検出回路20とを備え、それらの回路1
0,20の出力側に、基板バイアス電圧Vbb生成用のチャー
ジポンプ回路30が接続されている。
出力する発振回路10と、基板１に供給される基板バイア
ス電圧Vbbのレベルを検出して制御信号S20を出力する基
板バイアスレベル検出回路20とを備え、それらの回路1
0,20の出力側に、基板バイアス電圧Vbb生成用のチャー
ジポンプ回路30が接続されている。
基板バイアスレベル検出回路20は、電源電圧Vccと基
板バイアス電圧Vbbとの間に直列に接続されたＮチャネ
ル型MOSトランジスタ（以下、NMOSという）21,22,23を
備え、そのNMOS21と22間のノードN1に、インバータ24,2
5が縦続接続されている。チャージポンプ回路30は、発
振回路10及び基板バイアスレベル検出回路20の出力側に
接続されたナンドゲート（以下、NANDゲートという）31
を有し、その出力側ノードN2にはキャパシタ32を介して
ノードN3が接続されている。ノードN3は、NMOS33を介し
て接地電位Vssに接続されると共に、NMOS34及びノードN
4を介して基板１に接続されている。
板バイアス電圧Vbbとの間に直列に接続されたＮチャネ
ル型MOSトランジスタ（以下、NMOSという）21,22,23を
備え、そのNMOS21と22間のノードN1に、インバータ24,2
5が縦続接続されている。チャージポンプ回路30は、発
振回路10及び基板バイアスレベル検出回路20の出力側に
接続されたナンドゲート（以下、NANDゲートという）31
を有し、その出力側ノードN2にはキャパシタ32を介して
ノードN3が接続されている。ノードN3は、NMOS33を介し
て接地電位Vssに接続されると共に、NMOS34及びノードN
4を介して基板１に接続されている。
第３図は第２図の動作波形図であり、この図を参照し
つつ第２図の動作を説明する。
つつ第２図の動作を説明する。
基板バイアスレベル検出回路20から出力される制御信
号S20が高レベル（以下、“H"という）の時、発振回路1
0の出力パルスS10がチャージポンプ回路30に供給される
と、チャージポンプ回路30はポンピング動作を行う。
号S20が高レベル（以下、“H"という）の時、発振回路1
0の出力パルスS10がチャージポンプ回路30に供給される
と、チャージポンプ回路30はポンピング動作を行う。
即ち、出力パルスS10が低レベル（以下、“L"とい
う）でノードN2が“H"の時、ノードN3の電位がNMOS33の
閾値電圧Vtであり、NMOS33,34は共にオフ状態である。
出力パルスS10が“H"になってノードN2が“H"から“L"
に遷移する時、キャパシタ32によりノードN3の電位が
（Vt−Vcc）まで降下し、NMOS34はオン状態となり、ノ
ードN4から基板バイアス電圧Vbbが出力されて基板１に
供給される。その後、ノードN3の電位が（Vbb−Vt）へ
上昇すると、NMOS34はオフする。
う）でノードN2が“H"の時、ノードN3の電位がNMOS33の
閾値電圧Vtであり、NMOS33,34は共にオフ状態である。
出力パルスS10が“H"になってノードN2が“H"から“L"
に遷移する時、キャパシタ32によりノードN3の電位が
（Vt−Vcc）まで降下し、NMOS34はオン状態となり、ノ
ードN4から基板バイアス電圧Vbbが出力されて基板１に
供給される。その後、ノードN3の電位が（Vbb−Vt）へ
上昇すると、NMOS34はオフする。
基板バイアス電圧Vbbの電位が低くなると、それを受
けてノードN1の電位も低くなり、そのノードN1の電位が
インバータ24の回路閾値V0以下になると、制御信号S20
が“H"から“L"へ遷移する。制御信号S20が“L"に遷移
する時、ノードN2が“L"から“H"へ遷移し、その遷移時
に、キャパシタ32によってノードN3の電位が（Vbb−Vt
＋Vcc）へ上昇する。すると、NMOS33がオンするため、
ノードN3の電位がVtへと降下していく。
けてノードN1の電位も低くなり、そのノードN1の電位が
インバータ24の回路閾値V0以下になると、制御信号S20
が“H"から“L"へ遷移する。制御信号S20が“L"に遷移
する時、ノードN2が“L"から“H"へ遷移し、その遷移時
に、キャパシタ32によってノードN3の電位が（Vbb−Vt
＋Vcc）へ上昇する。すると、NMOS33がオンするため、
ノードN3の電位がVtへと降下していく。
その後、基板バイアス電圧Vbbの電位が高くなると、
それを受けてノードN1の電位も高くなり、そのノードN1
の電位がインバータ24の回路閾値V0以上になると、制御
信号S20が“H"に遷移し、前述したチャージポンプ回路3
0のポンピング動作が行われる。
それを受けてノードN1の電位も高くなり、そのノードN1
の電位がインバータ24の回路閾値V0以上になると、制御
信号S20が“H"に遷移し、前述したチャージポンプ回路3
0のポンピング動作が行われる。
（発明が解決しようとする課題） しかしながら、上記構成の回路では、電圧Vcc,Vss,Vb
bの変動により、ノードN1の電位がインバータ24の回路
閾値V0の近傍で上下に移動すると、制御信号S20の“H"
期間が変化してチャージポンプ回路30のポンピング動作
に必要な最小の時間、“H"状態を保てなくなるため、ノ
ードN3の電位上昇が不十分になってチャージポンプ回路
30のポンピング動作が的確に行われず、不安定になる。
そのため、基板バイアス電圧Vbbの供給効率の低下とい
う問題を生じ、それらを解決することが困難であった。
bの変動により、ノードN1の電位がインバータ24の回路
閾値V0の近傍で上下に移動すると、制御信号S20の“H"
期間が変化してチャージポンプ回路30のポンピング動作
に必要な最小の時間、“H"状態を保てなくなるため、ノ
ードN3の電位上昇が不十分になってチャージポンプ回路
30のポンピング動作が的確に行われず、不安定になる。
そのため、基板バイアス電圧Vbbの供給効率の低下とい
う問題を生じ、それらを解決することが困難であった。
本発明は、前記従来技術が持っていた課題として、電
源電圧等の変動によってポンピング動作が不安定になる
点について解決した基板バイアス発生回路を提供するも
のである。
源電圧等の変動によってポンピング動作が不安定になる
点について解決した基板バイアス発生回路を提供するも
のである。
（課題を解決するための手段） 前記課題を解決するために、本発明では、出力パルス
を出力する発振回路と、前記出力パルス及び第１の論理
レベルの制御信号に応答して基板に供給するための基板
バイアス電圧を生成するチャージポンプ回路と、前記基
板バイアス電圧のレベルを検出しその検出結果に応じて
前記第１の論理レベルまたは第２の論理レベルの前記制
御信号を出力する基板バイアスレベル検出回路とを備え
た基板バイアス発生回路において、前記チャージポンプ
回路と前記基板バイアスレベル検出回路との間に配置さ
れ、前記チャージポンプ回路が前記基板バイアス電圧の
生成に要する期間以上前記制御信号を遅延させる遅延回
路を設けている。
を出力する発振回路と、前記出力パルス及び第１の論理
レベルの制御信号に応答して基板に供給するための基板
バイアス電圧を生成するチャージポンプ回路と、前記基
板バイアス電圧のレベルを検出しその検出結果に応じて
前記第１の論理レベルまたは第２の論理レベルの前記制
御信号を出力する基板バイアスレベル検出回路とを備え
た基板バイアス発生回路において、前記チャージポンプ
回路と前記基板バイアスレベル検出回路との間に配置さ
れ、前記チャージポンプ回路が前記基板バイアス電圧の
生成に要する期間以上前記制御信号を遅延させる遅延回
路を設けている。
（作 用） 本発明によれば、以上のように基板バイアス発生回路
を構成したので、基板バイアスレベル検出回路から出力
された制御信号は、遅延回路により、チャージポンプ回
路が基板バイアス電圧の生成に要する期間以上遅延され
る。その遅延された制御信号と発振回路の出力パルスと
に応答して、チャージポンプ回路によって基板バイアス
電圧が生成され、基板に供給されると共に、該基板バイ
アス電圧のレベルが基板バイアスレベル検出回路で検出
される。
を構成したので、基板バイアスレベル検出回路から出力
された制御信号は、遅延回路により、チャージポンプ回
路が基板バイアス電圧の生成に要する期間以上遅延され
る。その遅延された制御信号と発振回路の出力パルスと
に応答して、チャージポンプ回路によって基板バイアス
電圧が生成され、基板に供給されると共に、該基板バイ
アス電圧のレベルが基板バイアスレベル検出回路で検出
される。
（実施例） 第１図は、本発明の第１の実施例を示す基板バイアス
発生回路の構成図である。
発生回路の構成図である。
この基板バイアス発生回路は、基板40の電位を例えば
−3V程度に保持するためのものであり、周期4T0をもっ
た出力パルスS50を出力する例えば自励発振型の発振回
路50と、基板バイアスレベル検出回路60とを備え、それ
らの回路50,60の出力側に、チャージポンプ回路70が接
続されている。
−3V程度に保持するためのものであり、周期4T0をもっ
た出力パルスS50を出力する例えば自励発振型の発振回
路50と、基板バイアスレベル検出回路60とを備え、それ
らの回路50,60の出力側に、チャージポンプ回路70が接
続されている。
基板バイアスレベル検出回路60は、基板40に印加され
る基板バイアス電圧Vbbのレベル変動を感知し、チャー
ジポンプ回路活性化用の制御信号S60を所定時間出力し
てチャージポンプ回路70のポンピング動作を制御し、待
機時の消費電流をおさえる機能を有している。この基板
バイアスレベル検出回路60は、基板バイアス電圧Vbbの
変動を検出してそれに応じた信号S62を出力する検出回
路60−１と、信号S62が“H"になると少なくともポンピ
ング動作に必要な時間は制御信号S60を“H"状態に保持
するレベル保持回路60−２とで、構成されている。
る基板バイアス電圧Vbbのレベル変動を感知し、チャー
ジポンプ回路活性化用の制御信号S60を所定時間出力し
てチャージポンプ回路70のポンピング動作を制御し、待
機時の消費電流をおさえる機能を有している。この基板
バイアスレベル検出回路60は、基板バイアス電圧Vbbの
変動を検出してそれに応じた信号S62を出力する検出回
路60−１と、信号S62が“H"になると少なくともポンピ
ング動作に必要な時間は制御信号S60を“H"状態に保持
するレベル保持回路60−２とで、構成されている。
検出回路60−１は、NMOS61a,61b,61c及びインバータ6
2a,62bを有し、そのNMOS61a〜61cが電源電圧Vccと基板
バイアス電圧Vbbとの間に直列に接続され、さらにNMOS6
1aと61b間のノードN11に、インバータ62a,62bが縦続接
続されている。なお、各NMOS61a,61b,61cのドレインと
ゲートは、それぞれ共通接続されている。
2a,62bを有し、そのNMOS61a〜61cが電源電圧Vccと基板
バイアス電圧Vbbとの間に直列に接続され、さらにNMOS6
1aと61b間のノードN11に、インバータ62a,62bが縦続接
続されている。なお、各NMOS61a,61b,61cのドレインと
ゲートは、それぞれ共通接続されている。
レベル保持回路60−２は、２個のノアゲート（以下、
NORゲートという）63a,63b、遅延回路64、インバータ6
5、及びラッチ動作制御用のNORゲート66より構成されて
いる。ここで、信号S62とNORゲート63bの出力側とはNOR
ゲート63aの入力側に接続され、そのNORゲート63aの出
力側がNORゲート63bの入力側に接続されている。NORゲ
ート63aの出力側は、遅延回路64の入力側に接続される
と共に、インバータ65を介してチャージポンプ回路70の
入力側に接続されている。さらに、NORゲート63aの出力
側と遅延回路64の出力側とは、NORゲート66の入力側に
接続され、そのNORゲート66の出力側が、NORゲート63b
の入力側に接続されている。このように、NORゲート63a
と63bをたすき接続することにより、信号S62の“H"状態
をラッチすることが可能となる。
NORゲートという）63a,63b、遅延回路64、インバータ6
5、及びラッチ動作制御用のNORゲート66より構成されて
いる。ここで、信号S62とNORゲート63bの出力側とはNOR
ゲート63aの入力側に接続され、そのNORゲート63aの出
力側がNORゲート63bの入力側に接続されている。NORゲ
ート63aの出力側は、遅延回路64の入力側に接続される
と共に、インバータ65を介してチャージポンプ回路70の
入力側に接続されている。さらに、NORゲート63aの出力
側と遅延回路64の出力側とは、NORゲート66の入力側に
接続され、そのNORゲート66の出力側が、NORゲート63b
の入力側に接続されている。このように、NORゲート63a
と63bをたすき接続することにより、信号S62の“H"状態
をラッチすることが可能となる。
遅延回路64は、例えば発振回路50の出力パルスS50の
１周期4T0以上の遅延時間T1を有する偶数段のインバー
タ64a〜64dより構成されている。
１周期4T0以上の遅延時間T1を有する偶数段のインバー
タ64a〜64dより構成されている。
チャージポンプ回路70は、基板バイアスレベル検出回
路60のインバータ65から出力される制御信号S60の“H"
により活性化され、発振回路50の出力パルスS50により
充放電を行って基板バイアス電圧Vbbを生成する機能を
有している。このチャージポンプ回路70は、制御信号S6
0に基づき出力パルスS50の入力を制御するためのNANDゲ
ート71を有し、そのNANDゲート71の出力側ノードN12に
は、キャパシタ72が接続されている。このキャパシタ72
に直列接続されたノードN13には、NMOS73のドレイン及
びゲートとNMOS74のソースとが接続され、そのNMOS73の
ソースが接地電位Vssに接続され、さらにNMOS74のゲー
ト及びドレインがノードN14を介して基板40に接続され
ている。NMOS73,74は、整流回路を構成している。
路60のインバータ65から出力される制御信号S60の“H"
により活性化され、発振回路50の出力パルスS50により
充放電を行って基板バイアス電圧Vbbを生成する機能を
有している。このチャージポンプ回路70は、制御信号S6
0に基づき出力パルスS50の入力を制御するためのNANDゲ
ート71を有し、そのNANDゲート71の出力側ノードN12に
は、キャパシタ72が接続されている。このキャパシタ72
に直列接続されたノードN13には、NMOS73のドレイン及
びゲートとNMOS74のソースとが接続され、そのNMOS73の
ソースが接地電位Vssに接続され、さらにNMOS74のゲー
ト及びドレインがノードN14を介して基板40に接続され
ている。NMOS73,74は、整流回路を構成している。
第４図は第１図の動作波形図であり、この図を参照し
つつ第１図の動作を説明する。なお、第４図中のT0はチ
ャージポンプ回路70のポンピング動作に必要な最小時間
を表わし、T2はチャージポンプ回路70のポンピング動作
時間を表わしている。
つつ第１図の動作を説明する。なお、第４図中のT0はチ
ャージポンプ回路70のポンピング動作に必要な最小時間
を表わし、T2はチャージポンプ回路70のポンピング動作
時間を表わしている。
基板バイアス電圧Vbbの電位が上昇して浅くなると、
それに対応してノードN11の電位も高くなり、その電位
がインバータ62aの回路閾値V0を越えると、インバータ6
2a,62bを通して信号S62が“L"から“H"に遷移する。信
号S62が“H"になると、NORゲート63aの出力が“H"から
“L"に遷移し、それを受けてインバータ65により、制御
信号S60は“L"から“H"に遷移し、チャージポンプ回路7
0のポンピング動作が可能となる。NORゲート63aの出力
が“L"となると、NORゲート63bの出力が“H"になるた
め、NORゲート63aがディスエーブル状態（禁止状態）と
なり、少なくとも再びNORゲート63bの出力が“L"になる
まで（即ち、遅延回路64の遅延時間T1の間）、制御信号
S60は“H"状態を保持する。
それに対応してノードN11の電位も高くなり、その電位
がインバータ62aの回路閾値V0を越えると、インバータ6
2a,62bを通して信号S62が“L"から“H"に遷移する。信
号S62が“H"になると、NORゲート63aの出力が“H"から
“L"に遷移し、それを受けてインバータ65により、制御
信号S60は“L"から“H"に遷移し、チャージポンプ回路7
0のポンピング動作が可能となる。NORゲート63aの出力
が“L"となると、NORゲート63bの出力が“H"になるた
め、NORゲート63aがディスエーブル状態（禁止状態）と
なり、少なくとも再びNORゲート63bの出力が“L"になる
まで（即ち、遅延回路64の遅延時間T1の間）、制御信号
S60は“H"状態を保持する。
発振回路50の出力パルスS50が“L"から“H"に遷移す
る時、ノードN12が“H"から“L"へ遷移し、キャパシタ7
2により、ノードN13の電位が（Vt−Vcc）まで降下し
（但し、VtはNMOS73の閾値電圧）、NMOS74はオン状態と
なり、ノードN14から基板バイアス電圧Vbbが出力されて
基板40に供給される。その後、ノードN13の電位が（Vbb
−Vt）へ上昇すると、NMOS74はオフする。
る時、ノードN12が“H"から“L"へ遷移し、キャパシタ7
2により、ノードN13の電位が（Vt−Vcc）まで降下し
（但し、VtはNMOS73の閾値電圧）、NMOS74はオン状態と
なり、ノードN14から基板バイアス電圧Vbbが出力されて
基板40に供給される。その後、ノードN13の電位が（Vbb
−Vt）へ上昇すると、NMOS74はオフする。
基板バイアス電圧Vbbの電位が降下して深くなると、
それに対応してノードN11の電位も低くなり、その電位
がインバータ62aの回路閾値V0以下になると、信号S62が
“H"から“L"へ遷移する。ところが、NORゲート63bの出
力が“H"状態に保持されているため、NORゲート63aの出
力が変化せず、従って制御信号S60も“H"状態のままで
ある。出力パルスS50が“H"から“L"に遷移すると、ノ
ードN12が“L"から“H"に遷移し、その遷移時にキャパ
シタ72によってノードN13の電位が（Vbb−Vt＋Vcc）へ
上昇する。すると、NMOS73がオンするため、ノードN13
の電位がVtへと降下していく。
それに対応してノードN11の電位も低くなり、その電位
がインバータ62aの回路閾値V0以下になると、信号S62が
“H"から“L"へ遷移する。ところが、NORゲート63bの出
力が“H"状態に保持されているため、NORゲート63aの出
力が変化せず、従って制御信号S60も“H"状態のままで
ある。出力パルスS50が“H"から“L"に遷移すると、ノ
ードN12が“L"から“H"に遷移し、その遷移時にキャパ
シタ72によってノードN13の電位が（Vbb−Vt＋Vcc）へ
上昇する。すると、NMOS73がオンするため、ノードN13
の電位がVtへと降下していく。
遅延回路64の遅延時間T1が経過すると、NORゲート66,
63bを通してそのNORゲート63bの出力が“L"になるた
め、NORゲート63aの出力が“H"になり、制御信号S60が
“H"から“L"へ遷移する。これにより、チャージポンプ
回路70における１回のポンピング動作が終了する。
63bを通してそのNORゲート63bの出力が“L"になるた
め、NORゲート63aの出力が“H"になり、制御信号S60が
“H"から“L"へ遷移する。これにより、チャージポンプ
回路70における１回のポンピング動作が終了する。
このようなポンピング動作において、電圧Vcc,Vss,Vb
bの変動により、ノードN11の電位がインバータ62aの回
路閾値V0の近傍で上下に移動した場合について説明す
る。
bの変動により、ノードN11の電位がインバータ62aの回
路閾値V0の近傍で上下に移動した場合について説明す
る。
出力パルスS50の半周期が2T0で、レベル保持回路60−
２により、制御信号S60が出力パルスS50の１周期4T0以
上の時間、“H"状態になっているので、前記の電圧変動
によって信号S62の“H"期間がどのように変化しても、
少なくとも１回は常にT2≧T0（但し、T2はポンピング動
作時間、T0はポンピング動作に必要な最小時間）とな
る。そのため、ノードN13の電位上昇が十分に行われ、
チャージポンプ回路70のポンピング動作が的確に行われ
てその動作が安定する。従って、基板バイアス電圧Vbb
の供給効率が向上する。
２により、制御信号S60が出力パルスS50の１周期4T0以
上の時間、“H"状態になっているので、前記の電圧変動
によって信号S62の“H"期間がどのように変化しても、
少なくとも１回は常にT2≧T0（但し、T2はポンピング動
作時間、T0はポンピング動作に必要な最小時間）とな
る。そのため、ノードN13の電位上昇が十分に行われ、
チャージポンプ回路70のポンピング動作が的確に行われ
てその動作が安定する。従って、基板バイアス電圧Vbb
の供給効率が向上する。
第５図は、本発明の第２の実施例を示す基板バイアス
発生回路の構成図であり、第１図中の要素と共通の要素
には共通の符号が付されている。
発生回路の構成図であり、第１図中の要素と共通の要素
には共通の符号が付されている。
この基板バイアス発生回路では、第１図のレベル保持
回路60−２に代えて、それと同機能（即ち、同一の制御
信号S60を出力する機能）を有する異なる回路構成のレ
ベル保持回路60−2Aを設けたものである。
回路60−２に代えて、それと同機能（即ち、同一の制御
信号S60を出力する機能）を有する異なる回路構成のレ
ベル保持回路60−2Aを設けたものである。
レベル保持回路60−2Aは、３個のインバータ65a,65b,
67と、ラッチ回路を構成する２個のNANDゲート63a−1,6
3b−１と、第１図中のものと同一の遅延回路64と、ラッ
チ動作制御用のNANDゲート66aとを、備えている。
67と、ラッチ回路を構成する２個のNANDゲート63a−1,6
3b−１と、第１図中のものと同一の遅延回路64と、ラッ
チ動作制御用のNANDゲート66aとを、備えている。
検出回路60−１から出力される信号S62はインバータ6
7に入力され、そのインバータ67の出力側とNANDゲート6
3b−１の出力側とが、NANDゲート63a−１の入力側に接
続されている。NANDゲート63a−１の出力側は、NANDゲ
ート63b−１及び遅延回路64の各入力側に接続されると
共に、縦続接続されたインバータ65a,65bを介してチャ
ージポンプ回路70中のNANDゲート71に接続されている。
さらに、NANDゲート63a−１の出力側と遅延回路64の出
力側とは、NANDゲート66aの入力側に接続され、そのNAN
Dゲート66aの出力側が、NANDゲート63b−１の入力側に
接続されている。
7に入力され、そのインバータ67の出力側とNANDゲート6
3b−１の出力側とが、NANDゲート63a−１の入力側に接
続されている。NANDゲート63a−１の出力側は、NANDゲ
ート63b−１及び遅延回路64の各入力側に接続されると
共に、縦続接続されたインバータ65a,65bを介してチャ
ージポンプ回路70中のNANDゲート71に接続されている。
さらに、NANDゲート63a−１の出力側と遅延回路64の出
力側とは、NANDゲート66aの入力側に接続され、そのNAN
Dゲート66aの出力側が、NANDゲート63b−１の入力側に
接続されている。
以上のように構成される基板バイアス発生回路は、第
１の実施例と同様の動作を行う。その動作を第４図を参
照しつつ、以下説明する。
１の実施例と同様の動作を行う。その動作を第４図を参
照しつつ、以下説明する。
先ず、基板バイアス電圧Vbbの電位が上昇して浅くな
ると、それに対応してノードN11の電位も高くなり、そ
の電位がインバータ62aの回路閾値V0を越えると、イン
バータ62a,62bを介して信号S62が“L"から“H"に遷移す
る。信号S62が“H"になると、インバータ67の出力が
“H"から“L"に遷移し、NANDゲート63a−１の出力が
“L"から“H"に遷移する。すると、インバータ65a,65b
を介して制御信号S60が“L"から“H"に遷移し、チャー
ジポンプ回路70のポンピング動作が可能となる。
ると、それに対応してノードN11の電位も高くなり、そ
の電位がインバータ62aの回路閾値V0を越えると、イン
バータ62a,62bを介して信号S62が“L"から“H"に遷移す
る。信号S62が“H"になると、インバータ67の出力が
“H"から“L"に遷移し、NANDゲート63a−１の出力が
“L"から“H"に遷移する。すると、インバータ65a,65b
を介して制御信号S60が“L"から“H"に遷移し、チャー
ジポンプ回路70のポンピング動作が可能となる。
NANDゲート63a−１の出力が“H"になると、NANDゲー
ト63b−１の出力が“L"となり、そのNANDゲート63a−１
がディスエーブル状態（禁止状態）となり、少なくとも
再びNANDゲート63b−１の出力が“H"となるまで（即
ち、遅延回路64の遅延時間T1の間）、制御信号S60は
“H"状態を保持する。
ト63b−１の出力が“L"となり、そのNANDゲート63a−１
がディスエーブル状態（禁止状態）となり、少なくとも
再びNANDゲート63b−１の出力が“H"となるまで（即
ち、遅延回路64の遅延時間T1の間）、制御信号S60は
“H"状態を保持する。
基板バイアス電圧Vbbの電位が深くなってノードN11の
電位も低くなり、その電位がインバータ62aの回路閾値V
0以下になると、信号S62が“H"から“L"へ遷移し、イン
バータ67の出力が“L"から“H"へと遷移する。ところ
が、NANDゲート63b−１の出力が“L"状態に保持されて
いるため、NANDゲート63a−１の出力が変化せず、従っ
て制御信号S60も“H"状態のままである。遅延回路64の
遅延時間T1が経過すると、NANDゲート66aを介してNAND
ゲート63b−１の出力が“H"になるため、制御信号S60が
“H"から“L"へ遷移する。
電位も低くなり、その電位がインバータ62aの回路閾値V
0以下になると、信号S62が“H"から“L"へ遷移し、イン
バータ67の出力が“L"から“H"へと遷移する。ところ
が、NANDゲート63b−１の出力が“L"状態に保持されて
いるため、NANDゲート63a−１の出力が変化せず、従っ
て制御信号S60も“H"状態のままである。遅延回路64の
遅延時間T1が経過すると、NANDゲート66aを介してNAND
ゲート63b−１の出力が“H"になるため、制御信号S60が
“H"から“L"へ遷移する。
以上のように、この第２の実施例では、制御信号S60
が第１の実施例と同様の動作となるため、第１の実施例
と同様に、チャージポンプ回路70の安定な動作が得られ
る。
が第１の実施例と同様の動作となるため、第１の実施例
と同様に、チャージポンプ回路70の安定な動作が得られ
る。
なお、本発明は図示の実施例に限定されず、種々の変
形が可能である。その変形例としては、例えば次のよう
なものがある。
形が可能である。その変形例としては、例えば次のよう
なものがある。
（ｉ） 検出回路60−１は、Ｐチャネル型MOSトランジ
スタやバイポーラ型トランジスタ等の他のトランジスタ
を用いて構成してもよい。
スタやバイポーラ型トランジスタ等の他のトランジスタ
を用いて構成してもよい。
（ii） レベル保持回路60−2,60−2Aは、図示以外の回
路で構成してもよい。例えば、NORゲート63a,63b及びNA
NDゲート63a−1,63b−１以外のゲート回路を用いてラッ
チ回路を構成してもよい。遅延回路64は、他の偶数段あ
るいは奇数段のインバータで構成したり、または他のゲ
ート回路等を用いて構成してもよい。また、遅延回路64
における4T0以上の最適な遅延時間は、回路構成により
異なるので、その構成に適した遅延時間を適宜設定すれ
ばよい。
路で構成してもよい。例えば、NORゲート63a,63b及びNA
NDゲート63a−1,63b−１以外のゲート回路を用いてラッ
チ回路を構成してもよい。遅延回路64は、他の偶数段あ
るいは奇数段のインバータで構成したり、または他のゲ
ート回路等を用いて構成してもよい。また、遅延回路64
における4T0以上の最適な遅延時間は、回路構成により
異なるので、その構成に適した遅延時間を適宜設定すれ
ばよい。
（iii） チャージポンプ回路70は、他の制御信号によ
っても動作を制御することが可能な構成に変形したり、
あるいは２個以上のチャージポンプ回路を設けるように
してもよい。
っても動作を制御することが可能な構成に変形したり、
あるいは２個以上のチャージポンプ回路を設けるように
してもよい。
（発明の効果） 以上詳細に説明したように、本発明によれば、遅延回
路を設けたので、制御信号が一旦、活性化状態になる
と、その活性化状態が基板バイアス電圧の生成に要する
期間以上、保持される。そのため、電源電圧等の変動に
より、制御信号のタイミングがずれても、チャージポン
プ回路のポンピング動作に必要な最小時間（即ち、基板
バイアス電圧の生成に要する期間）は確保される。従っ
て、ポンピング動作の安定化が図れる。
路を設けたので、制御信号が一旦、活性化状態になる
と、その活性化状態が基板バイアス電圧の生成に要する
期間以上、保持される。そのため、電源電圧等の変動に
より、制御信号のタイミングがずれても、チャージポン
プ回路のポンピング動作に必要な最小時間（即ち、基板
バイアス電圧の生成に要する期間）は確保される。従っ
て、ポンピング動作の安定化が図れる。
第１図は本発明の第１の実施例を示す基板バイアス発生
回路の構成図、第２図は従来の基板バイアス発生回路の
構成図、第３図は第２図の動作波形図、第４図は第１図
の動作波形図、第５図は本発明の第２の実施例を示す基
板バイアス発生回路の構成図である。 40……基板、50……発振回路、60……基板バイアスレベ
ル検出回路、60−１……検出回路、60−2,60−2A……レ
ベル保持回路、64……遅延回路、70……チャージポンプ
回路、S50……出力パルス、S60……制御信号、Vbb……
基板バイアス電圧。
回路の構成図、第２図は従来の基板バイアス発生回路の
構成図、第３図は第２図の動作波形図、第４図は第１図
の動作波形図、第５図は本発明の第２の実施例を示す基
板バイアス発生回路の構成図である。 40……基板、50……発振回路、60……基板バイアスレベ
ル検出回路、60−１……検出回路、60−2,60−2A……レ
ベル保持回路、64……遅延回路、70……チャージポンプ
回路、S50……出力パルス、S60……制御信号、Vbb……
基板バイアス電圧。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−207962（ＪＰ，Ａ) 特開 昭61−294690（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 11/407
Claims (1)
- 【請求項１】出力パルスを出力する発振回路と、前記出
力パルス及び第１の論理レベルの制御信号に応答して基
板に供給するための基板バイアス電圧を生成するチャー
ジポンプ回路と、前記基板バイアス電圧のレベルを検出
しその検出結果に応じて前記第１の論理レベルまたは第
２の論理レベルの前記制御信号を出力する基板バイアス
レベル検出回路とを備えた基板バイアス発生回路におい
て、 前記チャージポンプ回路と前記基板バイアスレベル検出
回路との間に配置され、前記チャージポンプ回路が前記
基板バイアス電圧の生成に要する期間以上前記制御信号
を遅延させる遅延回路を設けたことを特徴とする基板バ
イアス発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2025876A JP2927487B2 (ja) | 1990-02-05 | 1990-02-05 | 基板バイアス発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2025876A JP2927487B2 (ja) | 1990-02-05 | 1990-02-05 | 基板バイアス発生回路 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9016629A Division JPH09245478A (ja) | 1997-01-30 | 1997-01-30 | 基板バイアス発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03230559A JPH03230559A (ja) | 1991-10-14 |
| JP2927487B2 true JP2927487B2 (ja) | 1999-07-28 |
Family
ID=12177990
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2025876A Expired - Fee Related JP2927487B2 (ja) | 1990-02-05 | 1990-02-05 | 基板バイアス発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2927487B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4440058B2 (ja) | 2004-09-28 | 2010-03-24 | パナソニック株式会社 | 半導体集積回路 |
| JP4576199B2 (ja) | 2004-10-19 | 2010-11-04 | パナソニック株式会社 | 降圧電圧出力回路 |
-
1990
- 1990-02-05 JP JP2025876A patent/JP2927487B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03230559A (ja) | 1991-10-14 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |