JPH056671A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH056671A JPH056671A JP3185284A JP18528491A JPH056671A JP H056671 A JPH056671 A JP H056671A JP 3185284 A JP3185284 A JP 3185284A JP 18528491 A JP18528491 A JP 18528491A JP H056671 A JPH056671 A JP H056671A
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- JP
- Japan
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- bit line
- signal
- transistors
- pair
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- Pending
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Abstract
(57)【要約】
【目的】 ＶBLのへたりにかかわらずメモリセルのLow
読み出しのマージンを向上できる半導体記憶装置を得る
こと。 【構成】 ＶBL検知回路５によりプリチャージ期間が終
わると同時にビット線のプリチャージレベルを検知し、
ビット線対が正常にプリチャージされた場合は、通常の
タイミングでＹ信号を発生し、一方、ビット線対のプリ
チャージレベルがへたった場合はＹ信号の発生を遅らせ
るＹ信号遅延回路４０を設けた。
読み出しのマージンを向上できる半導体記憶装置を得る
こと。 【構成】 ＶBL検知回路５によりプリチャージ期間が終
わると同時にビット線のプリチャージレベルを検知し、
ビット線対が正常にプリチャージされた場合は、通常の
タイミングでＹ信号を発生し、一方、ビット線対のプリ
チャージレベルがへたった場合はＹ信号の発生を遅らせ
るＹ信号遅延回路４０を設けた。
Description
【０００１】
【産業上の利用分野】この発明は半導体記憶装置に関す
るものである。
るものである。
【０００２】
【従来の技術】図４は従来の半導体記憶装置の構成図
で、図において、３０はビット線をプリチャージするた
めのＶBL発生回路、１はＶBL発生回路３０とビット線対
をつなげるｎ型トランジスタ、２はビット線対をイコラ
イズするｎ型トランジスタ、３，４はビット線対とＩ／
Ｏ線対をつなげるｎ型トランジスタであり、メモリセル
ＭＣはワード線ＷＬとビット線ＢＬの交点に配置され
る。また、図５は図４の半導体記憶装置のメモリセルに
Lowが記憶されていたときのリード動作についてのタイ
ミング図である。
で、図において、３０はビット線をプリチャージするた
めのＶBL発生回路、１はＶBL発生回路３０とビット線対
をつなげるｎ型トランジスタ、２はビット線対をイコラ
イズするｎ型トランジスタ、３，４はビット線対とＩ／
Ｏ線対をつなげるｎ型トランジスタであり、メモリセル
ＭＣはワード線ＷＬとビット線ＢＬの交点に配置され
る。また、図５は図４の半導体記憶装置のメモリセルに
Lowが記憶されていたときのリード動作についてのタイ
ミング図である。
【０００３】次にメモリセルにLow が記憶されていたと
きのリード動作について説明する。リードサイクルの前
のプリチャージ期間はφeqがHighであり、ビット線対は
ＶBL発生回路３０により（１／２）ＶCCにプリチャージ
されている。リードサイクルになるとφeqがLow にな
り、ビット線対がＶBL発生回路３０から切り離され、フ
ローティング状態になる。そして、ワード線が立ち上が
り、メモリセルのLow がビット線に読み出され、ビット
線のレベルは（１／２）ＶCCから少し下がる。このと
き、ビット線と対をなす／ビット線のレベルは（１／
２）ＶCCのままである。
きのリード動作について説明する。リードサイクルの前
のプリチャージ期間はφeqがHighであり、ビット線対は
ＶBL発生回路３０により（１／２）ＶCCにプリチャージ
されている。リードサイクルになるとφeqがLow にな
り、ビット線対がＶBL発生回路３０から切り離され、フ
ローティング状態になる。そして、ワード線が立ち上が
り、メモリセルのLow がビット線に読み出され、ビット
線のレベルは（１／２）ＶCCから少し下がる。このと
き、ビット線と対をなす／ビット線のレベルは（１／
２）ＶCCのままである。
【０００４】その後、センスアンプＳＡが動作し、ビッ
ト線対のレベルはLow が記憶されていたメモリセルにつ
ながっているビット線が０Ｖ、他方のビット線がＶCCに
増幅される。その後、Ｙ信号が発生し、ビット線対の情
報がＩ／Ｏ線対に送られる。１つのサイクルが終了する
と、φeqがHighになり、ビット線対がショートし、ＶBL
発生回路とつながることにより、ＶCCと０Ｖに増幅され
ていたビット線のレベルが（１／２）ＶCCレベルにな
り、次の動作に備える。
ト線対のレベルはLow が記憶されていたメモリセルにつ
ながっているビット線が０Ｖ、他方のビット線がＶCCに
増幅される。その後、Ｙ信号が発生し、ビット線対の情
報がＩ／Ｏ線対に送られる。１つのサイクルが終了する
と、φeqがHighになり、ビット線対がショートし、ＶBL
発生回路とつながることにより、ＶCCと０Ｖに増幅され
ていたビット線のレベルが（１／２）ＶCCレベルにな
り、次の動作に備える。
【０００５】
【発明が解決しようとする課題】従来の半導体記憶装置
は以上のように構成されているので、以下のような問題
点があった。即ち、ビット線が他の線に接触する等によ
り、ビット線のプリチャージ電圧にへたりが生じ、例え
ば、図５の点線で示すようにプリチャージ期間にビット
線対が（１／２）ＶCCレベルまでプリチャージされなか
ったとすると、次のリードサイクルでワード線が立ち上
がり、メモリセルの Lowがビット線に読み出された時に
ビット線のレベルが（１／２）ＶCCからあまり下がら
ず、センスアンプが動作してもビット線対が０Ｖ及びＶ
CCに増幅されるのに時間がかかり、十分増幅されないう
ちに時刻ｔでＹ信号が発生し、Ｉ／Ｏ線対に伝わってし
まい、誤動作を起こすという問題点である。
は以上のように構成されているので、以下のような問題
点があった。即ち、ビット線が他の線に接触する等によ
り、ビット線のプリチャージ電圧にへたりが生じ、例え
ば、図５の点線で示すようにプリチャージ期間にビット
線対が（１／２）ＶCCレベルまでプリチャージされなか
ったとすると、次のリードサイクルでワード線が立ち上
がり、メモリセルの Lowがビット線に読み出された時に
ビット線のレベルが（１／２）ＶCCからあまり下がら
ず、センスアンプが動作してもビット線対が０Ｖ及びＶ
CCに増幅されるのに時間がかかり、十分増幅されないう
ちに時刻ｔでＹ信号が発生し、Ｉ／Ｏ線対に伝わってし
まい、誤動作を起こすという問題点である。
【０００６】この発明は上記のような問題点を解消する
ためになされたもので、ビット線のプリチャージ電圧に
へたりが生じていたとしても読み出しマージンを確保で
きる半導体記憶装置を得ることを目的とする。
ためになされたもので、ビット線のプリチャージ電圧に
へたりが生じていたとしても読み出しマージンを確保で
きる半導体記憶装置を得ることを目的とする。
【０００７】
【課題を解決するための手段】この発明に係る半導体記
憶装置は、プリチャージ期間の終了と同時にＶBLのへた
りを検知し、次のリードサイクルでＹ信号の発生を遅ら
せるようにしたものである。
憶装置は、プリチャージ期間の終了と同時にＶBLのへた
りを検知し、次のリードサイクルでＹ信号の発生を遅ら
せるようにしたものである。
【０００８】
【作用】この発明における半導体記憶装置は、プリチャ
ージ期間にＶBLがへたった時に次のリードサイクルでＹ
信号が遅れて発生されるので、 Low読み出しにマージン
ができる。
ージ期間にＶBLがへたった時に次のリードサイクルでＹ
信号が遅れて発生されるので、 Low読み出しにマージン
ができる。
【０００９】
【実施例】以下、この発明の一実施例を図について説明
する。図１はこの発明の一実施例による半導体記憶装置
の一部を示す図であって、従来例を示す図４に、プリチ
ャージ期間が終わると同時にＶBLレベルを検知する回路
と、ＶBLが設定値に対してへたっているときはＹ信号を
遅らせ、ＶBLが設定値のときは通常のタイミングでＹ信
号を発生する回路が加わっている。
する。図１はこの発明の一実施例による半導体記憶装置
の一部を示す図であって、従来例を示す図４に、プリチ
ャージ期間が終わると同時にＶBLレベルを検知する回路
と、ＶBLが設定値に対してへたっているときはＹ信号を
遅らせ、ＶBLが設定値のときは通常のタイミングでＹ信
号を発生する回路が加わっている。
【００１０】図１において、５はＶBL検知回路、７，
９，１３はｎ型トランジスタ、６，１０，１４はｐ型ト
ランジスタであり、トランジスタ６，７、９，１０およ
び１３，１４はそれぞれトランスファゲートを構成して
いる。また、８，１１，１２はインバータであり、上記
６〜１４により、コラムデコーダ選択信号（Ｙ信号）を
遅延するＹ信号遅延回路４０が構成されている。
９，１３はｎ型トランジスタ、６，１０，１４はｐ型ト
ランジスタであり、トランジスタ６，７、９，１０およ
び１３，１４はそれぞれトランスファゲートを構成して
いる。また、８，１１，１２はインバータであり、上記
６〜１４により、コラムデコーダ選択信号（Ｙ信号）を
遅延するＹ信号遅延回路４０が構成されている。
【００１１】図２は図１におけるＶBL検知回路の構成図
であり、図において、１５はｐ型トランジスタ、１６，
１７はｎ型トランジスタ、１８〜２３はインバータ、２
１は２入力ＮＯＲ回路である。
であり、図において、１５はｐ型トランジスタ、１６，
１７はｎ型トランジスタ、１８〜２３はインバータ、２
１は２入力ＮＯＲ回路である。
【００１２】また、図３は図１の半導体記憶装置のメモ
リセルに Lowが記憶されていたときのリード動作につい
てのタイミング図である。
リセルに Lowが記憶されていたときのリード動作につい
てのタイミング図である。
【００１３】以下、この図１ないし図３を参照してメモ
リセルに Lowが記憶されている場合についての動作につ
いて説明する。
リセルに Lowが記憶されている場合についての動作につ
いて説明する。
【００１４】まず最初に、ビット線対が正常にプリチャ
ージされる場合について述べる。リードサイクルの前の
プリチャージ期間はφeqがHighであり、ビット線対はＶ
BL発生回路３０により、ＶBLにプリチャージされてい
る。
ージされる場合について述べる。リードサイクルの前の
プリチャージ期間はφeqがHighであり、ビット線対はＶ
BL発生回路３０により、ＶBLにプリチャージされてい
る。
【００１５】一方、図２に示すＶBL検知回路５内のノー
ドＢは Lowであり、トランジスタ１６はオフしており、
ノードＣはトランジスタ１５のＶthを制御することによ
り、ＶBL＋Ｖth1 ＋Ｖth2 にゆるやかにプリチャージさ
れている。ここで、Ｖth1 はトランジスタ１６のＶth、
Ｖth2 はトランジスタ１７のＶthである。インバータ１
８はこのＶBL＋Ｖth1 ＋Ｖth2 をHighと判定するように
設定されており、その結果、ノードＤは Lowになってい
る。その後、φeqが Lowになると、ノードＡはHighから
Lowになり、ノードＢは一瞬Highになり、トランジスタ
１６がＯＮする。ここで、ＶBL発生回路３０は正常にＶ
BLを発生しているので、ノードＣは最初のＶBL＋Ｖth1
＋Ｖth2 から変化せず、ノードＤは Lowのままであり、
トランジスタ６，７がＯＮ、トランジスタ９，１０，１
３，１４はＯＦＦしている。一方、ビット線対はＶBL発
生回路３０から切り離され、フローティング状態になっ
ている。その後、従来と同様にワード線が立ち上がり、
センスアンプＳＡが動作し、ビット線対がＶCCと０Ｖに
増幅された後、Ｙ信号が発生する。ここで、トランジス
タ６，７がＯＮ、トランジスタ９，１０，１３，１４は
ＯＦＦしているので、Ｙ信号は通常のタイミングで伝わ
る。
ドＢは Lowであり、トランジスタ１６はオフしており、
ノードＣはトランジスタ１５のＶthを制御することによ
り、ＶBL＋Ｖth1 ＋Ｖth2 にゆるやかにプリチャージさ
れている。ここで、Ｖth1 はトランジスタ１６のＶth、
Ｖth2 はトランジスタ１７のＶthである。インバータ１
８はこのＶBL＋Ｖth1 ＋Ｖth2 をHighと判定するように
設定されており、その結果、ノードＤは Lowになってい
る。その後、φeqが Lowになると、ノードＡはHighから
Lowになり、ノードＢは一瞬Highになり、トランジスタ
１６がＯＮする。ここで、ＶBL発生回路３０は正常にＶ
BLを発生しているので、ノードＣは最初のＶBL＋Ｖth1
＋Ｖth2 から変化せず、ノードＤは Lowのままであり、
トランジスタ６，７がＯＮ、トランジスタ９，１０，１
３，１４はＯＦＦしている。一方、ビット線対はＶBL発
生回路３０から切り離され、フローティング状態になっ
ている。その後、従来と同様にワード線が立ち上がり、
センスアンプＳＡが動作し、ビット線対がＶCCと０Ｖに
増幅された後、Ｙ信号が発生する。ここで、トランジス
タ６，７がＯＮ、トランジスタ９，１０，１３，１４は
ＯＦＦしているので、Ｙ信号は通常のタイミングで伝わ
る。
【００１６】次に、ビット線対がＶBL発生回路３０の発
生するＶBLに対し、何らかの原因でΔＶだけへたってプ
リチャージされる場合について述べる。リードサイクル
の前のプリチャージ期間については今述べたビット線対
が正常にプリチャージされている場合と全く同様であ
る。φeqが Lowになると、前記と同様にトランジスタ１
６がオンする。ここでＶBL発生回路３０がＶBL−ΔＶし
か発生していなかったとすると、ノードＣはＶBL＋Ｖ
th1 ＋Ｖth2 からΔＶだけ下がり、その結果インバータ
１８がノードＣのレベルを Lowと判定し、ノードＤがHi
ghになり、トランジスタ９，１０，１３，１４がＯＮ、
トランジスタ６，７がＯＦＦする。その後、ワード線が
立ち上がり、センスが開始するが、ビット線のひらきは
正常な場合に比べてかなり遅い。次にＹ信号が発生する
が、トランジスタ６，７がＯＦＦ、トランジスタ９，１
０，１３，１４がＯＮしているため、Ｙ信号はインバー
タ１１，１２で構成されるディレイ回路を通って遅れて
伝わる。このため、ビット線対がＶCCと０Ｖに十分増幅
されてから、Ｉ／Ｏ線に伝わることになり、従来のよう
な誤動作は起こらなくなる。
生するＶBLに対し、何らかの原因でΔＶだけへたってプ
リチャージされる場合について述べる。リードサイクル
の前のプリチャージ期間については今述べたビット線対
が正常にプリチャージされている場合と全く同様であ
る。φeqが Lowになると、前記と同様にトランジスタ１
６がオンする。ここでＶBL発生回路３０がＶBL−ΔＶし
か発生していなかったとすると、ノードＣはＶBL＋Ｖ
th1 ＋Ｖth2 からΔＶだけ下がり、その結果インバータ
１８がノードＣのレベルを Lowと判定し、ノードＤがHi
ghになり、トランジスタ９，１０，１３，１４がＯＮ、
トランジスタ６，７がＯＦＦする。その後、ワード線が
立ち上がり、センスが開始するが、ビット線のひらきは
正常な場合に比べてかなり遅い。次にＹ信号が発生する
が、トランジスタ６，７がＯＦＦ、トランジスタ９，１
０，１３，１４がＯＮしているため、Ｙ信号はインバー
タ１１，１２で構成されるディレイ回路を通って遅れて
伝わる。このため、ビット線対がＶCCと０Ｖに十分増幅
されてから、Ｉ／Ｏ線に伝わることになり、従来のよう
な誤動作は起こらなくなる。
【００１７】
【発明の効果】以上のように、この発明に係る半導体記
憶装置によれば、プリチャージ期間にＶBLがへたってい
るときは、次の読み出し動作で、Ｙ信号を遅らせるよう
に構成したので、Low 読み出しにマージンが得られる効
果がある。
憶装置によれば、プリチャージ期間にＶBLがへたってい
るときは、次の読み出し動作で、Ｙ信号を遅らせるよう
に構成したので、Low 読み出しにマージンが得られる効
果がある。
【図１】この発明の一実施例による半導体記憶装置の回
路図である。
路図である。
【図２】図１におけるＶBL検知回路の構成を示す回路図
である。
である。
【図３】図１，図２の動作を示すタイミング図である。
【図４】従来の半導体記憶装置の回路図である。
【図５】図４の動作を示すタイミング図である。
５ ＶBL検知回路 ３０ ＶBL発生回路
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成３年１２月１０日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項１
【補正方法】変更
【補正内容】
Claims (1)
- 【特許請求の範囲】 【請求項１】 プリチャージ期間が終わると同時にビッ
ト線プリチャージレーザ（以下、ＶBLという）を検知す
るＶBL検知回路と、前記ＶBL検知回路によりＶBLのへた
りが検知された時は、前記プリチャージ期間の直後の読
み出し動作でコラムデコーダ選択信号（以下、Ｙ信号と
いう）を遅らせるＹ信号遅延回路とを備えたことを特徴
とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3185284A JPH056671A (ja) | 1991-06-27 | 1991-06-27 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3185284A JPH056671A (ja) | 1991-06-27 | 1991-06-27 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH056671A true JPH056671A (ja) | 1993-01-14 |
Family
ID=16168153
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3185284A Pending JPH056671A (ja) | 1991-06-27 | 1991-06-27 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH056671A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100527593B1 (ko) * | 1998-07-21 | 2006-02-13 | 주식회사 하이닉스반도체 | 비트라인 프리차지 전압(vblp) 및 셀 플레이트전압(vcp) 제어 장치 |
-
1991
- 1991-06-27 JP JP3185284A patent/JPH056671A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100527593B1 (ko) * | 1998-07-21 | 2006-02-13 | 주식회사 하이닉스반도체 | 비트라인 프리차지 전압(vblp) 및 셀 플레이트전압(vcp) 제어 장치 |
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