KR100734306B1 - 딥 파워 다운 모드 탈출 후 전원 레벨을 조기에안정화시키는 메모리 장치 - Google Patents

딥 파워 다운 모드 탈출 후 전원 레벨을 조기에안정화시키는 메모리 장치 Download PDF

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Abstract

본 발명은 딥 파워 다운 모드 탈출 후 전원 레벨을 조기에 안정화시키는 메모리 장치가 개시된다. 메모리 장치는 딥 파워 다운 탈출 펄스 발생부, 딥 파워 다운 탈출 모드 신호 발생부, 전류 구동부, 제어부 그리고 전압 발생부를 포함한다. 딥 파워 다운 탈출 펄스 발생부는 딥 파워 다운 명령에 응답하여 소정의 펄스 폭을 갖는 딥 파워 다운 탈출 펄스를 발생하고, 딥 파워 다운 탈출 모드 신호 발생부는 딥 파워 다운 탈출 펄스에 응답하여 딥 파워 다운 탈출 모드 바이어스 신호를 발생한다. 전류 구동부는 딥 파워 다운 탈출 모드 바이어스 신호와 기준 전압에 응답하여 딥 파워 다운 탈출 모드 기준 전압을 발생하고, 제어부는 딥 파워 다운 탈출 모드 바이어스 신호 또는 액티브 명령에 응답하여 인에이블 신호를 발생한다. 전압 발생부는 인에이블 신호에 응답하여 딥 파워 다운 탈출 모드 기준 전압과 내부 전원 전압을 비교하고 내부 전원 전압을 발생한다. 본 발명의 메모리 장치는 액티브 명령 이전에 DPD 탈출 모드에서 액티브 모드에 사용되는 내부 전원 전압을 미리 발생시키기 때문에, 종래의 DPD 모드 탈출 후 파워-업 보장 시간을 줄일 수 있다.
딥 파워 다운 명령, 액티브 명령, 딥 파워 다운 탈출 모드, 내부 전원 전압

Description

딥 파워 다운 모드 탈출 후 전원 레벨을 조기에 안정화시키는 메모리 장치{Memory device for early stabilizing power level after deep power down mode exit}
도 1은 딥 파워 다운 모드에서 스탠바이 모드 또는 액티브 모드로의 전환에 따른 메모리 장치의 동작을 설명하는 도면이다.
도 2는 도 1의 딥 파워 다운(DPD) 모드 탈출 후 파워-업 보장 시간을 필요로 하는 종래의 메모리 장치를 설명하는 블락 다이어그램이다.
도 3은 본 발명의 일실시예에 따른 메모리 장치를 설명하는 블락 다이어그램이다.
도 4는 도 3의 펄스 발생부의 일실시예에 따른 회로 다이어그램이다.
도 5는 도 4의 펄스 발생부의 동작 타이밍 다이어그램이다.
도 6은 도 3의 펄스 발생부의 다른 실시예에 따른 회로 다이어그램이다.
도 7은 도 3의 전류 구동부를 설명하는 회로 다이어그램이다.
도 8 도 3의 액티브용 내부 전원 전압 발생부를 설명하는 회로 다이어그램이다.
도 9는 도 8의 액티브용 내부 전원 전압 발생부 내 제어부의 다른 실시예를 나타내는 도면이다.
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 딥 파워 다운 모드 탈출 후 전원 레벨을 조기에 안정화시키는 메모리 장치에 관한 것이다.
일반적으로, 반도체 메모리 장치는 스탠바이 모드(standby mode), 액티브 모드(operation mode) 그리고 딥 파워 다운 모드(deep power down mode)의 여러가지 동작 모드를 가지고 있다. 스탠바이 모드란 칩 인에이블 신호(/CE)가 로직 하이레벨의 상태로, 칩이 선택되어 있지 않은 상태를 말한다. 액티브 모드는, 스탠바이 모드에서 명령(command)의 인가에 의해, 반도체 메모리 장치 고유의 읽기 동작과 쓰기 동작이 가능한 상태를 말한다. 스탠바이 모드일 때와 액티브 모드일 때의 내부 전원 전압들의 레벨은 동일하다. 딥 파워 다운 모드는, 스탠바이 모드 및 액티브 모드일 때의 내부 전원 전압들의 레벨을 다운시켜, 내부 전원 전압들에 의하여 동작하는 모든 회로들을 정지할 수 있고, 승압 회로 또는 강압 회로를 포함하는 내부 전압 발생 회로에서 소비되는 전류를 제로로 할 수 있다.
도 1은 딥 파워 다운 모드에서 스탠바이 모드 또는 액티브 모드로의 전환에 따른 메모리 장치의 동작을 설명하는 도면이다. 도 1을 참조하면, 딥 파워 다운(Deep Power Down : DPD) 명령이 로직 하이에서 로직 로우로 천이함에 따라, 메모리 장치는 DPD 모드로 진입한다. DPD 모드에서는 스탠바이 모드 또는 액티브 모드일 때의 내부 전원 전압 레벨을 예컨대, 0V까지 다운시킨다.
이 후, DPD 명령의 로직 로우에서 로직 하이로의 천이에 응답하여, 메모리 장치는 DPD 모드를 탈출하게 되고, 내부 전원 전압은 0V로부터 설정된 전압 레벨로 승압하게 된다. 내부 전원 전압이 설정된 전압 레벨로까지 올라가는 데에는 시간이 걸린다. 이에 따라, 메모리 장치는 DPD 모드 탈출 후 파워-업 보장 시간이 지난 후에야 스탠바이 모드 또는 액티브 모드에 들어간다.
도 2는 도 1의 DPD 모드 탈출 후 파워-업 보장 시간을 필요로 하는 종래의 메모리 장치를 설명하는 블락 다이어그램이다. 도 2를 참조하면, 메모리 장치(200)는 다른 전압 레벨의 내부 전원 전압들을 필요로 한다. 내부 전원 전압들은 메모리 셀 어레이 블락에 사용되는 지 아니면 주변 회로에 사용되는 지에 따라, 그리고 딥 파워 다운 모드에서 사용되는 지 아니면 스탠바이 모드 또는 액티브 모드에서 사용되는 지에 따라 구별되어 발생된다.
메모리 장치(200)는 스탠바이용 내부 전압 발생 회로(210), 액티브용 내부 전압 발생 회로(220), 스탠바이용 어레이 내부 전압 발생 회로(230), 액티브용 어레이 내부 전압 발생 회로(240), 스탠바이용 고전압 발생 회로(250), 액티브용 고전압 발생 회로(260), 그리고 DC 바이어스 회로(270)를 포함한다.
스탠바이용 전압 발생 회로들(210, 230, 250)은 DPD 명령에 응답하여 스탠 바이 모드일 때 사용되는 내부 전원 전압(VINT), 어레이용 내부 전원 전압(VINTA) 및 고전압(VPP)을 발생한다. 액티브용 전압 발생 회로들(220, 240, 260)은 액티브(ACT) 명령에 응답하여 액티브 모드일 때 사용되는 내부 전원 전압(VINT), 어레이용 내부 전원 전압(VINTA) 및 고전압(VPP)을 발생한다.
스탠바이 모드에서 사용되는 내부 전원 전압(VINT), 어레이용 내부 전원 전압(VINTA) 및 고전압(VPP)의 레벨들은 액티브 모드에서 사용되는 내부 전원 전압(VINT), 어레이용 내부 전원 전압(VINTA) 및 고전압(VPP)의 레벨들과 전압 레벨이 동일하다. 다만, 액티브 모드에서 사용되는 내부 전원 전압(VINT), 어레이용 내부 전원 전압(VINTA) 및 고전압(VPP)은 스탠바이 모드에서 사용되는 내부 전원 전압(VINT), 어레이용 내부 전원 전압(VINTA) 및 고전압(VPP)에 비하여 구동되는 전류량이 크다는 차이점이 있다.
DPD 모드 탈출시의 내부 전원 전압(VINT), 어레이용 내부 전원 전압(VINTA) 및 고전압(VPP)은 스탠바이용 전압 발생 회로들(210, 230, 250)에 의해 발생되는 내부 전원 전압(VINT), 어레이용 내부 전원 전압(VINTA) 및 고전압(VPP)의 전류 구동력을 갖는다. 이에 따라, 메모리 장치(100)는, DPD 모드 탈출 후, 내부 전원 전압(VINT), 어레이용 내부 전원 전압(VINTA) 및 고전압(VPP)이 액티브 모드 때 설정되는 전류 구동력을 갖기까지 시간이 필요하다. 그리하여, 도 1의 DPD 모드 탈출 후 파워-업 보장 시간이 필요하다.
DPD 모드 탈출 후 파워-업 보장 시간은, 메모리 장치의 규정(SPEC.)에 통상적으로 200㎲ 정도로 정해 놓고 있다. 이 시간은 메모리 장치가 장착되는 시스템의 입장에서 보면 상당히 긴 시간이다. 그러므로, DPD 모드 탈출 후 파워-업 보장 시간을 줄일 수 있는 방안이 요구된다.
본 발명의 목적은 DPD 모드 탈출 후 파워-업 보장 시간을 줄일 수 있는 메모 리 장치를 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명의 일면에 따른 메모리 장치는, 딥 파워 다운 명령을 수신하여 딥 파워 다운 탈출 모드 바이어스 신호를 발생하는 바이어스 제어부와, 액티브 명령 또는 딥 파워 다운 탈출 모드 바이어스 신호에 응답하여 액티브 모드에 사용되는 내부 전원 전압을 발생하는 내부 전원 전압 발생부를 포함한다.
본 발명의 실시예들에 따라, 바이어스 제어부는, 딥 파워 다운 명령을 입력하여 딥 파워 다운 탈출 펄스 및 딥 파워 다운 탈출 모드 바이어스 신호를 발생하는 펄스 발생부와, 딥 파워 다운 탈출 모드 바이어스 신호와 기준 전압에 응답하여 딥 파워 다운 탈출 모드 기준 전압을 발생하는 전류 구동부를 포함할 수 있다.
본 발명의 실시예들에 따라, 펄스 발생부는, 딥 파워 다운 명령의 하강 에지에 응답하여 소정의 펄스 폭을 갖는 딥 파워 다운 탈출 펄스를 발생하는 딥 파워 다운 탈출 펄스 발생부와, 딥 파워 다운 탈출 펄스에 응답하여 딥 파워 다운 탈출 모드 바이어스 신호를 발생하는 딥 파워 다운 탈출 모드 신호 발생부를 포함할 수 있다.
본 발명의 실시예들에 따라, 딥 파워 다운 탈출 펄스 발생부는, 딥 파워 다운 명령을 지연시키고 반전시키는 지연단과, 딥 파워 다운 명령과 지연단의 출력을 입력하여 딥 파워 다운 탈출 펄스를 출력하는 노아 게이트를 포함할 수 있다.
본 발명의 실시예들에 따라, 딥 파워 다운 탈출 모드 신호 발생부는 딥 파워 다운 탈출 펄스를 입력하여 딥 파워 다운 탈출 모드 바이어스 신호를 발생하는 버퍼로 구성될 수 있다.
본 발명의 실시예들에 따라, 딥 파워 다운 탈출 모드 신호 발생부는, 딥 파워 다운 탈출 펄스에 응답하여 기준 전압으로부터 분배된 제1 노드 전압을 발생하는 제1 노드 전압 발생부와, 딥 파워 다운 탈출 펄스에 응답하여 전원 전압으로부터 분배된 제2 노드 전압을 발생하는 제2 노드 전압 발생부와, 딥 파워 다운 탈출 펄스에 응답하여 제1 노드 전압과 제2 노드 전압을 비교하는 비교부와, 그리고 비교부의 출력을 입력하여 딥 파워 다운 탈출 모드 바이어스 신호를 발생하는 버퍼부를 포함할 수 있다.
본 발명의 실시예들에 따라, 제1 노드 전압 발생부는, 기준 전압에 그 일단이 연결되는 제1 저항과, 제1 저항의 다른 단에 그 일단이 연결되는 제2 저항과, 그리고 제2 저항의 다른 단과 접지 전압 사이에 연결되고 상기 딥 파워 다운 탈출 펄스가 그 게이트에 연결되는 엔모스 트랜지스터를 포함할 수 있고, 제1 저항과 제2 저항 사이의 연결 노드가 제1 노드 전압으로 발생될 수 있다.
본 발명의 실시예들에 따라, 제2 노드 전압 발생부는, 전원 전압에 그 일단이 연결되는 제1 저항과, 제1 저항의 다른 단에 그 일단이 연결되는 제2 저항과, 그리고 제2 저항의 다른 단과 접지 전압 사이에 연결되고 딥 파워 다운 탈출 펄스가 그 게이트에 연결되는 엔모스 트랜지스터를 포함할 수 있고, 제1 저항과 제2 저항 사이의 연결 노드가 제2 노드 전압으로 발생될 수 있다.
본 발명의 실시예들에 따라, 전류 구동부는, 기준 전압과 딥 파워 다운 탈출 모드 기준 전압을 비교하는 비교부와, 비교부의 출력이 그 게이트에 연결되고 전원 전압이 그 소스에 연결되는 피모스 트랜지스터와, 피모스 트랜지스터의 드레인과 전압 사이에 직렬 연결되는 제1 내지 제4 저항들과, 제2 저항 양단에 연결되고 딥 파워 다운 탈출 모드 바이어스 신호가 그 게이트에 연결되는 제1 엔모스 트랜지스터와, 그리고 제4 저항 양단에 연결되고 딥 파워 다운 탈출 모드 바이어스 신호가 그 게이트에 연결되는 제2 엔모스 트랜지스터를 포함할 수 있다.
본 발명의 실시예들에 따라, 내부 전원 전압 발생부는, 딥 파워 다운 탈출 모드 바이어스 신호 또는 액티브 명령에 응답하여 인에이블 신호를 발생하는 제어부와, 인에이블 신호에 응답하여 딥 파워 다운 탈출 모드 기준 전압과 내부 전원 전압을 비교하고 내부 전원 전압을 발생하는 전압 발생부를 포함할 수 있다.
본 발명의 실시예들에 따라, 제어부는 딥 파워 다운 탈출 모드 바이어스 신호에 응답하여 액티브 명령을 전송하는 전송 게이트와, 전원 전압과 전송 게이트의 출력 사이에 연결되고 딥 파워 다운 탈출 모드 바이어스 신호가 그 게이트에 연결되는 피모스 트랜지스터와, 전송 게이트의 출력을 래치하는 래치부와, 그리고 래치부의 출력을 입력하여 인에이블 신호를 출력하는 인버터를 포함할 수 있다.
본 발명의 실시예들에 따라, 전압 발생부는, 전원 전압이 그 소스에 연결되는 제1 피모스 트랜지스터와, 전원 전압이 그 소스에 연결되고 제1 피모스 트랜지스터의 게이트가 그 게이트와 그 드레인에 연결되는 제2 피모스 트랜지스터와, 제1 피모스 트랜지스터의 드레인이 그 드레인에 연결되고 딥 파워 다운 탈출 모드 기준 전압이 그 게이트에 연결되는 제1 엔모스 트랜지스터와, 제2 피모스 트랜지스터의 드레인이 그 드레인에 연결되고 내부 전원 전압이 그 게이트에 연결되는 제2 엔모스 트랜지스터와, 제1 및 제2 엔모스 트랜지스터의 소스들이 그 드레인에 연결되고 접지 전압이 그 소스에 연결되고 인에이블 신호가 그 게이트에 연결되는 제3 엔모스 트랜지스터와, 제1 및 제2 엔모스 트랜지스터들의 드레인들 사이에 연결되고 인에이블 신호가 그 게이트에 연결되는 제3 피모스 트랜지스터와, 그리고 전원 전압과 내부 전원 전압 사이에 연결되고 제1 엔모스 트랜지스터의 드레인이 그 게이트에 연결되는 제4 피모스 트랜지스터를 포함할 수 있다.
상기 목적을 달성하기 위하여, 본 발명의 다른 면에 따른 메모리 장치는, 딥 파워 다운 명령에 응답하여 소정의 펄스 폭을 갖는 딥 파워 다운 탈출 펄스를 발생하는 딥 파워 다운 탈출 펄스 발생부와, 딥 파워 다운 탈출 펄스에 응답하여 딥 파워 다운 탈출 모드 바이어스 신호를 발생하는 딥 파워 다운 탈출 모드 신호 발생부와, 딥 파워 다운 탈출 모드 바이어스 신호와 기준 전압에 응답하여 딥 파워 다운 탈출 모드 기준 전압을 발생하는 전류 구동부와, 딥 파워 다운 탈출 모드 바이어스 신호 또는 액티브 명령에 응답하여 인에이블 신호를 발생하는 제어부와, 그리고 인에이블 신호에 응답하여 딥 파워 다운 탈출 모드 기준 전압과 내부 전원 전압을 비교하고 내부 전원 전압을 발생하는 전압 발생부를 포함한다.
따라서, 본 발명의 메모리 장치에 의하면, 액티브 명령 이전에 DPD 탈출 모드에서 액티브 모드에 사용되는 내부 전원 전압을 미리 발생시키기 때문에, 종래의 DPD 모드 탈출 후 파워-업 보장 시간을 줄일 수 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 예시적인 실시예를 설명하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 3은 본 발명의 일실시예에 따른 메모리 장치를 설명하는 블락 다이어그램이다. 도 3을 참조하면, 메모리 장치(300)는 DC 바이어스 제어 회로(305), 스탠바이용 내부 전압 발생 회로(310), 액티브용 내부 전압 발생 회로(320), 스탠바이용 어레이 내부 전압 발생 회로(330), 액티브용 어레이 내부 전압 발생 회로(340), 스탠바이용 고전압 발생 회로(350), 액티브용 고전압 발생 회로(360), 그리고 DC 바이어스 회로(370)를 포함한다.
스탠바이용 내부 전압 발생 회로(310), 스탠바이용 어레이 내부 전압 발생 회로(330), 그리고 스탠바이용 고전압 발생 회로(350) 각각은 DPD 명령에 응답하여 스탠바이 모드에 사용되는 내부 전원 전압(VINT) 어레이 내부 전원 전압(VINTA), 그리고 승압 전압(VPP)을 발생한다. 액티브용 내부 전압 발생 회로(320), 액티브용 어레이 내부 전압 발생 회로(340), 액티브용 고전압 발생 회로(360) 각각은 액티브 모드에 사용되는 내부 전원 전압(VINT) 어레이 내부 전원 전압(VINTA), 그리고 승압 전압(VPP)을 발생하는 데, 액티브 모드 이전의 DPD 탈출 모드에서도 액티브 모드의 내부 전원 전압(VINT) 어레이 내부 전원 전압(VINTA), 그리고 승압 전압(VPP)을 발생한다.
DC 바이어스 제어 회로(305)는, 딥 파워 다운 명령, 즉, DPD 명령을 입력하여 DPD 탈출 모드 바이어스 전압(DPD_BIAS), DPD 탈출 모드 내부 전압들(DPD_VINT, DPD_VINTA, DPD_VPP)을 발생하는 펄스 발생부(302)와 DPD 탈출 모드 바이어스 신호(DPD_BIAS)와 기준 전압(VREF)을 입력하여 DPD 탈출 모드 기준 전압들(VREFP, VREFA)을 발생하는 전류 구동부(304)를 포함한다.
도 4는 펄스 발생부(302)의 일실시예에 따른 회로 다이어그램이다. 도 4를 참조하면, 펄스 발생부(302)는 DPD 탈출 펄스 발생부(410)와 DPD 탈출 모드 신호 발생부(420)를 포함한다. DPD 탈출 펄스 발생부(410)는 DPD 명령(DPD)을 지연시키고 반전시키는 지연단(411)과, 지연단(411)의 출력 및 DPD 명령(DPD)을 입력하여 DPD 탈출 펄스 신호(DPD_END)를 발생하는 노아 게이트(412)으로 구성된다. DPD 탈출 펄스 발생부(410)는 DPD 명령(DPD)의 하강 에지에 응답하여 소정의 펄스 폭을 갖는 DPD 탈출 펄스 신호(DPD_END)를 발생한다.
DPD 탈출 모드 신호 발생부(420)는 DPD 탈출 펄스 신호(DPD_END)를 입력하고 지연시켜 DPD 탈출 모드 바이어스 신호(DPD_BIAS)를 발생하는 제1 버퍼부(421), DPD 탈출 모드 바이어스 신호(DPD_BIAS)를 입력하고 지연시켜 DPD 탈출 모드 내부 전원 신호(DPD_IVC)를 출력하는 제2 버퍼부(422), 그리고 DPD 탈출 모드 내부 전원 신호(DPD_VINT)를 입력하고 지연시켜 DPD 탈출 모드 승압 신호(DPD_VPP)를 출력하는 제3 버퍼부(423)를 포함한다.
펄스 발생부(302)는, 도 5에 도시된 바와 같이, DPD 명령(DPD)의 하강 에지 신호에 응답하여 소정의 펄스 폭(W)을 갖는 DPD 탈출 펄스 신호(DPD_END)를 발생하 고, DPD 탈출 펄스 신호(DPD_END)로부터 일정 지연 시간씩 지연된 DPD 탈출 모드 바이어스 신호(DPD_BIAS), DPD 탈출 모드 내부 전원 신호(DPD_IVC), 그리고 DPD 탈출 모드 승압 신호(DPD_VPP)를 발생한다.
도 6은 펄스 발생부(302)의 다른 실시예를 나타내는 회로 다이어그램이다. 도 6을 참조하면, 펄스 발생부(302)는 DPD 탈출 펄스 발생부(610)와 DPD 탈출 모드 신호 발생부(620)를 포함한다. DPD 탈출 펄스 발생부(610)는, 도 4의 DPD 탈출 펄스 발생부(510)와 동일하게, DPD 명령(DPD)의 하강 에지 신호에 응답하여 소정의 펄스 폭을 갖는 DPD 탈출 펄스 신호(DPD_END)를 발생한다.
DPD 탈출 모드 신호 발생부(620)는 비교부(630), 제1 노드 전압 발생부(640), 제2 노드 전압 발생부(650), 리셋부(660), 제1 버퍼부(670), 제2 버퍼부(680), 그리고 제3 버퍼부(690)를 포함한다.
비교부(630)는 전원 전압(VDD)이 그 소스들에 연결되고 그 게이트들이 서로 연결된 제1 및 제2 피모스 트랜지스터들(631, 632)을 포함한다. 제2 피모스 트랜지스터의 게이트와 드레인은 서로 연결되어, 제1 및 제2 피모스 트랜지스터들(631, 632)은 전류 미러를 구성한다. 비교부(630)는 제1 및 제2 피모스 트랜지스터들(631, 632)의 드레인들이 그 드레인들에 각각 연결되고 제1 및 제2 엔모스 트랜지스터들(633, 634)을 더 포함한다. 제1 엔모스 트랜지스터(633)의 게이트에는 제1 노드 전압(N1)이 연결되고, 제2 엔모스 트랜지스터(634)의 게이트에는 제2 노드 전압(N2)이 연결된다. 비교부(630)는 제1 및 제2 엔모스 트랜지스터(633, 634)의 소스들이 그 소스에 연결되고 DPD 탈출 펄스(DPD_END)가 그 게이트에 연결되는 제3 엔모스 트랜지스터(635)를 더 포함한다. 그리고, 비교부(630)는 제1 및 제2 엔모스 트랜지스터들(633, 634)의 드레인들 사이에 연결되는 제3 피모스 트랜지스터(636)를 더 포함하고, 제3 피모스 트랜지스터의 게이트에는 DPD 탈출 펄스(DPD_END)가 연결된다. 제2 피모스 트랜지스터(632) 및 제2 엔모스 트랜지스터(634)의 드레인은 비교기(630)의 출력이 된다.
제1 노드 전압 발생부(640)는 기준 전압(VREF)과 접지 전압 사이에 직렬 연결되는 제1 및 제2 저항(641, 642)과 엔모스 트랜지스터(643)로 구성된다. 엔모스 트랜지스터(643)의 게이트에는 DPD 탈출 펄스(DPD_END)가 연결된다. 제1 저항(641)과 제2 저항(642) 사이의 연결 노드는 제1 노드 전압(N1)으로 발생된다.
제2 노드 전압 발생부(640)는 전원 전압(VDD)과 접지 전압 사이에 직렬 연결되는 제1 및 제2 저항(651, 652)과 엔모스 트랜지스터(653)로 구성된다. 엔모스 트랜지스터(653)의 게이트에는 DPD 탈출 펄스(DPD_END)가 연결된다. 제1 저항(651)과 제2 저항(652) 사이의 연결 노드는 제2 노드 전압(N2)으로 발생된다. 제2 노드 전압(N2) 레벨은 제1 노드 전압(N1) 레벨 보다 높게 설정된다.
리셋부(660)는 전원 전압(VDD)과 비교기(630)의 출력 사이에 연결되는 피모스 트랜지스터(661)로 구성되고, 피모스 트랜지스터(661)의 게이트에는 DPD 탈출 펄스(DPD_END)가 연결된다. 제1 버퍼부(670)는 비교기(630)의 출력을 반전시켜 DPD 탈출 모드 바이어스 신호(DPD_BIAS)로 발생하는 인버터(671)로 구성된다. 제2 버퍼부(680)는 DPD 탈출 모드 바이어스 신호(DPD_BIAS)를 입력하여 DPD 탈출 모드 내부 전원 신호(DPD_IVC)를 발생하고, 제3 버퍼부(690)는 DPD 탈출 모드 내부 전원 신호 (DPD_IVC)를 입력하여 DPD 탈출 모드 승압 신호(DPD_VPP)를 발생한다.
펄스 발생부(302)는, DPD 명령(DPD)의 하강 에지 신호에 응답하여 소정의 펄스 폭을 갖는 DPD 탈출 펄스 신호(DPD_END)를 발생하고, DPD 탈출 펄스 신호(DPD_END)의 로직 하이 구간에 응답하여 제1 노드 전압(N1)과 제2 노드 전압(N2)을 비교하여 로직 하이레벨의 DPD 탈출 모드 바이어스 신호(DPD_BIAS), DPD 탈출 모드 내부 전원 신호(DPD_IVC) 및 DPD 탈출 모드 승압 신호(DPD_VPP)를 순차적으로 발생한다. 한편, 펄스 발생부(302)는 DPD 탈출 펄스 신호(DPD_END)의 로직 로우 구간에 응답하여 DPD 탈출 바이어스 신호(DPD_BIAS)를 로직 로우로 발생하고, DPD 탈출 모드 내부 전원 신호(DPD_IVC) 및 DPD 탈출 모드 승압 신호(DPD_VPP)도 로직 로우로 발생된다.
도 7은 도 3의 전류 구동부(304)를 설명하는 회로 다이어그램이다. 도 7을 참조하면, 전류 구동부(304)는 기준 전압(VREF)과 제1 또는 제2 기준 전압(VREFP, VREFA)을 비교하는 비교기(701)를 포함한다. 기준 전압(VREF)은 이후에 설명될 DC 바이어스 회로(370)에서 전원 전압(VDD)으로부터 발생된다. 전류 구동부(304)는 전원 전압(VDD)과 접지 전압(VSS) 사이에 직렬 연결되는 피모스 트랜지스터(702)와 제1 내지 제4 저항들(703-706)을 더 포함한다. 피모스 트랜지스터(702)의 게이트에는 비교기(701)의 출력이 연결된다.
그리고 전류 구동부(304)는 DPD 탈출 모드 바이어스 신호(DPD_BIAS)에 응답하여 제2 저항(704)와 제4 저항(706)을 각각 단락시키는 제1 및 제2 엔모스 트랜지스터(707, 708))를 더 포함한다. 제2 저항(704)은 제1 저항(703)의 저항값(R1)의 n 배에 해당하는 저항값(n*R1)을 갖는다. 제4 저항(706)은 제3 저항(705)의 저항값(R2)의 n배에 해당하는 저항값(n*R2)을 갖는다. 제2 저항(704)와 제3 저항(705) 사이의 연결 노드는 DPD 탈출 모드 기준 전압들(VREFP, VREFA)로 발생된다. VREFP 전압은, 메모리 장치의 액티브 모드 시, 주변 회로 블락들을 구동하는 내부 전원 발생부들(320, 360)로 제공되고, VREFA 전압은 메모리 셀 코아 블락들을 구동하는 내부 전원 발생부(340)로 제공된다.
전류 구동부(304)의 동작은 다음과 같이 이루어진다.
DPD 탈출 모드 바이어스 신호(DPD_BIAS)가 로직 로우일 때, 기준 전압(VREF)이 DPD 탈출 모드 기준 전압들(VREFP, VREFA) 보다 높을 경우, 비교기(701) 출력은 로직 로우레벨로 발생된다. 로직 로우레벨의 비교기(701) 출력에 응답하여 피모스 트랜지스터(702)가 턴온되어 제1 내지 제4 저항(703-706)을 통하여 제1 전류(I1)를 흘린다. 이에 따라, DPD 탈출 모드 기준 전압(VREFP, VREFA) 레벨이 상승하여 기준 전압(VREF) 레벨과 같아진다. DPD 탈출 모드 기준 전압(VREFP, VREFA) 레벨이 기준 전압(VREF) 레벨과 같아지면, 비교기(701)는 로직 하이레벨을 발생하고 피모스 트랜지스터(702)는 턴오프된다.
DPD 탈출 모드 바이어스 신호(DPD_BIAS)가 로직 하이일 때, 기준 전압(VREF)이 DPD 탈출 모드 기준 전압들(VREFP, VREFA) 보다 높을 경우, 비교기(701) 출력은 로직 로우레벨로 발생된다. 로직 로우레벨의 비교기(701) 출력에 응답하여 피모스 트랜지스터(702)가 턴온되어 제1 저항(703), 제1 엔모스 트랜지스터(707), 제3 저항(705) 그리고 제2 엔모스 트랜지스터(708)를 통하여 제2 전류(I2)를 흘린다. 제2 전류(I2)는 제1 전류(I1)보다 크다. 이에 따라, DPD 탈출 모드 기준 전압(VREFP, VREFA) 레벨이 빠르게 상승하여 기준 전압(VREF) 레벨 보다 높아진다. DPD 탈출 모드 기준 전압(VREFP, VREFA) 레벨이 기준 전압(VREF) 레벨 보다 높아지면, 비교기(701)는 로직 하이레벨을 발생하고 피모스 트랜지스터(702)는 턴오프된다.
도 8 도 3의 액티브용 내부 전원 전압 발생부(320)를 설명하는 회로 다이어그램이다. 도 8을 참조하면, 액티브용 내부 전원 전압 발생부(320)는 제어부(810)와 전압 발생부(820)로 구성된다. 제어부(810)는 DPD 탈출 모드 내부 전원 신호 쌍(DPD_IVC, DPD_IVCB)에 응답하여 액티브 명령(ACT)을 노드 A(NA)로 전달하는 전송 게이트(811), 전원 전압(VDD)과 노드 A(NA) 사이에 연결되고 상보 DPD 탈출 모드 전원 신호(DPD_IVCB)에 그 게이트가 연결되는 피모스 트랜지스터(812), 노드 A(NA)의 로직 레벨을 래치하는 래치부(813), 그리고 래치부(813) 출력을 입력하여 인에이블 신호(EN)를 발생하는 인버터(814)를 포함한다.
전압 발생부(820)는 인에이블 신호(EN)에 응답하여 DPD 탈출 모드 기준 전압(VREFP)과 내부 전원 전압(VINT)을 비교하고, 비교 결과에 따라 내부 전원 전압(VINT)을 발생한다. 전압 발생부(820)는 전원 전압(VDD)이 그 소스들에 연결되고 그 게이트들이 서로 연결된 제1 및 제2 피모스 트랜지스터들(821, 822)을 포함한다. 제2 피모스 트랜지스터(822)의 게이트와 드레인은 서로 연결되어, 제1 및 제2 피모스 트랜지스터들(821, 822)은 전류 미러를 구성한다.
전압 발생부(820)는 제1 및 제2 피모스 트랜지스터들(821, 822)의 드레인들이 그 드레인들에 각각 연결되는 제1 및 제2 엔모스 트랜지스터들(823, 824)을 더 포함한다. 제1 엔모스 트랜지스터(823)의 게이트에는 DPD 탈출 모드 기준 전압(VREFP)이 연결되고, 제2 엔모스 트랜지스터(824)의 게이트에는 내부 전원 전압(VINT)이 연결된다. 전압 발생부(820)는 제1 및 제2 엔모스 트랜지스터(823, 824)의 소스들이 그 소스에 연결되고 인에이블 신호(EN)가 그 게이트에 연결되는 제3 엔모스 트랜지스터(825)를 더 포함한다.
전압 발생부(820)는 제1 및 제2 엔모스 트랜지스터들(823, 824)의 드레인들 사이에 연결되는 제3 피모스 트랜지스터(826)를 더 포함하고, 제3 피모스 트랜지스터(826)의 게이트에는 인에이블 신호(EN)가 연결된다. 전압 발생부(820)는 전원 전압(VDD)과 내부 전원 전압(VINT) 사이에 연결되는 제4 피모스 트랜지스터(827)를 더 포함하고, 제4 피모스 트랜지스터(827)의 게이트에는 제1 피모스 트랜지스터(821)와 제1 엔모스 트랜지스터(823)의 드레인들이 연결된다.
액티브용 내부 전원 전압 발생부(320)의 동작은 액티브 모드와 DPD 탈출 모드 2가지로 나누어 설명된다.
액티브 모드일 때, 액티브 명령(ACT)이 로직 하이로 입력되고, DPD 탈출 모드 내부 전원 신호(DPD_IVC)는 로직 로우로, 그리고 상보 DPD 탈출 모드 내부 전원 신호(DPD_IVCB)는 로직 하이로 입력된다. 로직 하이의 액티브 명령(ACT)은 전송 게이트(811), 래치부(813), 인버터(814)를 통해 인에이블 신호(EN)로 발생된다. 로직 하이의 인에이블 신호(EN)에 응답하여 DPD 탈출 모드 기준 전압(VREFP) 레벨과 내부 전원 전압(VINT) 레벨이 비교되어, 비교 결과에 따라 내부 전원 전압(VINT)이 발생된다.
DPD 탈출 모드일 때, 액티브 명령(ACT)은 로직 로우로 입력되고, DPD 탈출 모드 내부 전원 신호(DPD_IVC)는 로직 하이로, 그리고 상보 DPD 탈출 모드 내부 전원 신호(DPD_IVCB)는 로직 로우로 입력된다. 이에 따라, 전송 게이트(811)는 오프되고, 피모스 트랜지스터(812)가 턴온되어 노드 A(NA)는 로직 하이가 된다. 로직 하이의 인에이블 신호(EN)에 응답하여 DPD 탈출 모드 기준 전압(VREFP) 레벨과 내부 전원 전압(VINT) 레벨이 비교되어, 그 비교 결과에 따라 내부 전원 전압(VINT)이 발생된다. 이 때, DPD 탈출 모드 기준 전압(VREFP) 레벨은 앞서 설명한 도 7의 전류 구동부(304)에서 빠르게 상승하기 때문에, 내부 전원 전압(VINT) 레벨도 빨리 발생된다.
그러므로, 액티브용 내부 전원 전압 발생부(320)는, 액티브 명령 진입 전 DPD 탈출 모드에서 내부 전원 전압(VINT)을 액티브 동작에 적합한 전압 레벨로까지 상승시켜 발생시키기 때문에, 종래의 DPD 모드 탈출 후 파워-업 보장 시간을 줄일 수 있다.
도 9는 도 8의 액티브용 내부 전원 전압 발생부(320) 내 제어부(810)의 다른 실시예를 나타낸다. 도 9를 참조하면, 제어부(910)는 외부 전원 전압(VEXT)과 접지 전압(VSS) 사이에 직렬 연결되는 제1 및 제2 저항들(911, 912)과, 제1 저항(911)과 제2 저항(912) 사이의 연결 노드 B(NB)의 전압 레벨과 내부 전원 전압(VINT) 레벨을 비교하는 비교기(913)를 포함한다. 제2 저항(912)의 저항값(nR)은 제1 저항(911)의 저항 값(R)의 n(n은 자연수)배로 설정되어, 노드 B(NB)의 전압 레벨이 내부 전원 전압(VINT) 레벨과 동일하도록 설정된다.
제어부(910)는 메모리 장치의 액티브 모드 또는 스탠바이 모드에 상관 없이, 내부 전원 전압(VINT) 레벨이 노드 B(NB)의 전압 레벨 보다 낮으면 로직 하이의 인에이블 신호(EN)를 발생한다. 로직 하이의 인에이블 신호(EN)는 도 8의 전압 발생부(820)를 인에이블시켜서, DPD 탈출 모드 기준 전압(VREFP) 레벨과 내부 전원 전압(VINT) 레벨이 비교되고, 그 비교 결과에 따라 내부 전원 전압(VINT)이 발생된다.
상기 실시예들은 액티브용 내부 전원 전압 발생부(320)의 동작에 대하여 기술하고 있으나, 액티브용 어레이 내부 전압 발생 회로(340)와 액티브용 고전압 발생 회로(360)에도 적용된다. 즉, 액티브용 어레이 내부 전압 발생 회로(340)는 DPD 탈출 모드 내부 전원 신호(DPD_IVC, DPD_IVCB)에 응답하여 제2 기준 전압(VREFA)과 어레이 내부 전원 전압(VINTA)을 비교하고, 비교 결과에 따라 어레이 내부 전원 전압(VINTA)을 발생한다. 액티브용 고전압 발생 회로(360)는 DPD 탈출 모드 내부 전원 신호(DPD_IVC, DPD_IVCB)에 응답하여 DPD 탈출 모드 기준 전압(VREFP)과 승압 전압(VPP)을 비교하고, 비교 결과에 따라 승압 전압(VINTA)을 발생한다.
따라서, 본 발명의 메모리 장치(300)는 액티브 명령 이전에 DPD 탈출 모드에서 액티브 모드에 사용되는 내부 전원 전압(VINT), 어레이 내부 전원 전압(VINTA), 그리고 승압 전압(VPP)을 미리 발생시키기 때문에, 종래의 DPD 모드 탈출 후 파워-업 보장 시간을 줄일 수 있다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 본 발명의 메모리 장치에 의하면, 액티브 명령 이전에 DPD 탈출 모드에서 액티브 모드에 사용되는 내부 전원 전압, 어레이 내부 전원 전압, 그리고 승압 전압을 미리 발생시키기 때문에, 종래의 DPD 모드 탈출 후 파워-업 보장 시간을 줄일 수 있다.

Claims (21)

  1. 딥 파워 다운 명령을 수신하여 딥 파워 다운 탈출 모드 바이어스 신호를 발생하는 바이어스 제어부; 및
    상기 딥 파워 다운 탈출 모드 바이어스 신호에 응답하여 액티브 모드에 사용되는 내부 전원 전압을 발생하고, 상기 딥 파워 다운 명령 후 액티브 명령에 응답하여 상기 내부 전원 전압을 발생하는 내부 전원 전압 발생부를 구비하는 것을 특징으로 하는 메모리 장치.
  2. 제1항에 있어서, 상기 바이어스 제어부는
    상기 딥 파워 다운 명령을 입력하여 딥 파워 다운 탈출 펄스 및 상기 딥 파워 다운 탈출 모드 바이어스 신호를 발생하는 펄스 발생부; 및
    상기 딥 파워 다운 탈출 모드 바이어스 신호와 기준 전압에 응답하여 딥 파워 다운 탈출 모드 기준 전압을 발생하는 전류 구동부를 구비하는 것을 특징으로 하는 메모리 장치.
  3. 제2항에 있어서, 상기 펄스 발생부는
    상기 딥 파워 다운 명령의 하강 에지에 응답하여 소정의 펄스 폭을 갖는 상기 딥 파워 다운 탈출 펄스를 발생하는 딥 파워 다운 탈출 펄스 발생부; 및
    상기 딥 파워 다운 탈출 펄스에 응답하여 상기 딥 파워 다운 탈출 모드 바이어스 신호를 발생하는 딥 파워 다운 탈출 모드 신호 발생부를 구비하는 것을 특징 으로 하는 메모리 장치.
  4. 제3항에 있어서, 상기 딥 파워 다운 탈출 펄스 발생부는
    상기 딥 파워 다운 명령을 지연시키고 반전시키는 지연단; 및
    상기 딥 파워 다운 명령과 상기 지연단의 출력을 입력하여 상기 딥 파워 다운 탈출 펄스를 출력하는 노아 게이트를 구비하는 것을 특징으로 하는 메모리 장치.
  5. 제3항에 있어서, 상기 딥 파워 다운 탈출 모드 신호 발생부는
    상기 딥 파워 다운 탈출 펄스를 입력하여 상기 딥 파워 다운 탈출 모드 바이어스 신호를 발생하는 버퍼로 구성되는 것을 특징으로 하는 메모리 장치.
  6. 제3항에 있어서, 상기 딥 파워 다운 탈출 모드 신호 발생부는
    상기 딥 파워 다운 탈출 펄스에 응답하여 상기 기준 전압으로부터 분배된 제1 노드 전압을 발생하는 제1 노드 전압 발생부;
    상기 딥 파워 다운 탈출 펄스에 응답하여 전원 전압으로부터 분배된 제2 노드 전압을 발생하는 제2 노드 전압 발생부;
    상기 딥 파워 다운 탈출 펄스에 응답하여 상기 제1 노드 전압과 상기 제2 노드 전압을 비교하는 비교부; 및
    상기 비교부의 출력을 입력하여 상기 딥 파워 다운 탈출 모드 바이어스 신호 를 발생하는 버퍼부를 구비하는 것을 특징으로 하는 메모리 장치.
  7. 제6항에 있어서, 상기 제1 노드 전압 발생부는
    상기 기준 전압에 그 일단이 연결되는 제1 저항;
    상기 제1 저항의 다른 단에 그 일단이 연결되는 제2 저항; 및
    상기 제2 저항의 다른 단과 접지 전압 사이에 연결되고, 상기 딥 파워 다운 탈출 펄스가 그 게이트에 연결되는 엔모스 트랜지스터를 구비하고,
    상기 제1 저항과 상기 제2 저항 사이의 연결 노드가 상기 제1 노드 전압으로 발생되는 것을 특징으로 하는 메모리 장치.
  8. 제6항에 있어서, 상기 제2 노드 전압 발생부는
    상기 전원 전압에 그 일단이 연결되는 제1 저항;
    상기 제1 저항의 다른 단에 그 일단이 연결되는 제2 저항; 및
    상기 제2 저항의 다른 단과 접지 전압 사이에 연결되고, 상기 딥 파워 다운 탈출 펄스가 그 게이트에 연결되는 엔모스 트랜지스터를 구비하고,
    상기 제1 저항과 상기 제2 저항 사이의 연결 노드가 상기 제2 노드 전압으로 발생되는 것을 특징으로 하는 메모리 장치.
  9. 제2항에 있어서, 상기 전류 구동부는
    상기 기준 전압과 상기 딥 파워 다운 탈출 모드 기준 전압을 비교하는 비교 부;
    상기 비교부의 출력이 그 게이트에 연결되고, 전원 전압이 그 소스에 연결되는 피모스 트랜지스터; 및
    상기 피모스 트랜지스터의 드레인과 전압 사이에 직렬 연결되는 제1 내지 제4 저항들;
    상기 제2 저항 양단에 연결되고, 상기 딥 파워 다운 탈출 모드 바이어스 신호가 그 게이트에 연결되는 제1 엔모스 트랜지스터; 및
    상기 제4 저항 양단에 연결되고, 상기 딥 파워 다운 탈출 모드 바이어스 신호가 그 게이트에 연결되는 제2 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 메모리 장치.
  10. 제1항에 있어서, 상기 내부 전원 전압 발생부는
    상기 딥 파워 다운 탈출 모드 바이어스 신호 또는 상기 액티브 명령에 응답하여 인에이블 신호를 발생하는 제어부; 및
    상기 인에이블 신호에 응답하여, 상기 딥 파워 다운 탈출 모드 기준 전압과 상기 내부 전원 전압을 비교하고 상기 내부 전원 전압을 발생하는 전압 발생부를 구비하는 것을 특징으로 하는 메모리 장치.
  11. 제10항에 있어서, 상기 제어부는
    상기 딥 파워 다운 탈출 모드 바이어스 신호에 응답하여 상기 액티브 명령을 전송하는 전송 게이트;
    상기 전원 전압과 상기 전송 게이트의 출력 사이에 연결되고. 상기 딥 파워 다운 탈출 모드 바이어스 신호가 그 게이트에 연결되는 피모스 트랜지스터;
    상기 전송 게이트의 출력을 래치하는 래치부; 및
    상기 래치부의 출력을 입력하여 상기 인에이블 신호를 출력하는 인버터를 구비하는 것을 특징으로 하는 메모리 장치.
  12. 제10항에 있어서, 상기 전압 발생부는
    전원 전압이 그 소스에 연결되는 제1 피모스 트랜지스터;
    상기 전원 전압이 그 소스에 연결되고, 상기 제1 피모스 트랜지스터의 게이트가 그 게이트와 그 드레인에 연결되는 제2 피모스 트랜지스터;
    상기 제1 피모스 트랜지스터의 드레인이 그 드레인에 연결되고, 상기 딥 파워 다운 탈출 모드 기준 전압이 그 게이트에 연결되는 제1 엔모스 트랜지스터;
    상기 제2 피모스 트랜지스터의 드레인이 그 드레인에 연결되고, 상기 내부 전원 전압이 그 게이트에 연결되는 제2 엔모스 트랜지스터;
    상기 제1 및 상기 제2 엔모스 트랜지스터의 소스들이 그 드레인에 연결되고, 접지 전압이 그 소스에 연결되고, 상기 인에이블 신호가 그 게이트에 연결되는 제3 엔모스 트랜지스터;
    상기 제1 및 상기 제2 엔모스 트랜지스터들의 드레인들 사이에 연결되고, 상기 인에이블 신호가 그 게이트에 연결되는 제3 피모스 트랜지스터; 및
    상기 전원 전압과 상기 내부 전원 전압 사이에 연결되고, 상기 제1 엔모스 트랜지스터의 드레인이 그 게이트에 연결되는 제4 피모스 트랜지스터를 구비하는 것을 특징으로 하는 메모리 장치.
  13. 딥 파워 다운 명령에 응답하여 소정의 펄스 폭을 갖는 딥 파워 다운 탈출 펄스를 발생하는 딥 파워 다운 탈출 펄스 발생부;
    상기 딥 파워 다운 탈출 펄스에 응답하여 딥 파워 다운 탈출 모드 바이어스 신호를 발생하는 딥 파워 다운 탈출 모드 신호 발생부;
    상기 딥 파워 다운 탈출 모드 바이어스 신호와 기준 전압에 응답하여 딥 파워 다운 탈출 모드 기준 전압을 발생하는 전류 구동부;
    상기 딥 파워 다운 탈출 모드 바이어스 신호 또는 액티브 명령에 응답하여 인에이블 신호를 발생하는 제어부; 및
    상기 인에이블 신호에 응답하여, 상기 딥 파워 다운 탈출 모드 기준 전압과 상기 내부 전원 전압을 비교하고 상기 내부 전원 전압을 발생하는 전압 발생부를 구비하는 것을 특징으로 하는 메모리 장치.
  14. 제13항에 있어서, 상기 딥 파워 다운 탈출 펄스 발생부는
    상기 딥 파워 다운 명령을 지연시키고 반전시키는 지연단; 및
    상기 딥 파워 다운 명령과 상기 지연단의 출력을 입력하여 상기 딥 파워 다운 탈출 펄스를 출력하는 노아 게이트를 구비하는 것을 특징으로 하는 메모리 장 치.
  15. 제13항에 있어서, 상기 딥 파워 다운 탈출 모드 신호 발생부는
    상기 딥 파워 다운 탈출 펄스를 입력하여 상기 딥 파워 다운 탈출 모드 바이어스 신호를 발생하는 버퍼로 구성되는 것을 특징으로 하는 메모리 장치.
  16. 제13항에 있어서, 상기 딥 파워 다운 탈출 모드 신호 발생부는
    상기 딥 파워 다운 탈출 펄스에 응답하여 상기 기준 전압으로부터 분배된 제1 노드 전압을 발생하는 제1 노드 전압 발생부;
    상기 딥 파워 다운 탈출 펄스에 응답하여 전원 전압으로부터 분배된 제2 노드 전압을 발생하는 제2 노드 전압 발생부;
    상기 딥 파워 다운 탈출 펄스에 응답하여 상기 제1 노드 전압과 제2 노드 전압을 비교하는 비교부; 및
    상기 비교부의 출력을 입력하여 상기 딥 파워 다운 탈출 모드 바이어스 신호를 발생하는 버퍼부를 구비하는 것을 특징으로 하는 메모리 장치.
  17. 제16항에 있어서, 상기 제1 노드 전압 발생부는
    상기 기준 전압에 그 일단이 연결되는 제1 저항;
    상기 제1 저항의 다른 단에 그 일단이 연결되는 제2 저항; 및
    상기 제2 저항의 다른 단과 접지 전압 사이에 연결되고, 상기 상기 딥 파워 다운 탈출 펄스가 그 게이트에 연결되는 엔모스 트랜지스터를 구비하고,
    상기 제1 저항과 상기 제2 저항 사이의 연결 노드가 상기 제1 노드 전압으로 발생되는 것을 특징으로 하는 메모리 장치.
  18. 제16항에 있어서, 상기 제2 노드 전압 발생부는
    상기 전원 전압에 그 일단이 연결되는 제1 저항;
    상기 제1 저항의 다른 단에 그 일단이 연결되는 제2 저항; 및
    상기 제2 저항의 다른 단과 접지 전압 사이에 연결되고, 상기 상기 딥 파워 다운 탈출 펄스가 그 게이트에 연결되는 엔모스 트랜지스터를 구비하고,
    상기 제1 저항과 상기 제2 저항 사이의 연결 노드가 상기 제2 노드 전압으로 발생되는 것을 특징으로 하는 메모리 장치.
  19. 제13항에 있어서, 상기 전류 구동부는
    상기 기준 전압과 상기 딥 파워 다운 탈출 모드 기준 전압을 비교하는 비교부;
    상기 비교부의 출력이 그 게이트에 연결되고, 전원 전압이 그 소스에 연결되는 피모스 트랜지스터; 및
    상기 피모스 트랜지스터의 드레인과 전압 사이에 직렬 연결되는 제1 내지 제4 저항들;
    상기 제2 저항 양단에 연결되고, 상기 딥 파워 다운 탈출 모드 바이어스 신 호가 그 게이트에 연결되는 제1 엔모스 트랜지스터; 및
    상기 제4 저항 양단에 연결되고, 상기 딥 파워 다운 탈출 모드 바이어스 신호가 그 게이트에 연결되는 제2 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 메모리 장치.
  20. 제13항에 있어서, 상기 제어부는
    상기 딥 파워 다운 탈출 모드 바이어스 신호에 응답하여 상기 액티브 명령을 전송하는 전송 게이트;
    상기 전원 전압과 상기 전송 게이트의 출력 사이에 연결되고. 상기 딥 파워 다운 탈출 모드 바이어스 신호가 그 게이트에 연결되는 피모스 트랜지스터;
    상기 전송 게이트의 출력을 래치하는 래치부; 및
    상기 래치부의 출력을 입력하여 상기 인에이블 신호를 출력하는 인버터를 구비하는 것을 특징으로 하는 메모리 장치.
  21. 제13항에 있어서, 상기 전압 발생부는
    전원 전압이 그 소스에 연결되는 제1 피모스 트랜지스터;
    상기 전원 전압이 그 소스에 연결되고, 상기 제1 피모스 트랜지스터의 게이트가 그 게이트와 그 드레인에 연결되는 제2 피모스 트랜지스터;
    상기 제1 피모스 트랜지스터의 드레인이 그 드레인에 연결되고, 상기 딥 딥 딥 파워 다운딥 파워 다운딥 파워 다운이 그 게이트에 연결되는 제1 엔모스 트랜지 스터;
    상기 제2 피모스 트랜지스터의 드레인이 그 드레인에 연결되고, 상기 내부 전원 전압이 그 게이트에 연결되는 제2 엔모스 트랜지스터;
    상기 제1 및 상기 제2 엔모스 트랜지스터의 소스들이 그 드레인에 연결되고, 접지 전압이 그 소스에 연결되고, 상기 인에이블 신호가 그 게이트에 연결되는 제3 엔모스 트랜지스터;
    상기 제1 및 상기 제2 엔모스 트랜지스터들의 드레인들 사이에 연결되고, 상기 인에이블 신호가 그 게이트에 연결되는 제3 피모스 트랜지스터; 및
    상기 전원 전압과 상기 내부 전원 전압 사이에 연결되고, 상기 제1 엔모스 트랜지스터의 드레인이 그 게이트에 연결되는 제4 피모스 트랜지스터를 구비하는 것을 특징으로 하는 메모리 장치.
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