KR100656463B1 - 파워-업 회로 및 이를 포함하는 반도체 메모리 장치 - Google Patents

파워-업 회로 및 이를 포함하는 반도체 메모리 장치 Download PDF

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Abstract

본 발명은 파워-업 회로 및 이를 포함하는 반도체 메모리 장치에 관한 것으로서, 특히, 저전력 디램에 적용되어 파워-업 동작시 전류 소모를 줄일 수 있도록 하는 기술을 개시한다.　 이러한 본 발명은 외부 전압원과 연결되어 외부 전압이 기설정된 목표 전압 레벨로 될 경우 파워-업 신호를 발생하고, 선택신호에 따라 외부 전압원과의 연결 경로를 선택적으로 차단하는 파워-업 신호 발생부; 파워-업 신호가 활성화되는 시점을 기준으로 초기화 동작을 제어하기 위한 일정 펄스폭을 갖는 펄스를 발생하는 펄스 발생부; 및 파워-업 신호의 활성화시 펄스에 따라 상태를 달리하는 선택신호를 상기 파워-업 신호 발생부에 출력하는 파워-업 제어부를 포함한다.　
파워-업, 저항, 전송게이트, 펄스, 전류

Description

파워-업 회로 및 이를 포함하는 반도체 메모리 장치{Power-up Circuit and Semiconductor Memory Device with the Same}
도 1은 종래의 파워-업 회로에 관한 구성도.
도 2는 도 1의 파워-업 신호 발생부에 관한 상세 회로도.
도 3은 도 1의 펄스 발생부에 관한 상세 회로도.
도 4는 종래의 파워-업 회로에 관한 동작 타이밍도.
도 5는 도 1의 파워-업 신호 발생부에 관한 다른 실시예.
도 6은 도 5의 파워-업 신호 발생부에 관한 동작 타이밍도.
도 7은 본 발명에 따른 파워-업 회로를 포함하는 반도체 메모리 장치의 구성도.
도 8은 도 7의 파워-업 신호 발생부 및 파워-업 제어부에 관한 상세 회로도.
도 9는 종래기술과 본 발명의 전류 소모를 비교하기 위한 그래프.
도 10은 본 발명에 따른 파워-업 회로의 다른 실시예.
도 11은 본 발명에 따른 파워-업 회로의 또다른 실시예.　
본 발명은 파워-업(power-up) 회로 및 이를 포함하는 반도체 메모리 장치에 관한 것으로서, 특히, 저전력형 디램(Low Power DRAM)에 적합하도록 파워-업 동작시 전류 소모를 줄일 수 있도록 하는 기술이다.
대부분의 반도체 메모리장치(Semiconductor Memory Device), 특히 디램 회로는 외부 전원을 인가받아 전원이 안정화되기 이전, 또는 직후에 칩(chip) 동작에 필요한 기본적인 셋팅(setting) 또는 초기화(initializing)동작을 수행하게 된다. 즉, 디램회로 내부에서 예컨대 입력버퍼(input buffer) 등에 연결되는 래치(latch)회로, 또는 특정 노드(node) 등의 전위를 특정 목적을 갖고 제어할 필요가 있고, 또한 칩 설계자가 이들 래치회로나 특정 노드의 전위를 임의로 설정할 필요가 있다. 이러한 동작을 수행하기 위해 필요로 하는 회로가 파워-업(Power-up) 회로이며, 파워-업 회로는 대부분의 디램회로에 채용되고 있다.
한편, 파워-업 회로는 칩 내에 사용되는 내부 전압(internal voltage)의 생성시점을 결정하기도 한다. 즉, 외부 전원이 목표 전압레벨(target voltage level)로 상승하는 시점에서, 특정신호를 발생시켜 이 시점을 기준으로 내부 전압이 발생되도록 하는 역할을 수행한다. 예를 들어, 외부전원이 2.5V일 때, 1.2V 정도에서 상기 특정신호를 발생시키게 된다.
이와 관련하여, 도 1은 종래의 파워-업 회로를 개시하고 있다.
도 1에 도시된 바와 같이, 종래의 파워-업 회로는 파워-업 신호 발생부(10)와, 펄스 발생부(20) 및 초기화부(30)를 구비한다.　
여기서, 파워-업 신호 발생부(10)는 외부 전원전압 VDD와 접지전압 VSS을 인가받고, 상기 외부 전원전압 VDD가 특정 전압(즉, 목표전압(target voltage))이 되면 셋팅되는 파워-업 신호 pwrup를 초기화부(30)에 출력한다. 또한, 파워-업 신호 pwrup의 반전신호인 파워-업 신호 pwrupb를 펄스 발생부(20)에 출력한다.　
그리고, 펄스 발생부(20)는 파워-업 신호 발생부(10)로부터 파워-업 신호의 반전신호 pwrupb가 인가되는 시점을 기준으로 짧은 펄스 pwrup_p를 발생하여 초기화부(30)에 출력한다.　 또한, 초기화부(30)는 파워-업 신호 발생부(10)로부터 인가되는 파워-업 신호 pwrup와 펄스 발생부(20)의 출력인 펄스 pwrup_p에 따라 반도체 메모리장치의 내부회로들을 초기화시킨다.　
특히, 초기화부(30)는 펄스 pwrup_p의 짧은 펄스폭 구간동안 CMOS회로를 구성하는 PMOS트랜지스터와 NMOS트랜지스터가 동시에 턴온되는 쪽의 초기화를 담당하게 된다.　 즉, 동시에 턴온되는 PMOS트랜지스터와 NMOS트랜지스터에서의 관통전류(Direct current)의 소비를 최대한으로 줄이기 위해, 펄스 발생부(20)에서 짧은 펄스 pwrup_p를 발생하게 된다.　
도 2는 도 1의 파워-업 신호 발생부(10)에 관한 상세 회로도이다.　
파워-업 신호 발생부(10)는 복수개의 PMOS트랜지스터 P1~P5와, 복수개의 NMOS트랜지스터 N1~N6와, 저항 R1~R4 및 복수개의 인버터 IV1~IV4를 구비한다.　
여기서, 전압분배기(voltage divider)(11)은, 직렬연결된 다수의 저항 R1,R2,...,R3,R4와, 접지전압 VSS에 게이트접속된 PMOS트랜지스터 P1과, 전원전압 VDD에 게이트접속된 NMOS트랜지스터 N1를 포함하여 구성되어, 전원전압 VDD을 저항 분할하고 그 분할된 전압 중 특정 레벨을 노드 a에 출력한다.　 그리고, 노드 a의 출력은 NMOS트랜지스터 N2 및 다수의 직렬연결 NMO트랜지스터 N3~N6의 게이트 단자로 인가되어, NMOS트랜지스터 N3의 드레인 단자를 통해 검출신호 det를 출력한다.　
이때, 전압분배기(11)는 전류소비를 억제하기 위해 저항값을 매우 크게 설계하기 때문에, 전압분배기(11)를 통해 노드 a에 출력된 차지(Charge)는 커플링(Coupling)에 민감해질 수 있다.　 따라서, NMOS트랜지스터 N2를 통해 노드 a의 커플링을 방지하게 된다.　
그리고, 인버터 IV1,IV2로 구성된 래치(latch)는 검출신호 det를 래치하여 출력한다.　 또한, 인버터 IV3는 래치의 출력을 반전하여 파워-업 신호 pwrupb를 출력하고, 인버터 IV4는 파워-업 신호 pwrupb를 반전하여 파워-업 신호 pwrup를 출력한다.　
도 3은 도 1의 펄스 발생부(20)에 관한 상세 회로도이다.　
펄스 발생부(20)는, 지연부(21)와 인버터 IV5,IV6 및 낸드게이트 ND1로 구성되는데, 이러한 구성은 통상적인 구성을 나타낸다.　 여기서, 지연부(21)는 파워-업 신호 pwrupb를 일정시간 지연하여 출력한다.　 인버터 IV5는 지연부(21)의 출력을 반전하여 노드 b에 출력한다.　 낸드게이트 ND1는 노드 b의 출력과 파워-업 신호 pwrupb를 낸드(NAND)연산한다.　 인버터 IV6는 낸드게이트 ND1의 출력을 반전하여 펄스 pwrup_p를 출력한다.　
도 4는 전술한 도 1 내지 도 3의 종래의 파워-업 회로의 동작 타이밍도이다.
도 1 내지 도 3의 구성을 갖는 종래의 파워-업 회로는, 전압분배기(11)에서 분할되는 목표(target) 전압이 전원전압 VDD에 따라 상승 또는 하강하게 되면서 노드 a의 전압 레벨이 상승 또는 하강하게 된다.　 그리고, 노드 a의 전압 레벨이 하강하는 시점을 감지하여 검출신호 det가 하이가 되어 파워-업 신호 pwrup를 발생하게 된다.　 이는 도 4의 a node 파형 및 b 노드 파형을 통해 확인된다.
도 5는 도 1의 파워-업 신호 발생부(10)에 관한 다른 종래의 회로도이다.
도 5의 실시예는 도 1의 파워-업 신호 발생부(10)에 있어서, 도 2의 전압분배기(11)에서 PMOS트랜지스터 P1과 NMOS트랜지스터 N1가 생략된 구조를 개시하고 있다.　
도 6의 동작 타이밍도를 보면, 도 5의 실시예는 전압분배기의 출력인 노드 a의 전압 레벨이 전원전압 VDD에 따라 그대로 상승하게 된다.　 그리고, 목표 전압에서 노드 a의 출력에 따라 직렬 연결된 NMOS트랜지스터 N3~N6의 턴온(turn-on)을 제어하여 검출신호 det의 레벨을 결정하고, 이러한 검출신호 det에 따라 파워-업 신호 pwrup가 발생하게 된다.　　
그런데, 이러한 구성을 갖는 종래의 파워-업 회로는 도 4 및 도 6의 타이밍도에 나타난 바와 같이, 전원전압 VDD이 안정화되기 이전, 및 이후에 전압분배기(11)의 특성에 따라 항상 전류 I(VDD1), I(VDD2)를 소모하게 된다.
이러한 전류소모는 특히, 모바일(Mobile)메모리 등 저전력을 필요로 하는 메모리장치에서는 커다란 부담으로 작용한다. 더욱이 메모리장치의 입장에서는 불필요한 전류 소모가 커지게 되는 문제점이 있다.　
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로, 특히, 파워-업 동작시 외부 전원전압이 안정화된 이후에 파워-업 신호 발생부의 전압원에 발생하는 전류 경로를 차단하여 불필요한 전류 소모를 줄일 수 있도록 하는데 그 목적이 있다.
또한 본 발명의 다른 목적은 파워-업 동작시 외부 전원전압이 목표레벨로 될 시에 전압분배기의 전류경로를 제어하여 불필요한 전류소모를 줄일 수 있도록 하는데 있다.
또한 본 발명의 또다른 목적은 파워-업시 전류경로를 제어하여 모바일 메모리 등 저전력을 필요로 하는 메모리장치에 적합한 파워-업 회로를 제공함에 있다.
상기한 목적들을 달성하기 위한 본 발명의 파워-업 회로는, 외부 전압원과 연결되어 외부 전압이 기설정된 특정 전압 레벨이 될 경우 파워-업 신호를 발생하고, 선택신호에 따라 외부 전압원과의 연결 경로를 선택적으로 차단하는 파워-업 신호 발생부; 파워-업 신호가 활성화되는 시점을 기준으로 초기화 동작을 제어하기 위한 일정 펄스폭을 갖는 펄스를 발생하는 펄스 발생부; 및 파워-업 신호의 활성화시 펄스에 따라 상태를 달리하는 선택신호를 파워-업 신호 발생부에 출력하는 파워-업 제어부를 포함하는 것을 특징으로 한다.　
또한, 본 발명의 파워-업 회로를 포함하는 반도체 메모리 장치는, 외부 전압원과 연결되어 외부 전압이 기설정된 특정 전압 레벨이 될 경우 파워-업 신호를 발 생하고, 선택신호에 따라 외부 전압원과의 연결 경로를 선택적으로 차단하는 파워-업 신호 발생부; 파워-업 신호가 활성화되는 시점을 기준으로 초기화 동작을 제어하기 위한 일정 펄스폭을 갖는 펄스를 발생하는 펄스 발생부; 파워-업 신호의 활성화시 펄스에 따라 상태를 달리하는 상기 선택신호를 상기 파워-업 신호 발생부에 출력하는 파워-업 제어부; 및 PMOS트랜지스터와 NMOS트랜지스터를 포함하여 PMOS트랜지스터와 NMOS트랜지스터가 동시에 초기화되는 각 회로를 펄스에 따라 초기화시키는 초기화부를 포함하는 것을 특징으로 한다.　
또한 본 발명의 파워-업회로는, 전원전압단과 접지전압단 사이에 직렬로 연결된 복수의 저항과 스위치를 갖고, 전원전압을 저항분할하여 제 1노드에 출력하고, 선택신호에 따라 접지전압단과의 연결 경로가 차단되는 전압분배기; 기 제 1노드의 출력에 따라 상기 전원전압을 상기 제 1노드에 공급하는 전압공급부; 상기 제 1노드의 출력레벨에 응답된 검출신호를 출력하는 전압검출부; 및 상기 래치부의 출력에 응답하여 파워-업신호를 출력하는 파워-업신호 출력부를 포함하는 것을 특징으로 한다.
바람직하게는 상기 파워-업 신호의 출력에 응답하여 상기 선택신호를 활성화하여 출력하는 파워-업 제어부를 더 포함한다.
또한 상기 전압검출부와 파워-업신호 출력부 사이에 상기 전압검출부의 출력을 일정시간 래치하는 래치부를 더 포함함이 바람직하다.
또한 상기 전압분배기는 상기 전원전압의 인가단과 상기 접지전압단 사이에 직렬 연결된 복수개의 저항; 및 상기 선택신호에 따라 상기 복수개의 저항과 상기 접지전압단 사이의 연결을 선택적으로 제어하는 제 1스위칭부를 포함함이 바람직하다. 여기서 상기 제 1스위칭부는 상기 선택신호의 입력에 응답하여 상기 복수개의 저항과 상기 접지전압단 사이의 연결을 선택적으로 제어하는 전송게이트로 실시구성함이 바람직하다.
또한 상기 전압검출부는 상기 전원전압의 인가단과 상기 검출신호의 출력단 사이에 직렬 연결되어 공통 게이트 단자를 통해 접지전압이 인가되는 복수개의 PMOS트랜지스터; 및 상기 검출신호의 출력단과 상기 접지전압단 사이에 직렬 연결되어 공통 게이트 단자를 통해 상기 제 1노드의 출력이 인가되는 복수개의 NMOS트랜지스터를 포함함이 바람직하다. 여기서 상기 전압 검출부는 상기 선택신호에 따라 상기 전원전압의 인가단과 상기 복수개의 PMOS트랜지스터 사이의 연결을 선택적으로 제어하는 제 2스위칭부를 더 포함하여 실시구성함이 바람직하다.
상기 전압 검출부는 상기 선택신호에 따라 상기 접지전압단과 상기 복수개의 NMOS트랜지스터 사이의 연결을 선택적으로 제어하는 제 3스위칭부를 더 포함하여 실시구성할 수도 있다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 7은 본 발명에 따른 파워-업 회로를 포함하는 반도체 메모리 장치에 관한 구성도이다.　　
도 7에 도시된 바와 같이, 본 발명의 주요 구성은, 외부 전압원 VDD, VSS와 연결되어 외부 전압이 기설정된 목표 전압 레벨이 될 경우 파워-업 신호 pwrup, pwrupb를 발생하고, 소정의 선택신호 sel에 따라 외부 전압원과의 연결 경로를 선택적으로 차단하는 파워-업 신호 발생부(100); 파워-업 신호가 활성화되는 시점을 기준으로 초기화 동작을 제어하기 위한 일정 펄스폭(pulse width)을 갖는 펄스 pwrup-p를 발생하는 펄스 발생부(200); 및 파워-업 신호의 활성화시 펄스에 따라 상태를 달리하는 상기 선택신호 sel를 상기 파워-업 신호 발생부(100)에 출력하는 파워-업 제어부(400)로 이루어진다. 또한 및 PMOS트랜지스터와 NMOS트랜지스터를 포함하여 PMOS트랜지스터와 NMOS트랜지스터가 동시에 초기화되는 각 회로를 펄스에 따라 초기화시키는 초기화부(300)가, 상기 파워-업신호 pwrup, pwrupb의 입력에 따라 동작한다.
여기서, 파워-업 신호 발생부(100)는 외부 전원전압 VDD과 접지전압 VSS을 인가받아 이 전압이 특정 전압이 되면 셋팅되는 파워-업 신호 pwrup를 초기화부(300)에 출력하고, 파워-업 신호 pwrup의 반전신호인 파워-업 신호 pwrupb를 펄스 발생부(200)에 출력한다.　 그리고, 파워-업 신호 발생부(100)는 파워-업 제어부(400)로부터 인가되는 선택신호 sel에 의해 외부 전원전압 VDD 또는 접지전압 VSS 인가단에서의 관통전류가 발생하는 전류 경로가 차단된다.　
그리고, 펄스 발생부(200)는 파워-업 신호 발생부(100)로부터 파워-업 신호 pwrupb가 인가되는 시점을 기준으로 짧은 펄스 pwrup_p를 발생하여 초기화부(300)에 출력한다. 여기서 펄스발생부(200)은 전술한 도 3의 펄스발생회로와 동일한 회로를 이용하여 실시구성할 수 있다.
한편, 초기화부(300)는 파워-업 신호 발생부(100)로부터 인가되는 파워-업 신호 pwrup와 펄스 발생부(200)의 출력인 펄스 pwrup_p에 따라 반도체 메모리장치의 내부 회로를 초기화시킨다.　 특히, 초기화부(300)는 펄스 pwrup_p의 짧은 펄스폭 구간동안 CMOS의 PMOS트랜지스터와 NMOS트랜지스터가 동시에 턴온되는 쪽의 초기화를 담당하게 된다.　 즉, 동시에 턴온되는 PMOS트랜지스터와 NMOS트랜지스터에서의 다이렉트(Direct)전류인 관통전류에 따른 전류 소비를 줄이기 위해 펄스 발생부(200)에서 짧은 펄스 pwrup_p를 발생하게 된다.　
또한, 파워-업 제어부(400)는 파워-업 신호 pwerup와 펄스 pwrup_p에 따라 파워-업 신호 발생부(100)의 외부 전원전압 VDD 또는 접지전압 VSS 인가단에서의 전류 경로를 선택적으로 차단하기 위한 선택신호 sel를 출력한다.　
도 8은 도 7의 파워-업 신호 발생부(100)와 파워-업 제어부(400)에 관한 상세 회로도이다.　
먼저, 파워-업 신호 발생부(100)는, 전원전압과 접지전압 사이에 형성하되 그 경로상의 일부에 제어가능한 스위치를 포함하여 구성되는 전압분배기(110)와, 상기 전압분배기(110)의 출력노드상에 연결된 전압공급부(120)와, 상기 전압분배기(110)의 출력노드에 걸리는 전압을 검출하는 전압검출부(130)와, 상기 전압검출부(130)의 검출신호를 래치하는 래치부(140) 및 상기 래치부(140)의 출력단에 연결된 파워-업신호 출력부(150)를 구비한다.　
여기서, 전압분배기(110)는 복수개의 저항 R5~R8과 전송게이트 T1 및 인버터 IV7를 구비한다.　 복수개의 저항 R5~R8은 전원전압 VDD 인가단과 전송게이트 T1 사 이에 직렬 연결된다.　 전송게이트 T1는, 제어가능한(controllable) 스위치(switch)로서, 파워-업 제어부(400)로부터 인가되는 선택신호 sel와 인버터 IV7에 의해 반전된 선택신호 selb에 따라 선택적으로 스위칭 동작하여 저항 R8과 접지전압단을 선택적으로 연결한다. 상기 구성에서 제어가능한 스위치로서 전송게이트 T1을 실시구성하였는데, 이는 예컨대 제어가능한 NMOS트랜지스터 1개 또는 제어가능한 PMOS트랜지스터1개로 실시구성할 수도 있지만, 도 8에 도시된 바와 같이 전송게이트(transmission gate)로 구성하는 것이 가장 바람직하다.
그리고, 전압 공급부(120)는 전원전압 VDD과 노드 a 사이에 연결되어 게이트 단자가 노드 a에 연결된 NMOS트랜지스터 N7를 구비한다. 상기 전압공급부(120)는 전압분배기(110)의 출력단인 노드 a의 커플링(coupling)현상을 방지하는 역할을 수행한다.
또한, 전압검출부(130)는 전원전압 VDD 인가단과 검출신호 det의 출력단 사이에 직렬 연결된 복수개의 PMOS트랜지스터 P6~P9와, 검출신호 det의 출력단과 접지전압단 사이에 직렬 연결된 복수개의 NMOS트랜지스터 N8~N11를 구비한다.　 여기서, PMOS트랜지스터 P6~P9는 게이트 단자를 통해 접지전압이 인가되어 항상 턴온(turn-on)상태를 유지한다.　 그리고, NMOS트랜지스터 N8~N11는 게이트 단자를 통해 노드 a의 출력이 인가되어 노드 a의 출력에 따라 검출신호 det의 레벨을 제어한다.
래치부(140)는 인버터 IV8,IV9를 구비하여 검출신호 det를 일정시간 동안 래치한다.　 여기서 래치부(140)는 검출신호 det를 일정시간 래치하는 회로로서, 전압검출부의 구동능력 등에 따라 제거할 수도 있지만, 도 10과 같이 구현하는 것이 가 장 바람직하다.
파워-업신호 출력부(150)는 인버터 IV10에 의해 래치부(140)의 출력을 반전하여 파워-업 신호 pwrup를 출력하고, 인버터 IV11에 의해 파워-업 신호 pwrup를 반전하여 파워-업 신호 pwrupb를 출력한다.　
또한, 파워-업 제어부(400)는, 파워-업 신호 pwrup 및 pwrupb를 각기 입력하고 서로간에 래치접속된 낸드게이트 ND2,ND3와 인버터 IV7을 구비한다.　 여기서, 낸드게이트 ND2는 파워-업 신호 pwrupb와 낸드게이트 ND3의 출력을 낸드연산하여 선택신호 sel를 전송게이트 T1에 출력한다.　 그리고, 낸드게이트 ND3는 낸드게이트 ND2의 출력과 펄스 pwrup_p를 낸드연산하여 낸드게이트 ND2에 출력한다. 그리고 인버터 IV7은 낸드게이트 ND2의 출력인 선택신호 sel을 입력하여 selb를 출력한다.
이러한 구성을 갖는 본 발명의 동작 과정을 도 9의 동작 타이밍도를 참조하여 설명하면 다음과 같다.　
먼저, 전압분배기(110)는 복수개의 저항 R5~R8에 따라 전원전압 VDD을 분할하여 노드 a에 출력한다.　 그리고, 노드 a의 출력은 전압검출부(130)를 구성하는 NMOS트랜지스터 N7~N11의 게이트 단자로 인가되고, NMOS트랜지스터 N8의 드레인 단자를 통해 검출신호 det가 출력된다.　
이때, 전압분배기(110)는 저항값이 매우 크고 전류가 상당히 작기 때문에 전압분배기(110)를 통해 노드 a에 출력된 차지(Charge)는 커플링(Coupling)에 민감해질 수 있다.　 따라서, 전압공급부(120)를 구성하는 NMOS트랜지스터 N7를 통해 노드 a의 커플링을 방지하게 된다.　
이후에, 래치부(140)는 검출신호 det를 래치하여 출력한다.　 그리고, 파워-업신호 출력부(150)를 통해, 인버터 IV10는 래치부(140)의 출력을 반전하여 파워-업 신호 pwrupb를 출력하고, 인버터 IV11는 파워-업 신호 pwrupb를 반전하여 파워-업 신호 pwrup를 출력한다.　
이어서, 도 7의 펄스 발생부(200)는 파워-업 신호 발생부(100)로부터 파워-업 신호 pwrupb가 인가되는 시점을 기준으로 짧은 펄스 pwrup_p를 발생하여 초기화부(300)에 출력한다.　 초기화부(300)는 파워-업 신호 발생부(100)로부터 인가되는 파워-업 신호 pwrup와 펄스 발생부(200)의 출력인 펄스 pwrup_p에 따라 반도체 메모리의 여러 내부회로를 초기화시킨다.　
이때, 펄스 발생부(200)에서 짧은 펄스 pwrup_p가 발생 되기 이전까지는 파워-업 제어부(400)에 의해 선택신호 sel가 논리 하이(high)가 된다.　 즉, 전원전압 VDD가 목표 레벨에 도달하기까지 펄스 pwrup_p는 접지전압 레벨로 셋팅된다.　 이에 따라, 전압분배기(110)의 전송게이트 T1가 턴온되어 전압분배기(110)에 접지전압이 정상적으로 공급된다.　
반면에, 전원전압 VDD의 레벨이 안정화되어, 펄스 발생부(200)에서 짧은 펄스 pwrup_p가 발생될 경우 파워-업 제어부(400)에 의해 선택신호 sel가 로우가 된다.　 즉, 전원전압 VDD가 목표 레벨에 도달하게 되면 펄스 pwrup_p는 짧은 펄스 형태로 활성화된다.　
이에 따라, 전압분배기(110)의 전송게이트 T1가 턴오프되고 전압분배기(110)의 저항 R8과 접지전압단 과의 연결이 차단된다.　 따라서, 전원전압 VDD의 레벨이 안정화된 이후에는 전압분배기(110)에 접지전압이 공급되지 않게 되고, 결과적으로 전원전압단 VDD에서 접지전압단 VSS로의 직류경로(direct current path)가 차단되어 불필요한 전류 소모를 줄일 수 있게 된다.　
즉, 도 9의 시뮬레이션도에서 보는 바와 같이 전원전압 VDD가 4V 까지 인가되고, 목표 전압은 약 1.2V에서 동작하도록 한다.　 이러한 경우, 종래기술에서는 전원전압 VDD가 안정화된 이후에도 (전압분배기를 통해) 계속적인 전류 소모가 발생하는데 반하여, 본 발명은 전원전압 VDD이 목표 레벨에 도달한 이후에 전압분배기(110)에서 전류가 더 이상 소모되지 않는 것을 알 수 있다. 이러한 차이는 특히 모바일(mobile)메모리와 같이 저전력 메모리장치에 있어서는 커다란 잇점으로 작용하게 된다.
도 10은 본 발명에 따른 파워-업 신호 발생부(100)의 다른 실시예이다.　
도 10의 실시예에 따른 파워-업 신호 발생부(100)는 도 8의 구성에 비해 전압검출부(130)에 스위칭부(131)를 더 구비하는 것을 특징으로 한다.　
상기 스위칭부(131)는 전원전압 인가단과 전압검출부(130)의 사이에 연결되어 파워-업 제어부(400)로부터 인가되는 선택신호 sel에 의해 전압검출부(130)에 전원전압을 선택적으로 공급하는 전송게이트 T2를 구비한다. 상기 스위칭부(131)는, 예컨대 제어가능한 NMOS트랜지스터 1개 또는 제어가능한 PMOS트랜지스터1개로 실시구성할 수도 있지만, 도 10에 도시된 바와 같이 전송게이트(transmission gate)로 구성하는 것이 가장 바람직하다.
도 10의 실시예 구성에 따른 특징을 살펴보면, 노드 a가 전원전압 VDD와 같 은 형태로 증가할 경우 직렬 연결된 PMOS트랜지스터 P6~P9와 NMOS트랜지스터 N8~N11를 통해 관통 전류가 흐르게 된다.　 비록 직렬 연결된 PMOS트랜지스터 P6~P9와 NMOS트랜지스터 N8~N11는 높은 저항값에 따라 흐르는 전류량이 작지만, 전송게이트 T2에 따라 PMOS트랜지스터 P6의 소스단자에 전원전압을 선택적으로 공급하도록 하여 전원전압 VDD의 안정화 이후에 전압검출부(130)에 흐르는 적은 전류의 소모까지도 줄일 수 있도록 한다.
도 11은 본 발명에 따른 파워-업 신호 발생부(100)의 다른 실시예이다.　
도 11의 실시예에 따른 파워-업 신호 발생부(100)는 도 10의 구성에 비해 스위칭부(111,132)를 더 구비하는 것을 특징으로 한다.　
스위칭부(111)는 전원전압 인가단과 전압분배기(110)의 사이에 연결되어 파워-업 제어부(400)로부터 인가되는 선택신호 sel에 의해 전압분배기(110)에 전원전압을 선택적으로 공급하는 전송게이트 T3으로 구성된다.　
그리고, 스위칭부(132)는 접지전압단과 전압검출부(130)의 사이에 연결되어 파워-업 제어부(400)로부터 인가되는 선택신호 sel에 의해 전압검출부(130)에 접지전압을 선택적으로 공급하는 전송게이트 T4로 구성된다.　
도 11의 구성을 살펴 보면, 노드 a가 전원전압 VDD와 같은 형태로 증가할 경우 직렬 연결된 PMOS트랜지스터 P6~P9와 NMOS트랜지스터 N8~N11에 관통전류인 직류전류가 흐르게 된다.　 비록 직렬 연결된 PMOS트랜지스터 P6~P9와 NMOS트랜지스터 N8~N11는 높은 저항값에 따라 흐르는 전류량이 작지만, 전송게이트 T4에 따라 NMOS트랜지스터 N11의 소스단자에 접지전압을 선택적으로 공급하도록 하여 전원전압 VDD의 안정화 이후에 전압검출부(130)에 흐르는 적은 전류의 소모를 줄일 수 있도록 한다.　 또한 전압분배기(110)에 있어서도 전원전압 VDD의 레벨이 안정화된 이후에는 전압분배기(110)에 전원전압 VDD가 공급되지 않게 되고, 결과적으로 전원전압단 VDD에서 접지전압단 VSS로의 직류경로(direct current path)가 차단되어 불필요한 전류 소모를 줄일 수 있게 된다.　
한편, 상술한 실시예들 외에도, 전압분배기(110)에 있어서, 전원전압단과 저항들 사이에 제어가능한 스위치만을 배치하는 실시예도 가능할 것이다. 또한 전압분배기(110)에만 전원전압단과 저항들사이에, 그리고 접지전압단과 상기 저항들 사이에 각각 제어가능한 스위치를 함께 배치하는 실시예도 가능할 것이다.
이상에서 설명한 바와 같이, 본 발명은 다음과 같은 효과를 제공한다.　
첫째, 파워-업 동작시 외부 전원전압이 안정화된 이후에 파워-업 신호 발생부의 전압원에 발생하는 전류 경로를 차단하여 불필요한 전류 소모를 줄일 수 있도록 한다.　
둘째, 전압원에 발생하는 전류 소모를 줄임으로써 전압분배기에 사용되는 저항의 갯수를 줄이는 것이 가능하여, 결과적으로 파워-업회로의 면적을 줄일 수 있고, 나아가서 칩 사이즈를 줄일 수 있는 새로운 효과를 제공한다.　
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으 로 보아야 할 것이다.　

Claims (35)

  1. 외부 전압원과 연결되어 외부 전압이 기설정된 목표 전압 레벨이 될 시에 파워-업 신호를 발생하고, 선택신호에 따라 상기 외부 전압원과의 연결 경로를 선택적으로 차단하는 파워-업 신호 발생부;
    상기 파워-업 신호가 활성화되는 시점을 기준으로 초기화 동작을 제어하기 위한 일정 펄스폭을 갖는 펄스를 발생하는 펄스 발생부; 및
    상기 파워-업 신호의 활성화시 상기 펄스에 따라 상태를 달리하는 상기 선택신호를 상기 파워-업 신호 발생부에 출력하는 파워-업 제어부를 포함하는 것을 특징으로 하는 파워-업 회로.
  2. 제 1항에 있어서, 상기 파워-업 신호 발생부는 상기 외부 전압이 기설정된 특정 전압 레벨에 도달할 경우 상기 선택신호가 활성화되어 상기 파워-업 신호 발생부와 상기 외부 전압원과의 연결이 차단됨을 특징으로 하는 파워-업 회로.
  3. 제 1항에 있어서, 상기 파워-업 신호 발생부는
    전원전압을 저항분할하여 제 1노드에 출력하고, 상기 선택신호에 따라 접지전압단과의 연결 경로가 선택적으로 차단되는 전압분배기;
    상기 제 1노드의 출력에 따라 상기 전원전압을 상기 제 1노드에 공급하는 전압공급부;
    상기 제 1노드의 출력레벨에 응답된 검출신호를 출력하는 전압검출부;
    상기 전압검출부의 출력을 일정시간 래치하는 래치부; 및
    상기 래치부의 출력에 응답하여 파워-업신호를 출력하는 파워-업신호 출력부를 포함하는 것을 특징으로 하는 파워-업 회로.
  4. 제 3항에 있어서, 상기 전압분배기는
    상기 전원전압의 인가단과 상기 접지전압단 사이에 직렬 연결된 복수개의 저항; 및
    상기 선택신호에 따라 상기 복수개의 저항과 상기 접지전압단 사이의 연결을 선택적으로 제어하는 제 1스위칭부를 포함하는 것을 특징으로 하는 파워-업 회로.
  5. 제 4항에 있어서, 상기 제 1스위칭부는
    상기 선택신호의 입력에 응답하여 상기 복수개의 저항과 상기 접지전압단 사이의 연결을 선택적으로 제어하는 전송게이트를 포함하는 것을 특징으로 하는 파워-업 회로.
  6. 제 4항에 있어서, 상기 전압분배기는
    상기 선택신호에 따라 상기 전원전압 인가단과 상기 복수개의 저항 사이의 연결을 선택적으로 제어하는 제 2스위칭부를 더 포함하는 것을 특징으로 하는 파워-업 회로.
  7. 제 3항에 있어서, 상기 전압검출부는
    상기 전원전압의 인가단과 상기 검출신호의 출력단 사이에 직렬 연결되어 공통 게이트 단자를 통해 접지전압이 인가되는 복수개의 PMOS트랜지스터; 및
    상기 검출신호의 출력단과 상기 접지전압단 사이에 직렬 연결되어 공통 게이트 단자를 통해 상기 제 1노드의 출력이 인가되는 복수개의 NMOS트랜지스터를 포함하는 것을 특징으로 하는 파워-업 회로.
  8. 제 7항에 있어서, 상기 전압 검출부는
    상기 선택신호에 따라 상기 전원전압의 인가단과 상기 복수개의 PMOS트랜지스터 사이의 연결을 선택적으로 제어하는 제 3스위칭부를 더 포함하는 것을 특징으로 하는 파워-업 회로.
  9. 제 7항에 있어서, 상기 전압 검출부는
    상기 선택신호에 따라 상기 접지전압단과 상기 복수개의 NMOS트랜지스터 사이의 연결을 선택적으로 제어하는 제 4스위칭부를 더 포함하는 것을 특징으로 하는 파워-업 회로.
  10. 제 1항에 있어서, 상기 펄스 발생부는 상기 외부 전압이 기설정된 목표 전압 레벨에 도달하여 상기 파워-업 신호가 활성화될 경우 상기 펄스가 토글 됨을 특징 으로 하는 파워-업 회로.
  11. 제 1항에 있어서, 상기 파워-업 제어부는 래치를 포함하는 것을 특징으로 하는 파워-업 회로.
  12. 제 11항에 있어서, 상기 파워-업 제어부는 래치 형태의 제 1낸드게이트와 제 2낸드게이트를 포함하고, 상기 파워-업 신호와 상기 펄스에 따라 상기 선택신호를 래치하여 출력함을 특징으로 하는 파워-업 회로.
  13. 외부 전압원과 연결되어 외부 전압이 기설정된 목표 전압 레벨이 될 경우 파워-업 신호를 발생하고, 선택신호에 따라 상기 외부 전압원과의 연결 경로를 선택적으로 차단하는 파워-업 신호 발생부;
    상기 파워-업 신호가 활성화되는 시점을 기준으로 초기화 동작을 제어하기 위한 일정 펄스폭을 갖는 펄스를 발생하는 펄스 발생부;
    상기 파워-업 신호의 활성화시 상기 펄스에 따라 상태를 달리하는 상기 선택신호를 상기 파워-업 신호 발생부에 출력하는 파워-업 제어부; 및
    PMOS트랜지스터와 NMOS트랜지스터를 포함하여 상기 PMOS트랜지스터와 NMOS트랜지스터가 동시에 초기화되는 각 회로를 상기 펄스에 따라 초기화시키는 초기화부를 포함하는 것을 특징으로 하는 파워-업 회로를 포함하는 반도체 메모리 장치.　
  14. 제 13항에 있어서, 상기 파워-업 신호 발생부는 상기 외부 전압이 기설정된 목표 전압 레벨에 도달할 경우 상기 선택신호가 활성화되어 상기 파워-업 신호 발생부와 상기 외부 전압원과의 연결이 차단됨을 특징으로 하는 파워-업 회로를 포함하는 반도체 메모리 장치.
  15. 제 13항에 있어서, 상기 파워-업 신호 발생부는
    전원전압을 저항분할하여 제 1노드에 출력하고, 상기 선택신호에 따라 접지전압단과의 연결 경로가 선택적으로 차단되는 전압분배기;
    상기 제 1노드의 출력에 따라 상기 전원전압을 상기 제 1노드에 선택적으로 공급하는 전압공급부;
    상기 제 1노드의 출력에 따라 상태를 달리하는 검출신호를 출력하는 전압검출부;
    상기 전압검출부의 출력을 일정시간 래치하는 래치부; 및
    상기 래치부의 출력을 반전하여 상기 파워-업 신호와, 반전된 상기 파워-업 신호를 발생하는 파워-업신호발생부를 포함하는 것을 특징으로 하는 파워-업 회로를 포함하는 반도체 메모리 장치.
  16. 제 15항에 있어서, 상기 전압분배기는
    상기 전원전압의 인가단과 상기 접지전압단 사이에 직렬 연결된 복수개의 저항; 및
    상기 선택신호에 따라 상기 복수개의 저항과 상기 접지전압단 사이의 연결을 선택적으로 제어하는 제 1스위칭부를 포함하는 것을 특징으로 하는 파워-업 회로를 포함하는 반도체 메모리 장치.
  17. 제 16항에 있어서, 상기 전압분배기는
    상기 선택신호에 따라 상기 전원전압의 인가단과 상기 복수개의 저항 사이의 연결을 선택적으로 제어하는 제 2스위칭부를 더 포함하는 것을 특징으로 하는 파워-업 회로를 포함하는 반도체 메모리 장치.
  18. 제 15항에 있어서, 상기 전압 검출부는
    상기 선택신호에 따라 상기 전원전압의 인가단과 상기 전압 검출부 사이의 연결을 선택적으로 제어하는 제 3스위칭부; 및
    상기 선택신호에 따라 상기 접지전압단과 상기 전압 검출부 사이의 연결을 선택적으로 제어하는 제 4스위칭부를 더 포함하는 것을 특징으로 하는 파워-업 회로를 포함하는 반도체 메모리 장치.
  19. 제 13항에 있어서, 상기 파워-업 제어부는 래치를 포함하는 것을 특징으로 하는 파워-업 회로를 포함하는 반도체 메모리 장치.
  20. 전원전압단과 접지전압단 사이에 직렬로 연결된 복수의 저항과 스위치를 갖 고, 전원전압을 저항분할하여 제 1노드에 출력하고, 선택신호에 따라 접지전압단과의 연결 경로가 차단되는 전압분배기;
    상기 제 1노드의 출력에 따라 상기 전원전압을 상기 제 1노드에 공급하는 전압공급부;
    상기 제 1노드의 출력레벨에 응답된 검출신호를 출력하는 전압검출부; 및
    상기 래치부의 출력에 응답하여 파워-업신호를 출력하는 파워-업신호 출력부를 포함하는 것을 특징으로 하는 파워-업 회로.
  21. 제20항에 있어서, 상기 파워-업 신호의 출력에 응답하여 상기 선택신호를 활성화하여 출력하는 파워-업 제어부를 더 포함함을 특징으로 하는 파워-업 회로.
  22. 제21항에 있어서, 상기 전압검출부와 파워-업신호 출력부 사이에 상기 전압검출부의 출력을 일정시간 래치하는 래치부를 더 포함함을 특징으로 하는 파워-업 회로.
  23. 제 20항에 있어서, 상기 전압분배기는
    상기 전원전압의 인가단과 상기 접지전압단 사이에 직렬 연결된 복수개의 저항; 및
    상기 선택신호에 따라 상기 복수개의 저항과 상기 접지전압단 사이의 연결을 선택적으로 제어하는 제 1스위칭부를 포함하는 것을 특징으로 하는 파워-업 회로.
  24. 제 23항에 있어서, 상기 제 1스위칭부는
    상기 선택신호의 입력에 응답하여 상기 복수개의 저항과 상기 접지전압단 사이의 연결을 선택적으로 제어하는 전송게이트로 이루어짐을 특징으로 하는 파워-업 회로.
  25. 제 23항에 있어서, 상기 전압검출부는
    상기 전원전압의 인가단과 상기 검출신호의 출력단 사이에 직렬 연결되어 공통 게이트 단자를 통해 접지전압이 인가되는 복수개의 PMOS트랜지스터; 및
    상기 검출신호의 출력단과 상기 접지전압단 사이에 직렬 연결되어 공통 게이트 단자를 통해 상기 제 1노드의 출력이 인가되는 복수개의 NMOS트랜지스터를 포함하는 것을 특징으로 하는 파워-업 회로.
  26. 제 25항에 있어서, 상기 전압 검출부는
    상기 선택신호에 따라 상기 전원전압의 인가단과 상기 복수개의 PMOS트랜지스터 사이의 연결을 선택적으로 제어하는 제 2스위칭부를 더 포함하는 것을 특징으로 하는 파워-업 회로.
  27. 제 26항에 있어서, 상기 전압 검출부는
    상기 선택신호에 따라 상기 접지전압단과 상기 복수개의 NMOS트랜지스터 사 이의 연결을 선택적으로 제어하는 제 3스위칭부를 더 포함하는 것을 특징으로 하는 파워-업 회로.
  28. 전원전압단과 접지전압단 사이에 직렬로 연결된 복수의 저항과 스위치를 갖고, 전원전압을 저항분할하여 제 1노드에 출력하고, 선택신호에 따라 전원전압단과의 연결 경로가 차단되는 전압분배기;
    상기 제 1노드의 출력에 따라 상기 전원전압을 상기 제 1노드에 공급하는 전압공급부;
    상기 제 1노드의 출력레벨에 응답된 검출신호를 출력하는 전압검출부; 및
    상기 래치부의 출력에 응답하여 파워-업신호를 출력하는 파워-업신호 출력부를 포함하는 것을 특징으로 하는 파워-업 회로.
  29. 제28항에 있어서, 상기 파워-업 신호의 출력에 응답하여 상기 선택신호를 활성화하여 출력하는 파워-업 제어부를 더 포함함을 특징으로 하는 파워-업 회로.
  30. 제29항에 있어서, 상기 전압검출부와 파워-업신호 출력부 사이에 상기 전압검출부의 출력을 일정시간 래치하는 래치부를 더 포함함을 특징으로 하는 파워-업 회로.
  31. 제 28항에 있어서, 상기 전압분배기는
    상기 전원전압의 인가단과 상기 접지전압단 사이에 직렬 연결된 복수개의 저항; 및
    상기 선택신호에 따라 상기 복수개의 저항과 상기 전원전압단 사이의 연결을 선택적으로 제어하는 제 1스위칭부를 포함하는 것을 특징으로 하는 파워-업 회로.
  32. 제 31항에 있어서, 상기 제 1스위칭부는
    상기 선택신호의 입력에 응답하여 상기 복수개의 저항과 상기 전원전압단 사이의 연결을 선택적으로 제어하는 전송게이트로 이루어짐을 특징으로 하는 파워-업 회로.
  33. 제 31항에 있어서, 상기 전압검출부는
    상기 전원전압의 인가단과 상기 검출신호의 출력단 사이에 직렬 연결되어 공통 게이트 단자를 통해 접지전압이 인가되는 복수개의 PMOS트랜지스터; 및
    상기 검출신호의 출력단과 상기 접지전압단 사이에 직렬 연결되어 공통 게이트 단자를 통해 상기 제 1노드의 출력이 인가되는 복수개의 NMOS트랜지스터를 포함하는 것을 특징으로 하는 파워-업 회로.
  34. 제 33항에 있어서, 상기 전압 검출부는
    상기 선택신호에 따라 상기 전원전압의 인가단과 상기 복수개의 PMOS트랜지스터 사이의 연결을 선택적으로 제어하는 제 2스위칭부를 더 포함하는 것을 특징으 로 하는 파워-업 회로.
  35. 제 34항에 있어서, 상기 전압 검출부는
    상기 선택신호에 따라 상기 접지전압단과 상기 복수개의 NMOS트랜지스터 사이의 연결을 선택적으로 제어하는 제 3스위칭부를 더 포함하는 것을 특징으로 하는 파워-업 회로.　
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