KR100837803B1 - 전압 검출 장치 및 이를 포함하는 내부 전압 발생 장치 - Google Patents

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Abstract

전압 검출 장치 및 이를 포함하는 내부전압 발생장치를 개시한다. 개시된 전압 검출 장치는 고전압 단자와 접지 단자 사이에 시리즈로 연결된 제 1 내지 제 n 전압 배분 성분과, 상기 n-1 전압 배분 성분과 상기 n 전압 배분 성분 사이에 연결되는 임피던스부로 구성되는 전압 배분부, 테스트 모드 동작시, 테스트 모드 제어 신호를 입력받아, 상기 임피던스부가 선택적으로 전압 배분 성분이 되도록 스위칭하는 전달 게이트, 및 상기 전압 배분부의 출력 전압과 기준 전압을 비교하여 전압 승압 여부를 출력하는 비교부를 포함한다. 상기 임피던스부는 상기 전압 배분 성분과 동일한 임피던스부를 가질 수 있다.
Vpp, 다이오드, 테스트, 승압(power-up), 레벨 검출, 내부 전압

Description

전압 검출 장치 및 이를 포함하는 내부 전압 발생 장치{Voltage Detector and Apparatus for Generating Internal Voltage Having the Same}
도 1은 일반적인 전압 검출 장치를 나타낸 회로도,
도 2는 본 발명의 실시예에 따른 내부 전압 발생 장치를 보여주는 블록도,
도 3은 본 발명의 실시예에 따른 전압 검출부를 나타낸 회로도,
도 4는 본 발명의 다른 실시예에 따른 전압 검출부를 나타낸 회로도,
도 5는 도 4의 레벨 쉬프터의 상세 회로도, 및
도 6은 본 발명의 또 다른 실시예에 따른 전압 검출부를 나타낸 회로도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 내부 전압 발생 장치 110: 전압 검출부
115 : 임피던스부 120 : 전압 배분부
130 : 선택부 140 : 비교부
150 : 링 오실레이터 160 : 차지 펌프
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 구체적으로는 전압 검출 장치 및 이를 포함하는 내부 전압 발생 장치에 관한 것이다.
일반적으로, 디램(DRAM)과 같은 반도체 메모리 소자는 내부 동작의 필요에 따라 고전압 발생 장치가 이용되고 있다. 고전압 발생 장치는 전원 전압(VDD)보다 높은 승압 전압(VPP)을 발생시킬 수 있는 회로로서, 상기 승압 전압은 반도체 메모리 소자내의 MOS 트랜지스터의 문턱 전압을 보상할 뿐만 아니라, 워드라인 드라이버 회로, 비트라인 분리 회로 및 데이터 출력 버퍼 회로 등에도 다양하게 이용되고 있다.
또한, 상기 승압 전압(VPP)은 제품화된 반도체 소자의 성능을 테스트하는 공정, 이른 바, 웨이퍼 번인 테스트(wafer burn-in test) 공정에서 열악한 환경을 조성하기 위하여 제공될 수 있다. 상기 웨이퍼 번인 테스트는 알려진 바와 같이 반도체 메모리 소자에 실제의 사용환경보다 높은 전압 스트레스 및/또는 높은 온도 스트레스를 일정시간 동안 인가하는 공정이다. 이와 같은 스트레스 인가 후 반도체 메모리 소자의 전기적 특성이 평가되고, 초기 결함이나 정규 분포에서 벗어나는 특성을 가지는 연약 셀을 내포한 칩이 스크리닝된다. 이러한 웨이퍼 번인 테스트에 대해서 미합중국 등록 번호 6,372,528에 상세히 설명되어 있다.
이와 같은 승압 전압을 발생시키기 위한 장치는 우선 승압 전압을 검출하기 위한 장치를 필요로 한다. 이러한 전압 검출 장치(10)는 도 1에 도시된 바와 같이, 전압 배분부(20), 모드 설정부(30) 및 비교부(40)로 구성된다.
상기 전압 배분부(20)는 파워-업 단자(VPP)와 모드 설정부(30) 사이에 연결된 제 1 내지 제 3 NMOS 트랜지스터(N1,N2,N3)로 구성된다. 상기 제 1 내지 제 3 NMOS 트랜지스터(N1,N2,N3)는 모두 동일한 채널 길이를 가지면서, 게이트와 드레인이 공통 접속된 구조를 갖는다.
모드 설정부(30)는 테스트 모드 설정부(30a) 및 노말 모드 설정부(30b)로 구성된다. 상기 테스트 모드 설정부(30a)는 제 4 NMOS 트랜지스터(N4) 및 제 6 NMOS 트랜지스터(N6)로 구성된다. 상기 제 4 NMOS 트랜지스터(N4)는 그것의 드레인이 상기 전압 배분부(20)의 제 3 NMOS 트랜지스터(N3)의 소오스와 연결되면서 그것의 게이트와 공통 접속된다. 제 6 NMOS 트랜지스터(N6)는 테스트 모드 제어 신호(tm_vppup)에 응답하고, 그것의 드레인은 상기 제 4 NMOS 트랜지스터(N4)의 소오스와 접속되고, 그것의 소오스는 접지된다. 상기 노말 모드 설정부(30b)는 제 5 NMOS 트랜지스터(N5) 및 제 7 NMOS 트랜지스터(N7)로 구성된다. 상기 제 5 NMOS 트랜지스터(N5)는 그것의 드레인이 상기 전압 배분부(20)의 제 3 NMOS 트랜지스터(N3)의 소오스와 연결되면서 그것의 게이트와 공통 접속된다. 제 7 NMOS 트랜지스터(N7)는 노말 모드 제어 신호(tm_vppupb, 예컨대, 반전된 테스트 모드 제어 신호)에 응답하고, 그것의 드레인은 상기 제 5 NMOS 트랜지스터(N5)의 소오스와 접속되고, 그것의 소오스는 접지된다. 이때, 상기 제 5 NMOS 트랜지스터(N5)는 상기 제 1 내지 제 3 NMOS 트랜지스터(N1∼N3)와 동일한 크기(예컨대, 동일한 채널 길이 및 채널 폭)를 갖는다.
비교부(40)는 전압 배분부(20)와 모드 설정부(30)의 연결 노드(이하 K)의 전압과 기준 전압을 비교하여, 파워 업 검출 신호를 출력한다. 여기서, 기준 전압은 예를 들어 1/4*Vpp일 수 있다.
이와 같은 전압 검출 장치는 노말 모드 동작시, 상기 노말 모드 제어 신호(tm_vppupb)로서 하이 신호가 인가되고, 테스트 모드 제어 신호(tm_vppup)로서 로우 신호가 인가된다. 그러면, 테스트 모드 설정부(30a)는 오픈되고, 상기 노말 모드 설정부(30b)의 제 7 NMOS 트랜지스터(N7)가 턴온되어, 노말 모드 설정부(30b)의 제 5 NMOS 트랜지스터(N5)는 전압 배분부(20)의 제 1, 제 2 및 제 3 트랜지스터(N1,N2,N3)와 함께 Vpp 전압을 배분한다. 이에 따라, 상기 K 노드의 전압은 1/4*Vpp로 설정된 기준 전압과 동일값이 되어, 상기 비교부(40)는 로우 신호를 출력한다. 이에 따라 Vpp 펌핑이 일어나지 않는다.
한편, 테스트 모드 동작시, 테스트 모드 제어 신호(tm_vppup)로서 하이 신호가 인가되고, 노말 모드 제어 신호(tm_vppupb)로서 로우 신호가 인가된다. 그러면, 상기 노말 모드 설정부(30b)는 오픈되고, 상기 테스트 모드 설정부(30a)의 제 6 NMOS 트랜지스터(N6)가 턴온된다. 이에 따라, 테스트 모드 설정부(30a)의 제 4 NMOS 트랜지스터(N4)는 상기 전압 배분부(20)의 트랜지스터(N1,N2,N3)들과 함께 상기 Vpp 전압을 배분한다.
이때, 상기 테스트 모드 동작은 설정된 Vpp 전압 보다 더 큰 전압이 요구되므로, 상기 전압 감지 장치와 연결된 차지 펌프(도시되지 않음)를 지속적으로 구동시켜야 한다. 상기 차지 펌프를 구동시키려면, 상기 비교부(40)의 출력, 즉 전압 감지 장치(10)의 출력 "하이"가 될 수 있도록, 상기 K노드의 전압을 기준 전압 이하로 낮춰야 한다. K 노드의 전압을 낮추기 위하여는 상기 제 4 NMOS 트랜지스터(N4)의 임피던스를 낮춰야 하므로, 종래의 제 4 NMOS 트랜지스터(N4)는 상기 전 압 배분부(20)의 NMOS 트랜지스터들(N1∼N3)보다 큰 크기 즉, 긴 채널 길이 및 폭을 갖도록 형성되고 있다.
그런데, 상기 제 4 NMOS 트랜지스터(N4)의 크기가 상기 전하 배분부(20) 및모드 설정부(30)를 구성하는 NMOS 트랜지스터들(N1∼N7)의 크기와 상이함으로 인해, 상기 제 1 내지 제 7 NMOS 트랜지스터(N1∼N7)를 제작하는데 공정 스큐(skew)가 발생될 수 있다. 이러한 공정 조건 변화로 인해서, 상기 K 노드는 원하는 안정한 전압(일정한 기준 전압 이하 또는 이상의 전압)을 가질 수 없게 되어, 고전압을 발생시키기 위한 정상적인 출력 신호를 생성하기 어렵다. 이로 인해 승압 레벨 검출 오류가 발생되었다.
따라서, 본 발명의 목적은 테스트 모드 동작시 승압 레벨 검출의 오류를 방지할 수 있는 전압 검출 장치를 제공하는 것이다.
또한, 본 발명의 다른 목적은 테스트 모드 동작시 승압 레벨 검출의 오류를 방지하여, 원하는 고전압을 획득할 수 있는 내부 전압 발생 장치를 제공하는 것이다.
상기한 본 발명의 목적을 달성하기 위하여, 본 발명의 전압 검출 장치는 복수의 전압 배분 성분 및 상기 전압 배분 성분들과 동일한 임피던스를 갖는 임피던스부를 구비하는 전압 배분부, 상기 임피던스부를 선택적으로 구동시키는 선택부, 및 상기 전압 배분부의 출력 신호와 기준 전압을 비교하는 비교부를 포함한다.
본 발명의 다른 실시예에 따른 전압 검출 장치는, 고전압 단자와 접지 단자 사이에 시리즈로 연결된 제 1 내지 제 n 전압 배분 성분과, 상기 n-1 전압 배분 성분과 상기 n 전압 배분 성분 사이에 연결되는 임피던스부로 구성되는 전압 배분부; 테스트 모드 동작시, 테스트 모드 제어 신호를 입력받아, 상기 임피던스부가 선택적으로 전압 배분 성분이 되도록 스위칭하는 전달 게이트; 및 상기 전압 배분부의 출력 전압과 기준 전압을 비교하여 전압 승압 여부를 출력하는 비교부를 포함한다.
상기 전압 배분 성분 및 임피던스부는 동일한 채널 길이 및 동일한 채널 폭을 갖는 NMOS 트랜지스터일 수 있다. 이때, 상기 각각의 NMOS 트랜지스터는 다이오드 구조가 되도록 게이트와 드레인이 공통 접속된다.
또한, 상기 전압 배분 성분 및 임피던스부는 동일한 접합 영역의 크기 및 동일한 불순물 농도를 갖는 PN 접합 다이오드일 수 있다.
상기 테스트 모드 제어 신호의 레벨을 제어하는 레벨 쉬프터를 더 포함할 수 있다.
또한, 본 발명의 또 다른 실시예에 따른 내부 전압 발생 장치는, 고전압 단자와 접지 단자 사이에 시리즈로 연결된 제 1 내지 제 n 전압 배분 성분과 상기 n-1 전압 배분 성분과 상기 n 전압 배분 성분 사이에 연결되는 임피던스부로 구성되는 전압 배분부, 테스트 모드 동작시 테스트 모드 제어 신호를 입력받아 상기 임피던스부가 선택적으로 전압 배분 성분이 되도록 스위칭하는 전달 게이트, 상기 테스트 모드 제어 신호의 레벨을 조절하는 레벨 쉬프터, 및 상기 전압 배분부의 출력 전압과 기준 전압을 비교하여 전압 승압 여부를 출력하는 비교부를 포함하는 전압 검출부; 상기 전압 검출부의 전압 승압 여부에 따라 클럭을 발생시키는 링 오실레이터; 및 상기 발생된 클럭에 의해 전하를 펌핑시켜 전압을 상승시키는 차지 펌프를 포함하며, 상기 전압 배분 성분과 상기 임피던스부는 동일한 임피던스를 갖는다.
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다. 본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭한다.
본 발명은 Vpp 전압을 배분하는 성분과 동일 크기를 가지며 테스트 모드시에만 선택적으로 구동되는 임피던스부를 구비하는 전압 검출 장치를 제공할 것이다. 이러한 임피던스부는 상기 Vpp 전압을 배분하기 위한 성분들과 동일한 크기 즉, 동일한 임피던스를 가지므로써, 제조 공정시 공정 스큐를 유발하지 않으며, 이에 의해 테스트 모드시 일정한 검출 결과를 제공할 수 있을 것이다.
이와 같은 구성을 갖는 전압 검출 장치 및 이를 포함하는 내부 전압 발생 장치에 대해 도면을 예를 들어 보다 구체적으로 설명한다.
도 2를 참조하면, 내부 전압 발생 장치(100)는 전압 검출부(110), 링 오실레이터(150) 및 차지 펌프(160)로 구성될 수 있다. 상기 전압 검출부(110)는 피드백되는 Vpp 전압과 기준 전압(VREF)을 비교하여, Vpp 전압을 상승시킬 것인지, 유지 또는 하강시킬 것인지를 결정하는 신호를 출력한다. 상기 링 오실레이터(150)는 상기 전압 검출부(110)의 결과에 따라, 이에 대응되는 펌핑용 클럭을 발생시킨다. 상기 차지 펌프(160)는 상기 펌핑용 클럭에 응답하여 전하 펌핑동작을 수행하여, 상기 기준 전압에 추종되는 Vpp 전압을 출력한다.
상기 전압 검출부(110)는 임피던스부(115)를 포함하는 전하 배분부(120), 선택부(130) 및 비교부(140)로 구성될 수 있다.
도 3을 참조하면, 상기 전하 배분부(120)는 Vpp 단자와 접지 단자 사이에 연결되는 동일 임피던스를 갖는 복수의 전압 배분 성분들로 구성된다. 본 실시예에서의 전압 배분 성분들은 동일한 크기, 즉, 동일한 채널 길이 및 채널 폭을 갖으며 시리즈(series)로 연결된 4개의 NMOS 트랜지스터(N11,N12,N13,N14)일 수 있다. 상기 전하 배분부(120)를 구성하는 상기 제 1 내지 제 4 NMOS 트랜지스터(N11,N12,N13,N14)는 다이오드 동작을 수행할 수 있도록 게이트와 드레인이 공통으로 접속되고, 바디(MOS 트랜지스터가 형성되는 웰 또는 기판)와 소오스가 공통 접속된다. 즉, 제 1 NMOS 트랜지스터(N11)는 그것의 드레인이 피드백되는 Vpp 단자에 접속되고, 그것의 소오스가 제 2 NMOS 트랜지스터(N12)의 드레인에 접속된다. 또한, 제 2 NMOS 트랜지스터(N12)의 소오스는 상기 제 3 NMOS 트랜지스터(N13)의 드레인에 접속된다. 한편, 제 3 NMOS 트랜지스터(N13)의 소오스는 제 4 NMOS 트랜지스터(N14)의 드레인과 전기적으로 연결된다.
임피던스부(115)는 상기 제 3 NMOS 트랜지스터(N13)과 제 4 NMOS 트랜지스터(N14) 사이에 연결된다. 바람직하게는, 상기 임피던스부(115)는 상기 제 1 내지 제 4 NMOS 트랜지스터(N1∼N4)와 동일한 크기(동일한 채널 길이 및 동일한 채널 폭)를 갖는 NMOS 트랜지스터일 수 있다. 상기 임피던스부(115)를 구성하는 NMOS 트랜지스터(N15: 이하, 제 5 NMOS 트랜지스터라 칭함)는 상기 제 1 내지 제 4 NMOS 트랜지스터(N1∼N4)와 마찬가지로 게이트와 드레인이 공통 접속되고, 바디와 소오스가 공통 접속된 다이오드 구조를 갖는다. 이때, 상기 전하 배분부(120)의 출력은 임피던스부(115)와 제 4 NMOS 트랜지스터(N14)의 접점(이하 K 노드라 칭함)이 된다.
상기 선택부(130)는 테스트 모드 제어 신호(tm_vppup)에 따라, 상기 임피던스부(115)가 상기 전하 배분부(120)내에서 전압 배분의 역할을 하도록 한다. 이러한 선택부(130)는 전달 게이트(131) 및 인버터(133)로 구성된다. 상기 전달 게이트(131)는 임피던스부(115)의 양단부에 연결되어, 테스트 모드 제어 신호(tm_vppup)의 인에이블에 따라, 상기 임피던스부(115)를 선택적으로 동작시킨다. 인버터(133)는 PMOS 트랜지스터 및 NMOS 트랜지스터로 구성된 상기 전달 게이트(131)의 게이트들 사이에 연결된다. 상기 인버터(133)는 테스트 모드 제어 신호(tm_vppup)를 반전시켜, 전달 게이트(131)의 NMOS 트랜지스터의 게이트에 전달한다.
비교부(140)는 2개의 PMOS 트랜지스터(P21,P22) 및 3개의 NMOS 트랜지스터(N21,N22,N23)로 구성된 전류 미러형 차동 증폭기로 구성될 수 있다. 이러한 비교부(140)는 NMOS 트랜지스터(N22)의 게이트에 입력되는 전압 배분부(120)의 출력 전압과 NMOS 트랜지스터(N23)의 게이트에 입력되는 기준 전압(VREF)의 차에 비례하는 전압을 출력한다. 이때, 비교부(140)의 출력(SA)은 상기 PMOS 트랜지스터(P21)의 드레인과 NMOS 트랜지스터(N2)의 드레인 접점이 되며, Vpp 전압을 상승시킬 것인지의 여부를 결정한다. 여기서, 상기 기준 전압(VREF)은 예컨대 1/4*Vpp일 수 있다.
이와 같은 구성을 갖는 전압 검출부 및 이를 포함하는 내부 전압 발생 장치는 다음과 같이 동작한다.
먼저, 노말 모드 동작을 수행하는 동안, 상기 테스트 모드 제어 신호(tm_vppup)는 "로우" 상태이다. 그러면, 상기 선택부(130)의 전달 게이트(131)가 턴온되어, 전하 배분부(120)는 4개의 NMOS 트랜지스터(N11∼N14)로만 동작된다. 이에 의해, 상기 전하 배분부(120)의 출력 전압(K)은 1/4*Vpp가 되어, 상기 비교부(140)는 비교 검출 신호를 출력하지 않는다. 이에 따라, 링 오실레이터(150) 및 차지 펌프(160)가 동작되지 않아 Vpp 승압이 이루어지지 않는다.
한편, 테스트 모드 동작을 수행하여야 하는 경우, 상기 테스트 모드 제어 신호(tm_vppup)에 "하이" 신호가 인에이블된다. 그러면, 상기 선택부(130)의 전달 게이트(131)가 오픈되어, 상기 임피던스부(115)가 전압 배분부(120)로 동작하게 된 다. 즉, 피드백된 고전압(Vpp)은 임피던스부(115)를 포함하는 5개의 NMOS 트랜지스터(N1∼N5)에 의해 전압이 배분된다. 이에 따라, 전하 배분부(120)의 출력 전압(K)은 1/5*Vpp가 되어, 상기 비교부(140)는 상기 전하 배분부(120)의 출력 전압(K)과 기준 전압(VREF)의 차가 발생되어, Vpp를 승압시키기 위한 검출 신호(SA)를 출력한다. 상기 비교 검출 신호(SA)를 입력받는 링 오실레이터(150)는 클럭쌍(CK,CK/)을 발생시키고, 상기 클럭쌍(CK,CK/)에 의해 전압을 실질적으로 승압시키는 차지 펌프(160)가 동작된다.
이때, 상기 임피던스부로(115)로 제공되는 제 5 NMOS 트랜지스터(N15)는 전하 배분부(120)를 구성하는 제 1 내지 제 4 NMOS 트랜지스터(N11∼N14)와 동일한 크기를 갖기 때문에, 제조 공정시 공정 스큐가 발생되지 않으므로, 공정 조건 변화로 인한 전하 배분부(120)의 출력이 변동되지 않는다. 그러므로, 테스트 모드 동작시 안정한 전하 배분부(120)의 출력 전압을 제공할 수 있다.
도 4는 본 발명의 다른 실시예를 설명하기 위한 전압 검출 장치를 나타낸 회로도이다.
도 4를 참조하면, 전압 검출 장치(110)는 레벨 쉬프터(170)를 더 포함할 수 있다. 상기 레벨 쉬프터(170)는 입력되는 테스트 모드 제어 신호(tm_vppup)를 내부 회로, 즉 선택부(130) 및 전압 배분부(120)에 적용되는 전압 레벨에 맞게 조절한다. 상기 레벨 쉬프터(170)는 도 5에 도시된 바와 같이 2개의 PMOS 트랜지스터(P31,P32) 및 3개의 NMOS 트랜지스터(N31,N32,N33)으로 구성될 수 있다. 상기 한 쌍의 PMOS 트랜지스터(P31,P32)들은 상대편 드레인과 자신의 게이트가 연결되는 크로스 커플(cross couple) 형태를 갖고, NMOS 트랜지스터(N32,N33)의 게이트에 각각 테스트 모드 제어 신호(tm_Vppup) 및 반전된 테스트 모드 제어 신호(/tm_Vppup)가 입력된다. 이러한 레벨 쉬프터(170)에 의해 상기 테스트 모드 제어 신호(tm_Vppup)는 상기 선택부(130) 및 전압 배분부(120)에 적용될 수 있는 신호 레벨로 쉬프트된다.
상기 실시예에서는 전압 배분부(120)를 구성하는 각 성분 및 임피던스부(115)를 동일한 크기를 갖는 다이오드 형태로 연결된 NMOS 트랜지스터들(N1∼N5)로 이용하였다. 하지만, 여기에 국한되지 않고, 도 6에 도시된 바와 같이, 전압 배분부(120)를 구성하는 성분 및 임피던스부(115)를 PN 접합 다이오드(D1∼D5) 또는 제너 다이오드를 이용할 수 있음은 물론이다. 이때, PN 접합 다이오드(D1∼D5)는 모두 동일한 접합 영역의 면적, 깊이 및 동일한 불순물 농도를 갖도록 형성되어야 공정 스큐를 방지할 수 있다.
또한, 본 실시예에서는 전압 배분부(120)를 구성하는 성분, 예컨대, NMOS 트랜지스터 또는 접합 다이오드를 각각 4개씩 구성하였고, 기준 전압을 Vpp/4로 예를 들어 설명하였지만, 여기에 국한되지 않고 전압 배분부(120)를 구성하는 성분의 개수 및 기준 전압은 다양하게 변경실시할 수 있음은 물론이다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
이상에서 자세히 설명한 바와 같이, 본 발명에 의하면, 전압 검출 장치의 전압 배분부내에 전압 배분부를 구성하는 성분과 동일한 임피던스를 갖는 임피던스부를 제공하여, 테스트 모드시 선택적으로 전압 배분의 역할을 수행하도록 한다. 이러한 임피던스부는 상기 전압 배분부를 구성하는 성분과 동일한 조건에서 형성됨에 따라 공정 스큐에 따른 공정 변화가 일어나지 않아, 일정한 전압 검출값을 획득할 수 있다.

Claims (14)

  1. 복수의 전압 배분 성분 및 상기 전압 배분 성분들과 동일한 임피던스를 갖는 임피던스부를 구비하는 전압 배분부;
    상기 임피던스부를 선택적으로 구동시키는 선택부; 및
    상기 전압 배분부의 출력 신호와 기준 전압을 비교하는 비교부를 포함하는 전압 검출 장치.
  2. 제 1 항에 있어서, 상기 전압 배분 성분 및 임피던스부는 동일한 채널 길이 및 동일한 채널 폭을 갖는 MOS 트랜지스터인 전압 검출 장치.
  3. 제 2 항에 있어서, 상기 각각의 MOS 트랜지스터는 게이트와 드레인이 공통 접속된 다이오드 형태의 NMOS 트랜지스터인 전압 검출 장치.
  4. 제 1 항에 있어서, 상기 전압 배분 성분 및 임피던스부는 동일한 접합 영역의 크기 및 동일한 불순물 농도를 갖는 PN 접합 다이오드인 전압 검출 장치.
  5. 제 1 항에 있어서, 상기 전압 배분부는,
    고전압 단자 및 접지 단자 사이에 시리즈로 연결되는 제 1 내지 제 4 전압 배분 성분; 및
    상기 제 3 전압 배분 성분과 상기 제 4 전압 배분 성분 사이에 연결되는 임피던스부로 구성되는 전압 검출 장치
  6. 제 1 항에 있어서, 상기 선택부는,
    테스트 모드 제어 신호가 인에이블되었을 때, 상기 임피던스부를 전압 배분 성분들과 함께 전압 배분이 일어나도록 오픈되고,
    상기 테스트 모드 제어 신호가 로우 레벨일 때, 상기 임피던스부로 전류가 흐르지 않도록 스위칭하는 전달 게이트를 포함하는 전압 검출 장치.
  7. 고전압 단자와 접지 단자 사이에 시리즈로 연결된 제 1 내지 제 n 전압 배분 성분과, 상기 n-1 전압 배분 성분과 상기 n 전압 배분 성분 사이에 연결되는 임피던스부로 구성되는 전압 배분부;
    테스트 모드 동작시, 테스트 모드 제어 신호를 입력받아, 상기 임피던스부가 선택적으로 전압 배분 성분이 되도록 스위칭하는 전달 게이트; 및
    상기 전압 배분부의 출력 전압과 기준 전압을 비교하여 전압 승압 여부를 출력하는 비교부를 포함하며,
    상기 임피던스부에 의해 상기 전압 배분부의 출력 전압이 조절되는 전압 검출 장치.
  8. 제 7 항에 있어서, 상기 전압 배분 성분 및 상기 임피던스부는 동일한 채널 길이 및 동일한 채널 폭을 갖는 NMOS 트랜지스터인 전압 검출 장치.
  9. 제 8 항에 있어서, 상기 각각의 NMOS 트랜지스터는 다이오드 구조가 되도록 게이트와 드레인이 공통 접속된 것을 특징으로 하는 전압 검출 장치.
  10. 제 7 항 또는 제 8 항에 있어서, 상기 전압 배분 성분 및 상기 임피던스부는 동일한 접합 영역의 크기 및 동일한 불순물 농도를 갖는 PN 접합 다이오드인 전압 검출 장치.
  11. 제 7 항 또는 제 8 항에 있어서, 상기 테스트 모드 제어 신호의 레벨을 제어하는 레벨 쉬프터를 더 포함하는 전압 검출 장치.
  12. 고전압 단자와 접지 단자 사이에 시리즈로 연결된 제 1 내지 제 n 전압 배분 성분과 상기 n-1 전압 배분 성분과 상기 n 전압 배분 성분 사이에 연결되는 임피던스부로 구성되는 전압 배분부, 테스트 모드 동작시 테스트 모드 제어 신호를 입력받아 상기 임피던스부가 선택적으로 전압 배분 성분이 되도록 스위칭하는 전달 게이트, 상기 테스트 모드 제어 신호의 레벨을 조절하는 레벨 쉬프터, 및 상기 전압 배분부의 출력 전압과 기준 전압을 비교하여 전압 승압 여부를 출력하는 비교부를 포함하는 전압 검출부;
    상기 전압 검출부의 전압 승압 여부에 따라 클럭을 발생시키는 링 오실레이터; 및
    상기 발생된 클럭에 의해 전하를 펌핑시켜 전압을 상승시키는 차지 펌프를 포함하며,
    상기 전압 배분 성분과 상기 임피던스부는 동일한 임피던스를 갖는 내부 전압 발생 장치.
  13. 제 12 항에 있어서, 상기 전압 배분 성분과 상기 임피던스부는 다이오드인 내부 전압 발생 장치.
  14. 제 12 항에 있어서, 상기 전압 배분 성분과 상기 임피던스부는 게이트와 드레인이 공통 접속된 NMOS 트랜지스터인 내부 전압 발생 장치.
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