CN103809646A - 分压电路及其控制方法 - Google Patents

Abstract

一种分压电路及其控制方法，所述分压电路具有输入端和输出端，包括：第一分压支路、第二分压支路、第三分压支路、第四分压支路、第一NMOS管和第二NMOS管。第一分压支路、第二分压支路和第一NMOS管可以构成第一分压通路，第三分压支路和第四分压支路可以构成第二分压通路。第一NMOS管和第二NMOS管均导通时，第一分压通路和第二分压通路均对分压电路输入端的电压进行分压处理，响应速度快。第一NMOS管和第二NMOS管均截止时，仅第二分压通路对分压电路输入端的电压进行分压处理，明显降低了分压电路的功耗。本发明提供的分压电路可以既提高分压处理的响应速度又可以降低功耗。

Description

分压电路及其控制方法

技术领域

本发明涉及一种分压电路及其控制方法。

背景技术

传统的分压电路通常通过多个PMOS管串联实现，例如，实现三分之一分压即采用三个PMOS管串联，第一个PMOS管的源极作为分压电路的输入端，第二个PMOS管的漏极作为分压电路的输出端。具体的，第一个PMOS管的源极适于输入待分压的信号。第一个PMOS管的栅极连接第一个PMOS管的漏极和第二个PMOS管的源极，第二个PMOS管的栅极连接第二个PMOS管的漏极和第三PMOS管的源极，第三PMOS管的栅极连接第三PMOS管的漏极和地。第二个PMOS管的漏极适于输出分压后的信号。

这样传统的分压电路虽然响应速度较快，但是功耗缺很高。

发明内容

本发明解决的问题是现有分压电路功耗高。

为解决上述问题，本发明提供一种分压电路，具有输入端和输出端，包括：第一分压支路、第二分压支路、第三分压支路、第四分压支路、第一NMOS管和第二NMOS管；

所述第一分压支路包括：M个第一PMOS管，M≥1；

M=1时，所述第一PMOS管的源极连接所述输入端，所述第一PMOS管的栅极连接漏极和所述第二NMOS管的源极；

M＞1时，第1个第一PMOS管的源极连接所述输入端，第m个第一PMOS管的栅极连接漏极和第m+1个第一PMOS管的源极，1≤m＜M，第M个第一PMOS管的栅极连接漏极和所述第二NMOS管的源极；

所述第二分压支路包括：N个第二PMOS管，N≥1；

N=1时，所述第二PMOS管的源极连接所述第二NMOS管的源极，所述第二PMOS管的栅极连接漏极和所述第一NMOS管的漏极；

N＞1时，第1个第二PMOS管的源极连接所述第二NMOS管的源极，第n个第二PMOS管的栅极连接漏极和第n+1个第二PMOS管的源极，1≤n＜N，第N个第二PMOS管的栅极连接漏极和所述第一NMOS管的漏极；

所述第三分压支路包括：M个第一PMOS组，每个第一PMOS组包括X个第三PMOS管，X≥2；

M=1时，第1个第三PMOS管的源极连接所述输入端，位于第一PMOS组的全部第三PMOS管的栅极均连接第X个第三PMOS管的漏极，第j个第三PMOS管的漏极连接第j+1个第三PMOS管的源极，1≤j＜X，第X个第三PMOS管的漏极连接所述第二NMOS管的漏极和输出端；

M＞1时，位于第1个第一PMOS组的第1个第三PMOS管的源极连接所述输入端，位于同一个第一PMOS组的全部第三PMOS管的栅极均连接第X个第三PMOS管的漏极，位于同一个第一PMOS组的第j个第三PMOS管的漏极连接第j+1个第三PMOS管的源极，位于第k个第一PMOS组的第X个第三PMOS管的漏极连接位于第k+1个第一PMOS组的第1个第三PMOS管的源极，1≤k＜M，位于所述第M个第一PMOS组的第X个第三PMOS管的漏极连接所述第二NMOS管的漏极和输出端；

所述第四分压支路包括：N个第二PMOS组，每个第二PMOS组包括X个第四PMOS管；

N=1时，第1个第四PMOS管的源极连接所述输出端，位于第二PMOS组的全部第三PMOS管的栅极均连接第X个第四PMOS管的漏极，第j个第四PMOS管的漏极连接第j+1个第四PMOS管的源极，第X个第四PMOS管的漏极连接地；

N＞1时，位于第1个第二PMOS组的第1个第四PMOS管的源极连接所述输出端，位于同一个第二PMOS组的全部第四PMOS管的栅极均连接第X个第四PMOS管的漏极，位于同一个第二PMOS组的第j个第四PMOS管的漏极连接第j+1个第四PMOS管的源极，位于第k个第二PMOS组的第X个第四PMOS管的漏极连接位于第k+1个第二PMOS组的第1个第四PMOS管的源极，位于所述第N个第二PMOS组的第X个第四PMOS管的漏极连接地；

所述第一NMOS管的源极连接地。

本发明还提供一种上述分压电路的控制方法，包括：

输出第一控制信号至所述第一NMOS管的栅极；

输出第二控制信号至所述第二NMOS管的栅极，所述第二控制信号为高电平时所述第一控制信号也为高电平，所述第一控制信号为低电平时所述第二控制信号也为低电平，所述第一控制信号的下降沿迟于同时为低电平的第二控制信号的下降沿，所述第二控制信号的上升沿迟于同时为高电平的第一控制信号的上升沿。

与现有技术相比，本发明实施例的第一分压支路、第二分压支路和第一NMOS管可以构成第一分压通路，第三分压支路和第四分压支路可以构成第二分压通路。第一NMOS管和第二NMOS管均导通时，第一分压通路和第二分压通路均对分压电路输入端的电压进行分压处理，响应速度快。第一NMOS管和第二NMOS管均截止时，仅第二分压通路对分压电路输入端的电压进行分压处理，明显降低了分压电路的功耗。本实施例的分压电路可以既提高分压处理的响应速度又可以降低功耗。

附图说明

图1是本发明实施例的分压电路的一结构示意图；

图2是本发明实施例的分压电路的另一结构示意图；

图3是本发明实施例的信号波形结构示意图；

图4是本发明实施例的分压电路的又一结构示意图；

图5是本发明实施例的分压电路的又一结构示意图；

图6是本发明实施例的分压电路的又一结构示意图。

具体实施方式

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

如图1所示，本发明实施例提供一种分压电路，所述分压电路具有输入端IN和输出端OUT。所述分压电路包括：第一分压支路1、第二分压支路2、第三分压支路3、第四分压支路4、第一NMOS管MN1和第二NMOS管MN2。

第一分压支路1包括：M个第一PMOS管，M≥1。第二分压支路2包括：N个第二PMOS管，N≥1。第三分压支路3包括：M个第一PMOS组，每个第一PMOS组包括X个第三PMOS管，X≥2。第四分压支路4包括：N个第二PMOS组，每个第二PMOS组包括X个第四PMOS管。

当第一分压支路1仅包括1个第一PMOS管，即M=1时，所述第一PMOS管的源极连接所述输入端IN，所述第一PMOS管的栅极连接第一PMOS管的漏极和第二NMOS管MN2的源极。

当第一分压支路1包括至少两个第一PMOS管，即M＞1时，第1个第一PMOS管的源极连接所述输入端IN，第m个第一PMOS管的栅极连接第m个第一PMOS管的漏极和第m+1个第一PMOS管的源极，1≤m＜M，第M个第一PMOS管的栅极连接第M个第一PMOS管的漏极和第二NMOS管MN2的源极。

当第二分压支路2仅包括1个第二PMOS管，即N=1时，所述第二PMOS管的源极连接所述第二NMOS管MN2的源极，所述第二PMOS管的栅极连接第二PMOS管的漏极和第一NMOS管MN1的漏极。

当第二分压支路2包括至少两个第二PMOS管，即N＞1时，第1个第二PMOS管的源极连接第二NMOS管MN2的源极，第n个第二PMOS管的栅极连接第n个第二PMOS管的漏极和第n+1个第二PMOS管的源极，1≤n＜N，第N个第二PMOS管的栅极连接第N个第二PMOS管的漏极和第一NMOS管MN1的漏极。

当第三分压支路3仅包括1个第一PMOS组，即M=1时，所述第一PMOS组的第1个第三PMOS管的源极连接输入端IN，所述第一PMOS组的全部第三PMOS管的栅极均连接所述第一PMOS组的第X个第三PMOS管的漏极，所述第一PMOS组的第j个第三PMOS管的漏极连接所述第一PMOS组的第j+1个第三PMOS管的源极，1≤j＜X，所述第一PMOS组的第X个第三PMOS管的漏极连接第二NMOS管MN2的漏极和输出端OUT。

当第三分压支路3包括至少2个第一PMOS组，即M＞1时，位于第1个第一PMOS组的第1个第三PMOS管的源极连接所述输入端IN，位于同一个第一PMOS组的全部第三PMOS管的栅极均连接位于同一个第一PMOS组的第X个第三PMOS管的漏极，位于同一个第一PMOS组的第j个第三PMOS管的漏极连接位于同一个第一PMOS组的第j+1个第三PMOS管的源极，位于第k个第一PMOS组的第X个第三PMOS管的漏极连接位于第k+1个第一PMOS组的第1个第三PMOS管的源极，1≤k＜M，位于所述第M个第一PMOS组的第X个第三PMOS管的漏极连接第二NMOS管MN2的漏极和输出端OUT。

当第四分压支路4仅包括1个第二PMOS组，即N=1时，所述第二PMOS组的第1个第四PMOS管的源极连接输出端OUT，所述第二PMOS组的全部第三PMOS管的栅极均连接所述第二PMOS组的第X个第四PMOS管的漏极，所述第二PMOS组的第j个第四PMOS管的漏极连接所述第二PMOS组的第j+1个第四PMOS管的源极，所述第二PMOS组的第X个第四PMOS管的漏极连接地GND。

当第四分压支路4包括至少2个第二PMOS组，即N＞1时，位于第1个第二PMOS组的第1个第四PMOS管的源极连接输出端OUT，位于同一个第二PMOS组的全部第四PMOS管的栅极均连接位于同一个第二PMOS组的第X个第四PMOS管的漏极，位于同一个第二PMOS组的第j个第四PMOS管的漏极连接位于同一个第二PMOS组的第j+1个第四PMOS管的源极，位于第k个第二PMOS组的第X个第四PMOS管的漏极连接位于第k+1个第二PMOS组的第1个第四PMOS管的源极，位于所述第N个第二PMOS组的第X个第四PMOS管的漏极连接地GND。

所述第一NMOS管MN1的源极连接地GND。

由上述分压支路的组成可以看出，第一分压支路1中第一PMOS管的数量与第三分压支路3中第一PMOS组的数量相等，第二分压支路2中的第二PMOS管的数量与第四分压支路4中的第二PMOS组的数量相等，第一PMOS组中的第三PMOS管的数量与第二PMOS组中的第四PMOS管的数量相等。

下面以第一分压支路1包括2个第一PMOS管、第二分压支路2包括1个第二PMOS管、第三分压支路3包括2个第一PMOS组、每个第一PMOS组包括4个第三PMOS管、第四分压支路4包括1个第二PMOS组以及第二PMOS组包括4个第四PMOS管为例做进一步说明。

第一分压支路1包括第1个第一PMOS管MP11和第2个第一PMOS管MP12，第二分压支路2包括第1个第二PMOS管MP21，第三分压支路3包括第1个第一PMOS组31和第2个第一PMOS组32，第四分压支路4包括第1个第二PMOS组。

第1个第一PMOS组31包括第1个第三PMOS管MP311、第2个第三PMOS管MP312、第3个第三PMOS管MP313和第4个第三PMOS管MP314。第2个第一PMOS组32包括第1个第三PMOS管MP321、第2个第三PMOS管MP322、第3个第三PMOS管MP323和第4个第三PMOS管MP324。

第1个第二PMOS组包括第1个第四PMOS管MP411、第2个第四PMOS管MP412、第3个第四PMOS管MP413和第4个第四PMOS管MP414。

第1个第一PMOS管MP11的源极连接输入端IN，第1个第一PMOS管MP11的栅极连接漏极和第2个第一PMOS管MP12的源极，第2个第一PMOS管MP12的栅极连接漏极、第二NMOS管MN2的源极和第1个第二PMOS管MP21的源极。第1个第二PMOS管MP21的栅极连接漏极和第一NMOS管MN1的漏极。第一NMOS管MN1的源极连接地GND。

在第1个第一PMOS组31中，第1个第三PMOS管MP311的源极连接输入端IN，第1个第三PMOS管MP311、第2个第三PMOS管MP312、第3个第三PMOS管MP313和第4个第三PMOS管MP314的栅极均连接第4个第三PMOS管MP314的漏极，第1个第三PMOS管MP311的漏极连接第2个第三PMOS管MP312的源极，第2个第三PMOS管MP312的漏极连接第3个第三PMOS管MP313的源极，第3个第三PMOS管MP313的漏极连接第4个第三PMOS管MP314源极，第4个第三PMOS管MP314源极的漏极连接第2个第一PMOS组32的第1个第三PMOS管MP321的源极。

在第2个第一PMOS组32中，第1个第三PMOS管MP321、第2个第三PMOS管MP322、第3个第三PMOS管MP323和第4个第三PMOS管MP324的栅极连接第4个第三PMOS管MP324的漏极，第1个第三PMOS管MP321的漏极连接第2个第三PMOS管MP322的源极，第2个第三PMOS管MP322的漏极连接第3个第三PMOS管MP323的源极，第3个第三PMOS管MP323的漏极连接第4个第三PMOS管MP324的源极，第4个第三PMOS管MP324的漏极连接输出端OUT。

在第1个第二PMOS组中，第1个第四PMOS管MP411、第2个第四PMOS管MP412、第3个第四PMOS管MP413和第4个第四PMOS管MP414的栅极连接第4个第四PMOS管MP414的漏极和地GND，第1个第四PMOS管MP411的源极连接输出端OUT，第1个第四PMOS管MP411的漏极连接第2个第四PMOS管MP412的源极，第2个第四PMOS管MP412的漏极连接第3个第四PMOS管MP413的源极，第3个第四PMOS管MP413的漏极连接第4个第四PMOS管MP414的源极。

输入端IN适于接收待分压的信号，输入端OUT适于输出分压后的信号，分压的比例由M和N决定，例如图1所示的分压电路可以实现对输入端IN的电压进行三分之一分压处理。

本发明实施例的第一分压支路1、第二分压支路2和第一NMOS管MN1可以构成第一分压通路，第三分压支路3和第四分压支路4可以构成第二分压通路。第一NMOS管MN1和第二NMOS管MN2均导通时，第一分压通路和第二分压通路均对输入端IN的电压进行分压处理，响应速度快。第一NMOS管MN1和第二NMOS管MN2均截止时，仅第二分压通路对输入端IN的电压进行分压处理，明显降低了分压电路的功耗。因此，采用本实施例提供的分压电路可以既提高分压处理的响应速度又降低功耗。

所述的分压电路还可以包括控制单元。所述控制单元适于输出第一控制信号至所述第一NMOS管MN1的栅极以及输出第二控制信号至所述第二NMOS管MN2的栅极，所述第二控制信号为高电平时所述第一控制信号也为高电平，所述第一控制信号为低电平时所述第二控制信号也为低电平，所述第一控制信号的下降沿迟于同时为低电平的第二控制信号的下降沿，所述第二控制信号的上升沿迟于同时为高电平的第一控制信号的上升沿。

如图2所示，本实施例提供一种上述控制单元的实现方式。分压电路还包括：第一反相单边信号延迟发生器5、第二反相单边信号延迟发生器6、第一反相器D1和第二反相器D2。

第一反相单边信号延迟发生器5适于对其输入端信号CEB进行反相处理以及对所述反相处理后的信号的下降沿进行延时处理。第二反相单边信号延迟发生器6适于对其输入端信号_C___E___B_进行反相处理以及对所述反相处理后的信号的下降沿进行延时处理，所述第一单边信号延迟发生器和第二单边信号延迟发生器进行延时处理的时间相同。本领域技术人员可以根据第一反相单边信号延迟发生器5和第二反相单边信号延迟发生器6的功能描述获得其电路实现方式，此处不再赘述。

第一反相单边信号延迟发生器5的输入端连接所述第一反相器D1的输入端，所述第一反相单边信号延迟发生器5的输出端连接第一NMOS管MN1的栅极，第一反相器D1的输出端连接第二反相单边信号延迟发生器6的输入端，第二反相单边信号延迟发生器6的输出端连接所述第二反相器D2的输入端，第二反相器D2的输出端连接所述第二NMOS管MN2的栅极。

图3示出了第一反相单边信号延迟发生器5的输入端信号CEB以及第一控制信号A1和第二控制信号A2的波形图。从图3所示的波形图可以看出，第一控制信号A1为高电平时第二控制信号A2也为高电平，第一控制信号A1为低电平时第二控制信号A2也为低电平。但是，第一控制信号A1的下降沿A11延迟与同时为低电平的第二控制信号A2的下降沿A21，第二控制信号A2的上升沿A22迟于同时为高电平的第一控制信号A1的上升沿A12。

第一控制信号A1为高电平时第一NMOS管MN1导通，第一控制信号A1为低电平时第一NMOS管MN1截止。第二控制信号A2为高电平时第二NMOS管MN2导通，第二控制信号A2为低电平时第二NMOS管MN2截止。

由于本实施例的第二控制信号A2的上升沿A22迟于同时为高电平的第一控制信号A1的上升沿A12，第一控制信号A1的下降沿A11延迟与同时为低电平的第二控制信号A2的下降沿A21，所以，第一NMOS管MN1进入导通状态要先于第二NMOS管MN2进入导通状态，而第二NMOS管MN2进入截止状态要先于第一NMOS管MN1进入截止状态。因此，第二分压通路可以在第一分压通路形成且电压稳定后再与其共同进行分压处理，并且在需要第二分压通路单独工作时先与第一分压通路断开连接，减小了输出端OUT输出错误电压的几率。

虽然本实施例仅描述了利用第一反相单边信号延迟发生器5和第二反相单边信号延迟发生器6配合反相器获得第一控制信号A1和第二控制信号A2的实现方式，但是本领域技术人员可以根据上述描述获得其他的实现方式。例如，第一反相单边信号延迟发生器5和第二反相单边信号延迟发生器6均可以用一个反相器和一个不具有反相功能的单边信号延迟发生器来实现，此处不再赘述。

如图4所示，本实施例的分压电路还可以包括：第三NMOS管MN3。第三NMOS管MN3的漏极连接第二NMOS管MN2的漏极，第三NMOS管MN3适于在第二NMOS管MN2导通时截止以及在第二NMOS管MN2截止时导通。第三NMOS管MN3的源极可以悬空。

具体的，第三NMOS管MN3的栅极可以输入第三控制信号，所述第二控制信号为第二控制信号的反相信号。为了获得第三控制信号，第三NMOS管MN3的栅极可以连接第二反相单边信号延迟发生器6的输出端。第三NMOS管MN3可以减小第二NMOS管MN2在低电平向高电平转换时引起的耦合效应。

如图5所示，本实施例的分压电路还可以包括：第四NMOS管MN4。位于第N个第二PMOS组的第X个第四PMOS管的漏极通过第四NMOS管MN4接地GND。与前述描述的第二分压通路所不同的，增加第四NMOS管MN4后，第二分压通路仅在第四NMOS管MN4处于导通状态后形成。因此，通过对第四NMOS管MN4状态的控制，可以实现对第二分压通路的状态控制。

当第一NMOS管MN1和第四NMOS管MN4均处于截止状态时，分压电路不再处于可工作的状态，本实施例提供一种可以实现分压电路实现非工作状态的电路结构。继续参考图5，分压电路还包括：第三反相器D3、第四反相器D4和或非门电路7。

第一反相单边信号延迟发生器5的输出端通过第三反相器D3和或非门电路7连接第一NMOS管MN1的栅极。具体的，

第一反相单边信号延迟发生器5的输入端连接第一反相器D1的输入端，第一反相单边信号延迟发生器5的输出端连接第三反相器D3的输入端，第三反相器D3的输出端连接或非门电路7的第一输入端，或非门电路7的输出端连接第一NMOS管MN1的栅极。第四反相器D4的输入端连接或非门电路7的第二输入端，第四反相器D4的输出端连接第四NMOS管MN4的栅极。

当第四反相器的输入端信号DEEP为高电平时，第一NMOS管MN1和第四NMOS管MN4均处于截止状态，使得分压电路进入非工作状态。

如图6所示，为了提高第二NMOS管MN2和第三NMOS管MN3的导通能力，可以利用电平转换电路8代替第二反相器D2。具体的，第二反相单边信号延迟发生器6的输出端连接电平转换电路8的输入端，电平转换电路8的正相输出端out连接第三NMOS管MN3，电平转换电路8的反相输出端outb连接第三NMOS管MN3。电平转换电路8可以升高第二反相单边信号延迟发生器6输出端的电压。

本发明实施例还提供一种上述分压电路的控制方法，包括：

输出第一控制信号至所述第一NMOS管的栅极；输出第二控制信号至所述第二NMOS管的栅极，所述第二控制信号为高电平时所述第一控制信号也为高电平，所述第一控制信号为低电平时所述第二控制信号也为低电平，所述第一控制信号的下降沿迟于同时为低电平的第二控制信号的下降沿，所述第二控制信号的上升沿迟于同时为高电平的第一控制信号的上升沿。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (10)

1.一种分压电路，具有输入端和输出端，其特征在于，包括：第一分压支路、第二分压支路、第三分压支路、第四分压支路、第一NMOS管和第二NMOS管；

所述第一分压支路包括：M个第一PMOS管，M≥1；

M=1时，所述第一PMOS管的源极连接所述输入端，所述第一PMOS管的栅极连接漏极和所述第二NMOS管的源极；

M＞1时，第1个第一PMOS管的源极连接所述输入端，第m个第一PMOS管的栅极连接漏极和第m+1个第一PMOS管的源极，1≤m＜M，第M个第一PMOS管的栅极连接漏极和所述第二NMOS管的源极；

所述第二分压支路包括：N个第二PMOS管，N≥1；

N=1时，所述第二PMOS管的源极连接所述第二NMOS管的源极，所述第二PMOS管的栅极连接漏极和所述第一NMOS管的漏极；

N＞1时，第1个第二PMOS管的源极连接所述第二NMOS管的源极，第n个第二PMOS管的栅极连接漏极和第n+1个第二PMOS管的源极，1≤n＜N，第N个第二PMOS管的栅极连接漏极和所述第一NMOS管的漏极；

所述第三分压支路包括：M个第一PMOS组，每个第一PMOS组包括X个第三PMOS管，X≥2；

M=1时，第1个第三PMOS管的源极连接所述输入端，位于第一PMOS组的全部第三PMOS管的栅极均连接第X个第三PMOS管的漏极，第j个第三PMOS管的漏极连接第j+1个第三PMOS管的源极，1≤j＜X，第X个第三PMOS管的漏极连接所述第二NMOS管的漏极和输出端；

M＞1时，位于第1个第一PMOS组的第1个第三PMOS管的源极连接所述输入端，位于同一个第一PMOS组的全部第三PMOS管的栅极均连接第X个第三PMOS管的漏极，位于同一个第一PMOS组的第j个第三PMOS管的漏极连接第j+1个第三PMOS管的源极，位于第k个第一PMOS组的第X个第三PMOS管的漏极连接位于第k+1个第一PMOS组的第1个第三PMOS管的源极，1≤k＜M，位于所述第M个第一PMOS组的第X个第三PMOS管的漏极连接所述第二NMOS管的漏极和输出端；

所述第四分压支路包括：N个第二PMOS组，每个第二PMOS组包括X个第四PMOS管；

N=1时，第1个第四PMOS管的源极连接所述输出端，位于第二PMOS组的全部第三PMOS管的栅极均连接第X个第四PMOS管的漏极，第j个第四PMOS管的漏极连接第j+1个第四PMOS管的源极，第X个第四PMOS管的漏极连接地；

N＞1时，位于第1个第二PMOS组的第1个第四PMOS管的源极连接所述输出端，位于同一个第二PMOS组的全部第四PMOS管的栅极均连接第X个第四PMOS管的漏极，位于同一个第二PMOS组的第j个第四PMOS管的漏极连接第j+1个第四PMOS管的源极，位于第k个第二PMOS组的第X个第四PMOS管的漏极连接位于第k+1个第二PMOS组的第1个第四PMOS管的源极，位于所述第N个第二PMOS组的第X个第四PMOS管的漏极连接地；

所述第一NMOS管的源极连接地。

2.如权利要求1所述的分压电路，其特征在于，还包括：控制单元；

所述控制单元适于输出第一控制信号至所述第一NMOS管的栅极以及输出第二控制信号至所述第二NMOS管的栅极，所述第二控制信号为高电平时所述第一控制信号也为高电平，所述第一控制信号为低电平时所述第二控制信号也为低电平，所述第一控制信号的下降沿迟于同时为低电平的第二控制信号的下降沿，所述第二控制信号的上升沿迟于同时为高电平的第一控制信号的上升沿。

3.如权利要求1所述的分压电路，其特征在于，还包括：第一反相单边信号延迟发生器、第二反相单边信号延迟发生器、第一反相器和第二反相器；

所述第一反相单边信号延迟发生器适于对其输入端信号进行反相处理以及对所述反相处理后的信号的下降沿进行延时处理；所述第二反相单边信号延迟发生器适于对其输入端信号进行反相处理以及对所述反相处理后的信号的下降沿进行延时处理，所述第一单边信号延迟发生器和第二单边信号延迟发生器进行延时处理的时间相同；

所述第一反相单边信号延迟发生器的输入端连接所述第一反相器的输入端，所述第一反相单边信号延迟发生器的输出端连接所述第一NMOS管的栅极，所述第一反相器的输出端连接所述第二反相单边信号延迟发生器的输入端，所述第二反相单边信号延迟发生器的输出端连接所述第二反相器的输入端，所述第二反相器的输出端连接所述第二NMOS管的栅极。

4.如权利要求1所述的分压电路，其特征在于，还包括：第三NMOS管；

所述第三NMOS管的漏极连接所述第二NMOS管的漏极，所述第三NMOS管适于在所述第二NMOS管导通时截止以及在所述第二NMOS管截止时导通。

5.如权利要求4所述的分压电路，其特征在于，还包括：控制单元；

所述控制单元适于输出第一控制信号至所述第一NMOS管的栅极、输出第二控制信号至所述第二NMOS管的栅极以及输出第三控制信号至所述第三NMOS管的栅极，所述第二控制信号为高电平时所述第一控制信号也为高电平，所述第一控制信号为低电平时所述第二控制信号也为低电平，所述第一控制信号的下降沿迟于同时为低电平的第二控制信号的下降沿，所述第二控制信号的上升沿迟于同时为高电平的第一控制信号的上升沿，所述第三控制信号为所述第二控制信号的反相信号。

6.如权利要求4所述的分压电路，其特征在于，还包括：第一反相单边信号延迟发生器、第二反相单边信号延迟发生器、第一反相器和第二反相器；

所述第一反相单边信号延迟发生器适于对其输入端信号进行反相处理以及对所述反相处理后的信号的下降沿进行延时处理；所述第一反相单边信号延迟发生器适于对其输入端信号进行反相处理以及对所述反相处理后的信号的下降沿进行延时处理，所述第一单边信号延迟发生器和第二单边信号延迟发生器进行延时处理的时间相同；

所述第一反相单边信号延迟发生器的输入端连接所述第一反相器的输入端，所述第一反相单边信号延迟发生器的输出端连接所述第一NMOS管的栅极，所述第一反相器的输出端连接所述第二反相单边信号延迟发生器的输入端，所述第二反相单边信号延迟发生器的输出端连接所述第二反相器的输入端和第三NMOS管的栅极，所述第二反相器的输出端连接所述第二NMOS管的栅极。

7.如权利要求1所述的分压电路，其特征在于，还包括：第四NMOS管；

位于第N个第二PMOS组的第X个第四PMOS管的漏极通过所述第四NMOS管接地。

8.如权利要求7所述的分压电路，其特征在于，还包括：第一反相单边信号延迟发生器、第二单边信号延迟发生器、第一反相器、第二反相器、第三反相器、第四反相器和或非门电路；

所述第一反相单边信号延迟发生器适于对其输入端信号进行反相处理以及对所述反相处理后的信号的下降沿进行延时处理；所述第一反相单边信号延迟发生器适于对其输入端信号进行反相处理以及对所述反相处理后的信号的下降沿进行延时处理，所述第一单边信号延迟发生器和第二单边信号延迟发生器进行延时处理的时间相同；

所述第一反相单边信号延迟发生器的输入端连接所述第一反相器的输入端，所述第一反相单边信号延迟发生器的输出端连接第三反相器的输入端，所述第三反相器的输出端连接所述或非门电路的第一输入端，所述或非门电路的输出端连接所述第一NMOS管的栅极，所述第一反相器的输出端连接所述第二反相单边信号延迟发生器的输入端，所述第二反相单边信号延迟发生器的输出端连接所述第二反相器的输入端，所述第二反相器的输出端连接所述第二NMOS管的栅极，所述第四反相器的输入端连接所述或非门电路的第二输入端，所述第四反相器的输出端连接所述第四NMOS管的栅极。

9.如权利要求8所述的分压电路，其特征在于，还包括：第三NMOS管；

所述第三NMOS管的漏极连接所述第二NMOS管的漏极，所述第三NMOS管的栅极连接所述第二反相单边信号延迟发生器的输出端。

10.一种权利要求1至9任一权利要求所述的分压电路的控制方法，其特征在于，包括：

输出第一控制信号至所述第一NMOS管的栅极；

输出第二控制信号至所述第二NMOS管的栅极，所述第二控制信号为高电平时所述第一控制信号也为高电平，所述第一控制信号为低电平时所述第二控制信号也为低电平，所述第一控制信号的下降沿迟于同时为低电平的第二控制信号的下降沿，所述第二控制信号的上升沿迟于同时为高电平的第一控制信号的上升沿。

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