CN102204105B - 一种i/o电路和集成电路 - Google Patents
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- 230000000630 rising effect Effects 0.000 claims abstract description 12
- 238000010586 diagram Methods 0.000 description 12
- 239000012467 final product Substances 0.000 description 6
- 238000000034 method Methods 0.000 description 5
- 230000007704 transition Effects 0.000 description 5
- 230000000295 complement effect Effects 0.000 description 4
- 229910044991 metal oxide Inorganic materials 0.000 description 4
- 150000004706 metal oxides Chemical class 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000008901 benefit Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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Abstract
一种I/O电路，所述电路包括：升压模块、P通路、N通路、PMOS驱动管、以及NMOS驱动管；所述升压模块正相端口的输出信号的上升沿缓慢于下降沿；所述PMOS驱动管的栅极通过P通路接所述升压模块的正相端口；所述NMOS驱动管的栅极通过N通路接所述升压模块的反相端口；所述P通路包括依次串联的奇数个反相器；所述N通路包络依次串联的偶数个反相器。本发明还提供一种集成电路。采用本发明实施例，能够产生明显的PMOS驱动管控制信号包络NMOS驱动管控制信号的关系。
Description
技术领域
本发明涉及电子技术领域，特别是涉及一种I/O电路和集成电路。
背景技术
I/O（Input and Output）电路对于芯片而言是不可缺少的，它在整个芯片中担任着传输信号、供电和ESD（Electro-Static discharge，静电释放）保护等作用。由于芯片功能不断趋于复杂化，芯片规模不断扩大，功耗要求也越来越高，所以对于芯片I/O电路的性能、功耗和面积方面的要求也越来越高。
参照图1，为现有技术的I/O电路结构图。如图1所示，现有的I/O电路中，控制PMOS驱动管和NMOS驱动管的控制信号Net P和Net N分别来自于升压模块的同一端口（图1中均来自反相端口ON），该控制信号Net P和Net N分别通过两条结构对称的通路去控制PMOS驱动管和NMOS驱动管工作。图1所示I/O电路的控制信号Net P和Net N之间的包络关系有图2和图3所示两种情况。
由图2和图3可知，现有技术中，由于控制信号Net P和Net N来自升压模块的同一端口，且经过两条结构完全对称的通路分别去控制PMOS驱动管和NMOS驱动管工作，使得控制信号Net P和Net N基本上是重合的（如图2所示），甚至于是错误的包络关系（如图3所示Net N包络Net P）。
现有I/O电路产生的控制信号Net P和Net N之间的错误包络关系对最终输出信号的Delay Time（延迟时间）和Transition Time（翻转时间，即为电平由高到低或由低到高翻转所经历的时间）影响很大，进一步影响输出信号的质量；更严重的，由于PMOS和NMOS作为I/O电路的驱动管，其本身尺寸就很大，所以控制信号Net P和Net N在翻转过程中会在Power（电源）和Ground（地）之间产生特别大的漏电流，进而对整个芯片的可靠性产生潜在的威胁。
现有技术中，即使人为的调整升压模块以及两个通路上反相器的尺寸来实现Net P包络Net N的关系，但是该方法必须要考虑包络关系、最终输出信号的Delay Time和Transition Time、I/O电路工作频率以及能否正常驱动I/O电路的驱动管等因素之间的折中关系，使得实现较复杂且实现的包络关系效果也不明显。
发明内容
有鉴于此，本发明的目的在于提供一种I/O电路和集成电路，能够产生明显的PMOS驱动管控制信号包络NMOS驱动管控制信号的关系。
本发明实施例提供一种I/O电路，所述电路包括：升压模块、P通路、N通路、PMOS驱动管、以及NMOS驱动管；
所述升压模块正相端口的输出信号的上升沿缓慢于下降沿；
所述升压模块包括一个或多个升压子模块；所述多个升压子模块的输入端口短接；任一升压子模块的正相端口作为所述升压模块的正相端口；任一升压子模块的反相端口作为所述升压模块的反相端口；
所述PMOS驱动管的栅极通过P通路接所述升压模块的正相端口；所述NMOS驱动管的栅极通过N通路接所述升压模块的反相端口；
所述P通路包括依次串联的奇数个反相器；所述N通路包络依次串联的偶数个反相器。
本发明实施例还提供一种集成电路，所述集成电路包括所述的I/O电路。
本发明实施例还提供一种I/O电路，所述电路包括：升压模块、P通路、N通路、PMOS驱动管、以及NMOS驱动管；
所述升压模块正相端口的输出信号的下降沿缓慢于上升沿；
所述升压模块包括一个或多个升压子模块；所述多个升压子模块的输入端口短接；任一升压子模块的正相端口作为所述升压模块的正相端口；任一升压子模块的反相端口作为所述升压模块的反相端口；
所述PMOS驱动管的栅极通过P通路接所述升压模块的反相端口；所述NMOS驱动管的栅极通过N通路接所述升压模块的正相端口；
所述P通路包括依次串联的偶数个反相器；所述N通路包络依次串联的奇数个反相器。
本发明实施例还提供一种集成电路，所述集成电路包括所述的I/O电路。
根据本发明提供的具体实施例，本发明公开了以下技术效果：
本发明实施例所述I/O电路中，基于升压模块正相端口输出信号的波形特点，设计所述PMOS驱动管的栅极和NMOS驱动管的栅极分别通过P通路和N通路接所述升压模块的不同相端口，使得控制所述PMOS驱动管的控制信号Net P和控制所述NMOS驱动管的控制信号Net N分别来自升压模块的正反两个端口；同时，通过设计使得P通路和N通路上的反相器的级数具有奇偶个数的差别，由此可以使得本发明实施例所述I/O电路能够产生明显的PMOS驱动管的控制信号Net P包络NMOS驱动管的控制信号Net N的关系。
附图说明
图1为现有技术的I/O电路结构图；
图2为图1所示I/O电路的控制信号Net P和Net N的第一种包络关系图；
图3为图1所示I/O电路的控制信号Net P和Net N的第二种包络关系图；
图4为本发明实施例一的I/O电路结构图；
图5为本发明实施例的升压模块的电路结构图；
图6为本发明实施例的升压模块接收到的输入信号和正相端口的输出信号的波形图；
图7为本发明实施例的升压模块的正相端口和反相端口分别输出的信号的波形图；
图8为本发明实施例的I/O电路的控制信号Net P和Net N的包络关系图；
图9为本发明实施例二的I/O电路结构图；
图10为本发明实施例三的I/O电路结构图；
图11为本发明实施例四的I/O电路结构图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。
有鉴于此，本发明的目的在于提供一种I/O电路和集成电路，能够产生明显的PMOS驱动管控制信号包络NMOS驱动管控制信号的关系。
参照图4，为本发明实施例一的I/O电路结构图。如图4所示，所述I/O电路包括：升压模块10、P通路20、N通路30、PMOS驱动管40、以及NMOS驱动管50。
其中，所述升压模块10的输入端口IN作为所述I/O电路的输入端Input，所述升压模块10的正相端口OP通过P通路20接PMOS驱动管40的栅极，所述升压模块10的反相端口ON通过N通路30接NMOS驱动管50的栅极。
所述PMOS驱动管40的源极接工作电源Power；所述NMOS驱动管50的源极接地Ground；所述PMOS驱动管40的漏极和所述NMOS驱动管50的漏极短接后作为所述I/O电路的输出端Output。
本发明实施例中，所述P通路20包括奇数个反相器，且该奇数个反相器依次串联，构成一串联支路。具体的，该串联支路中，前一级反相器的输出端接后一级反相器的输入端，第一级反相器的输入端接所述升压模块10的正相端口OP，最后一级反相器的输出端接所述PMOS驱动管40的栅极。
所述N通路30包括偶数个反相器，且该偶数个反相器也是依次串联，构成一串联支路。具体的，该串联支路中，前一级反相器的输出端接后一级反相器的输入端，第一级反相器的输入端接所述升压模块10的反相端口ON，最后一级反相器的输出端接所述NMOS驱动管50的栅极。
需要说明的是，本发明实施例一所述I/O电路中，所述升压模块10具有如下波形特征：该升压模块10的正相端口的输出信号的上升沿缓慢于下降沿。
本发明实施例中，基于升压模块10的波形特点，设计所述PMOS驱动管40的栅极和NMOS驱动管50的栅极分别通过P通路20和N通路30接所述升压模块10的正相端口OP和反相端口ON，使得控制所述PMOS驱动管40的控制信号Net P和控制所述NMOS驱动管50的控制信号Net N分别来自升压模块10的正反两个端口；同时，通过设计使得P通路20和N通路30上的反相器的级数具有奇偶个数的差别，由此可以使得本发明实施例所述I/O电路能够产生明显的PMOS驱动管40的控制信号Net P包络NMOS驱动管50的控制信号Net N的关系。
如图4所示，本发明实施例中，仅以P通路20包括三个反相器、N通路30包括两个反相器为例进行说明。
如图4所示，所述P通路20包括：第一反相器P1、第二反相器P2、第三反相器P3；所述N通路30包括：第四反相器N1、第五反相器N2。
其中，所述第一反相器P1的输入端接所述升压模块10的正相端口OP，所述第一反相器P1的输出端接所述第二反相器P2的输入端；所述第二反相器P2的输出端接所述第三反相器P3的输入端；所述第三反相器P3的输出端接所述PMOS驱动管40的栅极。
所述第四反相器N1的输入端接所述升压模块10的反相端口ON，所述第四反相器N1的输出端接所述第五反相器N2的输入端；所述第五反相器N2的输出端接所述NMOS驱动管50的栅极。
在实际应用中，只需保证P通路20包括奇数个反相器、N通路30包括偶数个反相器即可，至于两个通路分别包括的反相器的个数，可以根据实际应用的需要具体设定。
在实际设计中，由于受到I/O电路面积的限制，I/O电路中升压模块10的选取是基于在保证功能的前提下，面积尽可能的小、结构尽可能简单的原则。图5给出了一种常用的升压模块的结构示意图。
参照图5，为本发明实施例的升压模块的电路结构图。如图5所示，所述升压模块10包括：第一PMOS管M1、第二PMOS管M2、第一NMOS管M3、第二NMOS管M4、第六反相器T1。
其中，所述第一PMOS管M1的源极和第二PMOS管M2的源极短接，一同接高压电源VDDPST（如3.3V等）。
所述第一PMOS管M1的漏极和所述第二PMOS管M2的栅极短接，作为所述升压模块10的反相端口ON。
所述第二PMOS管M2的漏极和所述第一PMOS管M1的栅极短接，作为所述升压模块10的正相端口OP。
所述第一NMOS管M3的漏极接所述升压模块10的反相端口ON；所述第二NMOS管M4的漏极接所述升压模块10的正相端口OP。
所述第一NMOS管M3的源极和所述第二NMOS管M4的源极短接，一同接地VSSPST。
所述第一NMOS管M3的栅极接所述第六反相器T1的输入端，所述第六反相器T1的输出端接所述第二NMOS管M4的栅极。
所述第六反相器T1的电源端口接低压电源VDD（如1.1V等）和地VSS。
所述第一NMOS管M3的栅极与所述第六反相器T1的公共端作为所述升压模块10的输入端口。
结合图5，该升压模块10的正相端口OP和反相端口ON均是基于输入端口IN的，即为该升压模块10的正相端口OP用于输出与输入端口IN接收到的输入信号同相位的信号，而反相端口ON则用于输出与输入端口IN接收到的输入信号反相的信号。
参照图6，为本发明实施例一所述升压模块10接收到的输入信号input和正相端口的输出信号output的波形图。图5所示升压模块10为了避免在输出信号下降沿上产生台阶进而影响信号质量，可以设定第一NMOS管M3和第二NMOS管M4的尺寸大于第一PMOS管M1和第二PMOS管M2的尺寸，例如，可以设定第一NMOS管M3和第二NMOS管M4的尺寸大约为第一PMOS管M1和第二PMOS管M2的尺寸的10倍左右。由此使得，升压模块10的正相端口OP的输出信号output具有下述特性：所述输出信号output的上升沿缓慢于下降沿，也就是，如图6所示，该输出信号output由低电平上升为高电平的上升时间明显大于其由高电平下降为低电平的下降时间。其中，图6所示波形的横坐标为时间，纵坐标为电压；图6中所示input为所述升压模块10接收到的输入信号。
则所述升压模块10的正相端口OP和反相端口OP分别输出的信号的波形如图7所示。两个端口分别输出的信号是反相的。
由于本发明实施例中，所述P通路20的信号取自升压模块10的正相端口OP，经过奇数级（如三级）反相器去控制PMOS驱动管40的栅极；而N通路30的信号取自升压模块10的反相端口ON，经过偶数级（如两级）反相器去控制NMOS驱动管50的栅极；结合图6和图7所示升压模块10接收到的输入信号和两个端口分别输出的信号的特性，可以得到PMOS驱动管40的控制信号Net P与NMOS驱动管50的控制信号Net N的包络关系如图8所示。
结合图6和图7进行分析为：如图7所示，输入信号input经过升压模块10升压后，分别由正相端口OP和反相端口ON输出，OP端口输出波形的上升沿缓慢于ON端口输出信号的下降沿，ON端口输出信号的上升沿缓慢于OP端口输出信号的下降沿，故而OP端口输出信号经过P通路20的奇数级（如三级）反相器、ON端口输出信号经过N通路30的偶数级（如两级）反相器后，将会产生如图8所示的明显的Net P包络Net N的形式，这是正确的包络关系，符合I/O电路的需求。
本发明实施例所述I/O电路，基于传统的I/O电路的结构，考虑到升压模块10的波形特性，通过对两条通路的设计，来产生明显的PMOS驱动管40的控制信号Net P包络NMOS驱动管50的控制信号Net N的关系，并且其包络的程度可以通过调节升压模块10和两条通路包括的反相器的尺寸来实现相应的调节。所述I/O电路真正实现了包络关系可以根据实际需要进行调节，并且不用考虑包络关系、最终输出信号的Delay Time、Transition Time、I/O电路工作频率以及能否正常驱动I/O电路中的驱动管等因素之间的折中关系。
本发明实施例所述I/O电路，有效地减小了在信号翻转过程中电源与地之间的漏电流，并且具有最终输出信号的Delay Time和Transition Time比较容易调节的优点，进而保证了最终输出信号的质量，满足整个芯片高质量传输信号的需求。
本发明实施例一中，P通路和N通路分别接同一升压模块的正、反相端口，在本发明其他实施例中，所述P通路和N通路也可以分别接不同升压模块的正、反相端口。只需保证，该不同的升压模块接收同一输入信号，PMOS驱动管的栅极经奇数个反相器接其中一升压模块的正相端口且NMOS驱动管的栅极经偶数个反相器接其中一升压模块的反相端口即可。
参照图9，为本发明实施例二的I/O电路结构图。如图9所示，实施例二所示电路与实施例一的区别在于：所述I/O电路的升压模块10包括两个升压子模块，分别为第一升压子模块101和第二升压子模块102，且两个升压子模块的输入端短接后，一同接输入信号Input。
所述第一升压子模块101的正相端口OP1作为所述升压模块10的正相端口OP接所述P通路20的输入端。
所述第二升压子模块102的反相端口ON2作为所述升压模块10的反相端口ON接所述N通路30的输入端。
实施例二所示电路其余与实施例一相同，在此不再赘述。
其中，各升压子模块的结构、功能与工作原理均与实施例一所述的升压模块相同。
需要说明的是，本发明实施例中，所述升压模块10还可以包括若干个（不限于两个）升压子模块，只需保证各升压子模块的输入端口短接且一同接输入信号即可，此时，可以设定若干个升压子模块中任一个升压子模块的正相端口作为所述升压模块的正相端口接P通路输入端，设定任一个升压子模块的反相端口作为所述升压模块的反相端口接N通路的输入端。
对应于本发明实施例一和二提供的I/O电路，本发明实施例还提供一种集成电路，所述集成电路可以包括前述实施例一和二所述的I/O电路。该集成电路可以为各种能够产生具有包络关系的两路信号的CMOS（ComplementaryMetal Oxide Semiconductor，互补金属氧化物半导体）集成电路。
本发明实施例一和二所述的I/O电路，当升压模块10的正相端口的输出信号的上升沿缓慢于下降沿时，能够实现明显的PMOS驱动管控制信号包络NMOS驱动管控制信号的关系。而当升压模块正相端口的输出信号呈现下降沿缓慢于上升沿的特性时，本发明实施例三提供一种I/O电路结构，也能够实现PMOS驱动管控制信号包络NMOS驱动管控制信号的关系。
参照图10，为本发明实施例三的I/O电路结构图。如图10所示，所述I/O电路包括：升压模块100、P通路200、N通路300、PMOS驱动管400、以及NMOS驱动管500。
其中，所述升压模块100的输入端口IN作为所述I/O电路的输入端Input，所述升压模块100的反相端口ON通过P通路200接PMOS驱动管400的栅极，所述升压模块100的正相端口OP通过N通路300接NMOS驱动管500的栅极。
所述PMOS驱动管400的源极接工作电源Power；所述NMOS驱动管500的源极接地Ground；所述PMOS驱动管400的漏极和所述NMOS驱动管500的漏极短接后作为所述I/O电路的输出端Output。
本发明实施例中，所述P通路200包括偶数个反相器，且该偶数个反相器依次串联，构成一串联支路。具体的，该串联支路中，前一级反相器的输出端接后一级反相器的输入端，第一级反相器的输入端接所述升压模块100的反相端口ON，最后一级反相器的输出端接所述PMOS驱动管400的栅极。
所述N通路300包括奇数个反相器，且该奇数个反相器也是依次串联，构成一串联支路。具体的，该串联支路中，前一级反相器的输出端接后一级反相器的输入端，第一级反相器的输入端接所述升压模块100的正相端口OP，最后一级反相器的输出端接所述NMOS驱动管500的栅极。
需要说明的是，本发明实施例三所述I/O电路中，所述升压模块100具有如下波形特征：该升压模块100的正相端口的输出信号的下降沿缓慢于上升沿。
本发明实施例中，基于升压模块100的波形特点，设计所述PMOS驱动管400的栅极和NMOS驱动管500的栅极分别通过P通路200和N通路300接所述升压模块100的反相端口ON和正相端口OP，使得控制所述PMOS驱动管400的控制信号Net P和控制所述NMOS驱动管500的控制信号Net N分别来自升压模块100的正反两个端口；同时，通过设计使得P通路200和N通路300上的反相器的级数具有奇偶个数的差别，由此可以使得本发明实施例所述I/O电路能够产生明显的PMOS驱动管400的控制信号Net P包络NMOS驱动管500的控制信号Net N的关系。
图10中仅以P通路200包括两个反相器、N通路300包括三个反相器为例进行说明。在实际应用中，只需保证P通路200包括偶数个反相器、N通路300包括奇数个反相器即可，至于两个通路分别包括的反相器的个数，可以根据实际应用的需要具体设定。
图10所示实施例三所述I/O电路的工作原理与实施例一相似，在此不再赘述。
相应的，本发明实施例三中，P通路和N通路分别接同一升压模块的反、正相端口，在本发明其他实施例中，所述P通路和N通路也可以分别接不同升压模块的反、正相端口。只需保证，该不同的升压模块接收同一输入信号，PMOS驱动管的栅极经偶数个反相器接其中一升压模块的反相端口且NMOS驱动管的栅极经奇数个反相器接其中一升压模块的正相端口即可。
参照图11，为本发明实施例四的I/O电路结构图。如图11所示，实施例四所示电路与实施例三的区别在于：所述I/O电路的升压模块100包括两个升压子模块，分别为第三升压子模块1001和第四升压子模块1002，且两个升压子模块的输入端短接后，一同接输入信号Input。
所述第三升压子模块1001的正相端口ON1作为所述升压模块100的反相端口ON接所述P通路200的输入端。
所述第四升压子模块1002的反相端口OP2作为所述升压模块100的正相端口OP接所述N通路300的输入端。
实施例四所示电路其余与实施例三相同，在此不再赘述。
其中，各升压子模块的结构、功能与工作原理均与实施例三所述的升压模块相同。
需要说明的是，本发明实施例中，所述升压模块100还可以包括若干个（不限于两个）升压子模块，只需保证各升压子模块的输入端口短接且一同接输入信号即可，此时，可以设定若干个升压子模块中任一个升压子模块的正相端口作为所述升压模块的正相端口接N通路的输入端，设定任一个升压子模块的反相端口作为所述升压模块的反相端口接P通路输入端。
对应于本发明实施例三和四提供的I/O电路，本发明实施例还提供一种集成电路，所述集成电路可以包括前述实施例三和四所述的I/O电路。该集成电路可以为各种能够产生具有包络关系的两路信号的CMOS（ComplementaryMetal Oxide Semiconductor，互补金属氧化物半导体）集成电路。
以上对本发明所提供的一种I/O电路和集成电路，进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处。综上所述，本说明书内容不应理解为对本发明的限制。
Claims (10)
1.一种I/O电路，其特征在于，所述电路包括：升压模块、P通路、N通路、PMOS驱动管、以及NMOS驱动管；
所述升压模块正相端口的输出信号的上升沿缓慢于下降沿；
所述升压模块包括一个或多个升压子模块；所述多个升压子模块的输入端口短接；任一升压子模块的正相端口作为所述升压模块的正相端口；任一升压子模块的反相端口作为所述升压模块的反相端口；
所述PMOS驱动管的栅极通过P通路接所述升压模块的正相端口；所述NMOS驱动管的栅极通过N通路接所述升压模块的反相端口；
所述P通路包括依次串联的奇数个反相器；所述N通路包络依次串联的偶数个反相器。
2.根据权利要求1所述的I/O电路，其特征在于，所述升压模块包括：第一PMOS管、第二PMOS管、第一NMOS管、第二NMOS管、第六反相器；
其中，所述第一PMOS管的源极和第二PMOS管的源极短接，一同接高压电源；
所述第一PMOS管的漏极和所述第二PMOS管的栅极短接，作为所述升压模块的反相端口；
所述第二PMOS管的漏极和所述第一PMOS管的栅极短接，作为所述升压模块的正相端口；
所述第一NMOS管的漏极接所述升压模块的反相端口；所述第二NMOS管的漏极接所述升压模块的正相端口；
所述第一NMOS管的源极和所述第二NMOS管的源极短接，一同接地；
所述第一NMOS管的栅极接所述第六反相器的输入端，所述第六反相器的输出端接所述第二NMOS管的栅极；
所述第一NMOS管的栅极与所述第六反相器的公共端作为所述升压模块的输入端口。
3.根据权利要求2所述的I/O电路，其特征在于，所述第一NMOS管和第二NMOS管的尺寸大于所述第一PMOS管和第二PMOS管的尺寸。
4.根据权利要求1至3任一项所述的I/O电路，其特征在于，所述P通路包括的奇数个反相器，前一级反相器的输出端接后一级反相器的输入端，第一级反相器的输入端接所述升压模块的正相端口，最后一级反相器的输出端接所述PMOS驱动管的栅极。
5.根据权利要求1至3任一项所述的I/O电路，其特征在于，所述N通路包括的偶数个反相器，前一级反相器的输出端接后一级反相器的输入端，第一级反相器的输入端接所述升压模块的反相端口，最后一级反相器的输出端接所述NMOS驱动管的栅极。
6.一种集成电路，其特征在于，所述集成电路包括如权利要求1至5任一项所述的I/O电路。
7.一种I/O电路，其特征在于，所述电路包括：升压模块、P通路、N通路、PMOS驱动管、以及NMOS驱动管；
所述升压模块正相端口的输出信号的下降沿缓慢于上升沿；
所述升压模块包括一个或多个升压子模块；所述多个升压子模块的输入端口短接；任一升压子模块的正相端口作为所述升压模块的正相端口；任一升压子模块的反相端口作为所述升压模块的反相端口；
所述PMOS驱动管的栅极通过P通路接所述升压模块的反相端口；所述NMOS驱动管的栅极通过N通路接所述升压模块的正相端口；
所述P通路包括依次串联的偶数个反相器；所述N通路包络依次串联的奇数个反相器。
8.根据权利要求7所述的I/O电路，其特征在于，所述P通路包括的偶数个反相器，前一级反相器的输出端接后一级反相器的输入端，第一级反相器的输入端接所述升压模块的反相端口，最后一级反相器的输出端接所述PMOS驱动管的栅极。
9.根据权利要求7所述的I/O电路，其特征在于，所述N通路包括的奇数个反相器，前一级反相器的输出端接后一级反相器的输入端，第一级反相器的输入端接所述升压模块的正相端口，最后一级反相器的输出端接所述NMOS驱动管的栅极。
10.一种集成电路，其特征在于，所述集成电路包括如权利要求7至9任一项所述的I/O电路。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PCT/CN2011/074882 WO2011157109A2 (zh) | 2011-05-30 | 2011-05-30 | 一种i/o电路和集成电路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN102204105A CN102204105A (zh) | 2011-09-28 |
| CN102204105B true CN102204105B (zh) | 2013-08-07 |
Family
ID=44662794
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2011800006905A Active CN102204105B (zh) | 2011-05-30 | 2011-05-30 | 一种i/o电路和集成电路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US20120306561A1 (zh) |
| CN (1) | CN102204105B (zh) |
| WO (1) | WO2011157109A2 (zh) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103546146B (zh) * | 2013-09-24 | 2016-03-02 | 中国科学院微电子研究所 | 抗单粒子瞬态脉冲cmos电路 |
| CN104638919A (zh) * | 2013-11-14 | 2015-05-20 | 中芯国际集成电路制造(上海)有限公司 | 用于i/o接口的两级升压转换电路 |
| CN103824551B (zh) * | 2014-02-27 | 2016-06-01 | 上海和辉光电有限公司 | 一种栅极驱动电路及显示面板 |
| US9467143B1 (en) * | 2015-09-24 | 2016-10-11 | Qualcomm Incorporated | Inversely proportional voltage-delay buffers for buffering data according to data voltage levels |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1957531A (zh) * | 2004-04-14 | 2007-05-02 | 高通股份有限公司 | 先断后通预驱动器和电平移位器 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5838032A (ja) * | 1981-08-13 | 1983-03-05 | Fujitsu Ltd | Ｃ―ｍｏｓインバータ駆動用バッファ回路 |
| US5124590A (en) * | 1991-08-12 | 1992-06-23 | Advanced Micro Devices, Inc. | CMOS tri-mode input buffer |
| US6933755B2 (en) * | 2002-11-04 | 2005-08-23 | Lg Electronics Inc. | Output driving circuit for maintaining I/O signal duty ratios |
| US7808294B1 (en) * | 2007-10-15 | 2010-10-05 | Netlogic Microsystems, Inc. | Level shifter with balanced rise and fall times |
| CN101252354B (zh) * | 2008-03-21 | 2010-06-09 | 钰创科技股份有限公司 | 降低超越量的输出级电路 |
-
2011
- 2011-05-30 WO PCT/CN2011/074882 patent/WO2011157109A2/zh active Application Filing
- 2011-05-30 CN CN2011800006905A patent/CN102204105B/zh active Active
-
2012
- 2012-05-30 US US13/483,877 patent/US20120306561A1/en not_active Abandoned
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1957531A (zh) * | 2004-04-14 | 2007-05-02 | 高通股份有限公司 | 先断后通预驱动器和电平移位器 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN102204105A (zh) | 2011-09-28 |
| WO2011157109A3 (zh) | 2012-02-16 |
| US20120306561A1 (en) | 2012-12-06 |
| WO2011157109A2 (zh) | 2011-12-22 |
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| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
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