CN112468122B - 可配置延迟电路及延时配置方法 - Google Patents

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Abstract

一种可配置延迟电路及延时配置方法，属于集成电路信号延迟技术领域。本发明针对现有采用反相器单元检测或过滤SET脉冲时，标准反相器单元提供的延迟时间很难满足SET脉冲宽度检测需求的问题。可配置延迟电路包括主体电路、上拉网络单元和下拉网络单元，其中主体电路包括反相器I1、反相器I2、四个NMOS晶体管N1、N2、N3、N4和四个PMOS晶体管P1、P2、P3、P4；主体电路可提供百皮秒量级的输出延迟，并且在此基础上输出延迟可以通过上拉网络单元和下拉网络单元配置的控制端进一步调整，一方面可以更好地满足设计需求，另一方面能够通过实时调整电路的延迟，应对因工艺偏差以及温度和电源电压波动引起的延迟变化。本发明的延时时间能够满足SET脉冲宽度检测需求。

Description

可配置延迟电路及延时配置方法
技术领域
本发明涉及可配置延迟电路及延时配置方法，属于集成电路信号延迟技术领域。
背景技术
延迟电路在集成电路设计中必不可少，比如应用于信号时序调整、信号产生、信号过滤以及用于去除信号抖动等等。
在电路抗单粒子瞬态(Single Event Transient,SET)效应加固领域，需要使用延迟电路来检测或过滤SET脉冲。当前面临的一个问题是，SET脉冲宽度远大于标准反相器单元能够提供的延迟，因此仅仅依靠反相器单元提供的延迟很难满足电路抗辐射加固需求；例如65nm工艺下测得SET脉冲宽度达到数百皮秒，而在65nm工艺下的标准反相器单元能够提供的延迟只在10皮秒左右；若通过级联反相器单元获得满足要求的延迟则会带来很大的面积开销。
因此，需要提供有效的延迟电路，以满足数百皮秒SET脉冲检测或过滤的需求。
发明内容
针对现有采用反相器单元检测或过滤SET脉冲时，标准反相器单元提供的延迟时间很难满足SET脉冲宽度检测需求的问题，本发明提供一种可配置延迟电路及延时配置方法。
本发明的一种可配置延迟电路，包括可配置延迟单元，所述可配置延迟单元包括主体电路、上拉网络单元和下拉网络单元，
所述主体电路包括反相器I1、反相器I2、四个NMOS晶体管N1、N2、N3、N4和四个PMOS晶体管P1、P2、P3、P4；
反相器I1的输入端作为延迟电路输入端，反相器I2的输出端作为延迟电路输出端；
反相器I1的输出端连接晶体管N2和晶体管P2的栅极，晶体管N2的漏极连接晶体管P2的漏极，晶体管N2的源极连接晶体管P1的漏极，晶体管P1的源极和栅极同时连接至电源地；晶体管P2的源极连接晶体管N1的漏极，晶体管N1的源极和栅极同时连接至电源；
晶体管N4和晶体管P4的漏极同时连接反相器I2的输入端，晶体管N4的栅极连接晶体管P4的栅极，并连接晶体管P2的漏极；晶体管P4的源极连接晶体管P3的漏极，晶体管P3的源极连接电源，晶体管P3的栅极连接反相器I1的输入端；晶体管N4的源极连接晶体管N3的漏极，晶体管N3的源极连接至电源地，晶体管N3的栅极连接反相器I1的输入端；
上拉网络单元包括PMOS晶体管Np和n个NMOS晶体管Nn，晶体管Np和n个NMOS晶体管Nn的源极分别与晶体管N1的源极连接，晶体管Np和n个NMOS晶体管Nn的漏极分别与晶体管N1的漏极连接，晶体管Np和n个NMOS晶体管Nn的栅极分别作为控制端连接控制信号c0、c1、c2、…、cn；
下拉网络单元包括NMOS晶体管Nnb和n个PMOS晶体管Npbn，NMOS晶体管Nnb和n个PMOS晶体管Npbn的源极分别与晶体管P1的源极连接，NMOS晶体管Nnb和n个PMOS晶体管Npbn的漏极分别与晶体管P1的漏极连接，NMOS晶体管Nnb和n个PMOS晶体管Npbn的栅极分别作为控制端连接控制信号cb0、cb1、cb2、…、cbn。
根据本发明的可配置延迟电路，包括级联的至少两个可配置延迟单元。
根据本发明的可配置延迟电路，还包括至少一个主体电路，主体电路与可配置延迟单元级联在一起。
本发明还提供了一种延时配置方法，基于所述的可配置延迟电路进行配置，包括：
使晶体管N1和晶体管P1工作在饱和导通状态，并使所述控制信号c0、c1、c2、…、cn与控制信号cb0、cb1、cb2、…、cbn依次对应为互补信号；通过配置c0与cb0、c1与cb1、c2与cb2、…、cn与cbn的高低电平状态，来控制相应晶体管的开启和关闭状态，调整可配置延迟单元的延时时间。
根据本发明的延时配置方法，选择n＝4；以0代表配置为低电平，1代表配置为高电平；
对控制信号c0、c1、c2、c3、c4与控制信号cb0、cb1、cb2、cb3、cb4的配置形式包括：
使控制信号c0、c1、c2、c3、c4的配置电平依次为1、0、0、0、0，控制信号cb0、cb1、cb2、cb3、cb4的配置电平依次为0、1、1、1、1。
根据本发明的延时配置方法，选择n＝4；以0代表配置为低电平，1代表配置为高电平；
对控制信号c0、c1、c2、c3、c4与控制信号cb0、cb1、cb2、cb3、cb4的配置形式包括：
使控制信号c0、c1、c2、c3、c4的配置电平依次为1、1、0、0、0，控制信号cb0、cb1、cb2、cb3、cb4的配置电平依次为0、0、1、1、1。
根据本发明的延时配置方法，选择n＝4；以0代表配置为低电平，1代表配置为高电平；
对控制信号c0、c1、c2、c3、c4与控制信号cb0、cb1、cb2、cb3、cb4的配置形式包括：
使控制信号c0、c1、c2、c3、c4的配置电平依次为1、1、1、0、0，控制信号cb0、cb1、cb2、cb3、cb4的配置电平依次为0、0、0、1、1。
根据本发明的延时配置方法，选择n＝4；以0代表配置为低电平，1代表配置为高电平；
对控制信号c0、c1、c2、c3、c4与控制信号cb0、cb1、cb2、cb3、cb4的配置形式包括：
使控制信号c0、c1、c2、c3、c4的配置电平依次为1、1、1、1、0，控制信号cb0、cb1、cb2、cb3、cb4的配置电平依次为0、0、0、0、1。
根据本发明的延时配置方法，选择n＝4；以0代表配置为低电平，1代表配置为高电平；
对控制信号c0、c1、c2、c3、c4与控制信号cb0、cb1、cb2、cb3、cb4的配置形式包括：
使控制信号c0、c1、c2、c3、c4的配置电平依次为1、1、1、1、1，控制信号cb0、cb1、cb2、cb3、cb4的配置电平依次为0、0、0、0、0。
根据本发明的延时配置方法，选择n＝4；以0代表配置为低电平，1代表配置为高电平；
对控制信号c0、c1、c2、c3、c4与控制信号cb0、cb1、cb2、cb3、cb4的配置形式包括：
使控制信号c0、c1、c2、c3、c4的配置电平依次为0、0、0、0、0，控制信号cb0、cb1、cb2、cb3、cb4的配置电平依次为1、1、1、1、1。
本发明的有益效果：本发明的主体电路可提供百皮秒量级的输出延迟，并且在此基础上输出延迟可以通过上拉网络单元和下拉网络单元配置的控制端进一步调整，一方面可以更好地满足设计需求，另一方面能够通过实时调整电路的延迟，应对因工艺偏差以及温度和电源电压波动引起的延迟变化。
本发明通过延时可配置的形式，获得的延时时间能够满足SET脉冲宽度检测需求。
附图说明
图1是本发明所述可配置延迟电路的结构示意图；
图2是本发明所述可配置延迟电路的级联结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有其它实施例，都属于本发明保护的范围。
需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。
下面结合附图和具体实施例对本发明作进一步说明，但不作为本发明的限定。
具体实施方式一、结合图1和图2所示，本发明的第一方面提供了一种可配置延迟电路，包括可配置延迟单元，所述可配置延迟单元包括主体电路100、上拉网络单元200和下拉网络单元300，
所述主体电路100包括反相器I1、反相器I2、四个NMOS晶体管N1、N2、N3、N4和四个PMOS晶体管P1、P2、P3、P4；
反相器I1的输入端作为延迟电路输入端A，反相器I2的输出端作为延迟电路输出端Y；
反相器I1的输出端连接晶体管N2和晶体管P2的栅极，晶体管N2的漏极连接晶体管P2的漏极，晶体管N2的源极连接晶体管P1的漏极，晶体管P1的源极和栅极同时连接至电源地；晶体管P2的源极连接晶体管N1的漏极，晶体管N1的源极和栅极同时连接至电源；
晶体管N4和晶体管P4的漏极同时连接反相器I2的输入端，晶体管N4的栅极连接晶体管P4的栅极，并连接晶体管P2的漏极；晶体管P4的源极连接晶体管P3的漏极，晶体管P3的源极连接电源，晶体管P3的栅极连接反相器I1的输入端；晶体管N4的源极连接晶体管N3的漏极，晶体管N3的源极连接至电源地，晶体管N3的栅极连接反相器I1的输入端；
上拉网络单元200包括PMOS晶体管Np和n个NMOS晶体管Nn，晶体管Np和n个NMOS晶体管Nn的源极分别与晶体管N1的源极连接，晶体管Np和n个NMOS晶体管Nn的漏极分别与晶体管N1的漏极连接，晶体管Np和n个NMOS晶体管Nn的栅极分别作为控制端连接控制信号c0、c1、c2、…、cn；n为正整数。
下拉网络单元300包括NMOS晶体管Nnb和n个PMOS晶体管Npbn，NMOS晶体管Nnb和n个PMOS晶体管Npbn的源极分别与晶体管P1的源极连接，NMOS晶体管Nnb和n个PMOS晶体管Npbn的漏极分别与晶体管P1的漏极连接，NMOS晶体管Nnb和n个PMOS晶体管Npbn的栅极分别作为控制端连接控制信号cb0、cb1、cb2、…、cbn。
本实施方式中，晶体管N1串联在晶体管P2与电源之间，并且晶体管N1栅极连接至电源；晶体管P1串联在晶体管N2与地之间，并且晶体管P1栅极连接至地，使晶体管N1和晶体管P1工作在饱和导通状态，是所述可配置延迟单元输出延迟的主要来源。
图1所述可配置延迟单元可使用SMIC65nmCMOS工艺制作。
进一步，结合图2所示，本实施方式包括级联的至少两个可配置延迟单元。
再进一步，结合图2所示，本实施方式在包括级联的至少两个可配置延迟单元的基础上，还包括至少一个主体电路100，主体电路100与可配置延迟单元级联在一起。
所述主体电路100与可配置延迟单元可以相间隔连接，也可以使主体电路100连接在整体电路的输入端。
工作原理：结合图1所示，在主体电路100中，使晶体管N1和晶体管P1工作时处于饱和导通状态，是单元延迟的主要来源。由于晶体管N1和晶体管P1工作在饱和状态，晶体管P2和晶体管N2的漏极输出不能达到全电压摆幅，输出电平无论是高电平还是低电平都会存在阈值损失，导致晶体管P4和晶体管N4截止工作时，栅极处在有阈值电压损失的弱驱动状态；将晶体管P3串联在晶体管P4与电源之间，晶体管N3串联在晶体管N4和地之间，并且晶体管P3和晶体管N3的栅极由输入端A控制，通过这样的连接方式，晶体管N3和晶体管P3在强电压的驱动下完全截止，可以阻断电源到地的电流泄漏，降低单元的功耗开销。
上拉网络单元或下拉网络单元中并联的晶体管越多，延时的可调整范围越大。
具体实施方式二、结合图1和图2所示，本发明的另一方面还提供了一种延时配置方法，基于所述的可配置延迟电路进行配置，包括：
使晶体管N1和晶体管P1工作在饱和导通状态，并使所述控制信号c0、c1、c2、…、cn与控制信号cb0、cb1、cb2、…、cbn依次对应为互补信号；通过配置c0与cb0、c1与cb1、c2与cb2、…、cn与cbn的高低电平状态，来控制相应晶体管的开启和关闭状态，调整可配置延迟单元的延时时间。
本实施方式中，晶体管P3串联在晶体管P4与电源之间，晶体管N3串联在晶体管N4和地之间，通过输入端A控制晶体管P3和晶体管N3的栅极，可降低可配置延迟单元的功耗损失。
本实施方式中，在上拉网络单元200和下拉网络单元300中，通过配置c0与cb0、c1与cb1、c2与cb2、…、cn与cbn的高低电平状态，来控制晶体管的开启和关闭状态，调整可配置延迟单元的延迟大小，延迟大小的调整一方面用来设计得到需要的延迟时间大小，另一方面可用来调整由于工艺偏差、电源电压变化以及温度变化而造成的延迟变化。其中c0与cb0控制的PMOS管和NMOS管对延迟大小的调整具有最高的权重，当c0与cb0分别配置为低电平和高电平时，对应的PMOS管和NMOS管处于开启状态，而将晶体管N1和晶体管P1短路，破坏了由饱和导通获得的延迟，整个延迟单元的延迟会大大减小；其他控制端口c1与cb1、c2与cb2、…、cn与cbn控制的晶体管对延迟的调整具有权重较小，当这些端口控制晶体管开启或关闭时，相当于在晶体管N1和晶体管P1上并联晶体管或去掉并联的晶体管，等同于调整晶体管N1和晶体管P1的晶体管尺寸，从而实现调整延迟的目的，n的值根据设计需求设定。
作为示例，结合图2所示，选择n＝4；以0代表配置为低电平，1代表配置为高电平；
对控制信号c0、c1、c2、c3、c4与控制信号cb0、cb1、cb2、cb3、cb4的配置形式包括：
使控制信号c0、c1、c2、c3、c4的配置电平依次为1、0、0、0、0，控制信号cb0、cb1、cb2、cb3、cb4的配置电平依次为0、1、1、1、1。
作为示例，结合图2所示，选择n＝4；以0代表配置为低电平，1代表配置为高电平；
对控制信号c0、c1、c2、c3、c4与控制信号cb0、cb1、cb2、cb3、cb4的配置形式包括：
使控制信号c0、c1、c2、c3、c4的配置电平依次为1、1、0、0、0，控制信号cb0、cb1、cb2、cb3、cb4的配置电平依次为0、0、1、1、1。
作为示例，结合图2所示，选择n＝4；以0代表配置为低电平，1代表配置为高电平；
对控制信号c0、c1、c2、c3、c4与控制信号cb0、cb1、cb2、cb3、cb4的配置形式包括：
使控制信号c0、c1、c2、c3、c4的配置电平依次为1、1、1、0、0，控制信号cb0、cb1、cb2、cb3、cb4的配置电平依次为0、0、0、1、1。
作为示例，结合图2所示，选择n＝4；以0代表配置为低电平，1代表配置为高电平；
对控制信号c0、c1、c2、c3、c4与控制信号cb0、cb1、cb2、cb3、cb4的配置形式包括：
使控制信号c0、c1、c2、c3、c4的配置电平依次为1、1、1、1、0，控制信号cb0、cb1、cb2、cb3、cb4的配置电平依次为0、0、0、0、1。
作为示例，结合图2所示，选择n＝4；以0代表配置为低电平，1代表配置为高电平；
对控制信号c0、c1、c2、c3、c4与控制信号cb0、cb1、cb2、cb3、cb4的配置形式包括：
使控制信号c0、c1、c2、c3、c4的配置电平依次为1、1、1、1、1，控制信号cb0、cb1、cb2、cb3、cb4的配置电平依次为0、0、0、0、0。
作为示例，结合图2所示，选择n＝4；以0代表配置为低电平，1代表配置为高电平；
对控制信号c0、c1、c2、c3、c4与控制信号cb0、cb1、cb2、cb3、cb4的配置形式包括：
使控制信号c0、c1、c2、c3、c4的配置电平依次为0、0、0、0、0，控制信号cb0、cb1、cb2、cb3、cb4的配置电平依次为1、1、1、1、1。
表1显示了取n＝4，c0与cb0、c1与cb1、c2与cb2、c3与cb3、c4与cb4配置不同值时，延迟单元的延迟时间仿真结果，其中0代表配置为低电平，1代表配置为高电平。对于配置1，上拉网络单元200和下拉网络单元300中所有的晶体管均处于关闭状态时，延迟单元的延迟可达到最大值为239ps；对于配置2，上拉网络和下拉网络中c1与cb1控制的晶体管处于开启状态，其他晶体管处于关闭状态，延迟单元的延迟值为205ps；对于配置3，上拉网络和下拉网络中c1与cb1控制的晶体管和c2与cb2控制的晶体管处于开启状态，其他晶体管处于关闭状态，延迟单元的延迟值为188ps；对于配置4，上拉网络和下拉网络中c1与cb1控制的晶体管、c2与cb2控制的晶体管以及c3与cb3控制的晶体管处于开启状态，其他晶体管处于关闭状态，延迟单元的延迟值为178ps；对于配置5，上拉网络和下拉网络中c1与cb1控制的晶体管、c2与cb2控制的晶体管、c3与cb3控制的晶体管以及c4与cb4控制的晶体管处于开启状态，其他晶体管处于关闭状态，延迟单元的延迟值为171ps；对于配置6，上拉网络和下拉网络中c0与cb0控制的晶体管处于开启状态，其他晶体管处于关闭状态，延迟单元的延迟值为67.3ps。
表1
不同配置 c0/cb0 c1/cb1 c2/cb2 c3/cb3 c4/cb4 延迟值(ps)
配置1 1/0 0/1 0/1 0/1 0/1 239
配置2 1/0 1/0 0/1 0/1 0/1 205
配置3 1/0 1/0 1/0 0/1 0/1 188
配置4 1/0 1/0 1/0 1/0 0/1 178
配置5 1/0 1/0 1/0 1/0 1/0 171
配置6 0/1 0/1 0/1 0/1 0/1 67.3
表1中延迟值为晶体管设计为特定尺寸时得到的仿真数据，当晶体管设计为不同尺寸时，得到的延迟结果会有不同，晶体管尺寸需按照实际设计需求而设定。
为了获得更大的延迟，可以通过级联主体电路部分以及整个可配置延迟单元的方式实现，图2出了具体的实施方式，其中的一级或两级或更多级使用可配置延迟单元，用于调整延迟大小，其他级则级联主体电路部分，减小面积开销。
上拉网络和下拉网络中c0至cn和cb0至cbn的配置对电路功耗影响不是很大，表1所示配置5具有最大的平均功耗1245.36nW，配置1到配置4的平均功耗分别为1119.96nW、1112.28nW、1110.96nW、1110.96nW、1111.56nW。
通过表1得出结论，上拉网络中高电平的数量增多时，相应的，下拉网络中低电平的数量增多时，延迟单元的延迟值会减小。
虽然在本文中参照了特定的实施方式来描述本发明，但是应该理解的是，这些实施例仅仅是本发明的原理和应用的示例。因此应该理解的是，可以对示例性的实施例进行许多修改，并且可以设计出其他的布置，只要不偏离所附权利要求所限定的本发明的精神和范围。应该理解的是，可以通过不同于原始权利要求所描述的方式来结合不同的从属权利要求和本文中所述的特征。还可以理解的是，结合单独实施例所描述的特征可以使用在其它所述实施例中。

Claims (10)

1.一种可配置延迟电路，其特征在于包括可配置延迟单元，所述可配置延迟单元包括主体电路(100)、上拉网络单元(200)和下拉网络单元(300)，
所述主体电路(100)包括反相器I1、反相器I2、四个NMOS晶体管N1、N2、N3、N4和四个PMOS晶体管P1、P2、P3、P4；
反相器I1的输入端作为延迟电路输入端，反相器I2的输出端作为延迟电路输出端；
反相器I1的输出端连接晶体管N2和晶体管P2的栅极，晶体管N2的漏极连接晶体管P2的漏极，晶体管N2的源极连接晶体管P1的漏极，晶体管P1的源极和栅极同时连接至电源地；晶体管P2的源极连接晶体管N1的漏极，晶体管N1的源极和栅极同时连接至电源；
晶体管N4和晶体管P4的漏极同时连接反相器I2的输入端，晶体管N4的栅极连接晶体管P4的栅极，并连接晶体管P2的漏极；晶体管P4的源极连接晶体管P3的漏极，晶体管P3的源极连接电源，晶体管P3的栅极连接反相器I1的输入端；晶体管N4的源极连接晶体管N3的漏极，晶体管N3的源极连接至电源地，晶体管N3的栅极连接反相器I1的输入端；
上拉网络单元(200)包括PMOS晶体管Np和n个NMOS晶体管Nn，晶体管Np和n个NMOS晶体管Nn的源极分别与晶体管N1的源极连接，晶体管Np和n个NMOS晶体管Nn的漏极分别与晶体管N1的漏极连接，晶体管Np和n个NMOS晶体管Nn的栅极分别作为控制端连接控制信号c0、c1、c2、…、cn；
下拉网络单元(300)包括NMOS晶体管Nnb和n个PMOS晶体管Npbn，NMOS晶体管Nnb和n个PMOS晶体管Npbn的源极分别与晶体管P1的源极连接，NMOS晶体管Nnb和n个PMOS晶体管Npbn的漏极分别与晶体管P1的漏极连接，NMOS晶体管Nnb和n个PMOS晶体管Npbn的栅极分别作为控制端连接控制信号cb0、cb1、cb2、…、cbn。
2.根据权利要求1所述的可配置延迟电路，其特征在于，包括级联的至少两个可配置延迟单元。
3.根据权利要求2所述的可配置延迟电路，其特征在于，还包括至少一个主体电路(100)，主体电路(100)与可配置延迟单元级联在一起。
4.一种延时配置方法，基于权利要求1至3中任一项所述的可配置延迟电路进行配置，其特征在于包括：
使晶体管N1和晶体管P1工作在饱和导通状态，并使所述控制信号c0、c1、c2、…、cn与控制信号cb0、cb1、cb2、…、cbn依次对应为互补信号；通过配置c0与cb0、c1与cb1、c2与cb2、…、cn与cbn的高低电平状态，来控制相应晶体管的开启和关闭状态，调整可配置延迟单元的延时时间。
5.根据权利要求4所述的延时配置方法，其特征在于，
选择n＝4；以0代表配置为低电平，1代表配置为高电平；
对控制信号c0、c1、c2、c3、c4与控制信号cb0、cb1、cb2、cb3、cb4的配置形式包括：
使控制信号c0、c1、c2、c3、c4的配置电平依次为1、0、0、0、0，控制信号cb0、cb1、cb2、cb3、cb4的配置电平依次为0、1、1、1、1。
6.根据权利要求4所述的延时配置方法，其特征在于，
选择n＝4；以0代表配置为低电平，1代表配置为高电平；
对控制信号c0、c1、c2、c3、c4与控制信号cb0、cb1、cb2、cb3、cb4的配置形式包括：
使控制信号c0、c1、c2、c3、c4的配置电平依次为1、1、0、0、0，控制信号cb0、cb1、cb2、cb3、cb4的配置电平依次为0、0、1、1、1。
7.根据权利要求4所述的延时配置方法，其特征在于，
选择n＝4；以0代表配置为低电平，1代表配置为高电平；
对控制信号c0、c1、c2、c3、c4与控制信号cb0、cb1、cb2、cb3、cb4的配置形式包括：
使控制信号c0、c1、c2、c3、c4的配置电平依次为1、1、1、0、0，控制信号cb0、cb1、cb2、cb3、cb4的配置电平依次为0、0、0、1、1。
8.根据权利要求4所述的延时配置方法，其特征在于，
选择n＝4；以0代表配置为低电平，1代表配置为高电平；
对控制信号c0、c1、c2、c3、c4与控制信号cb0、cb1、cb2、cb3、cb4的配置形式包括：
使控制信号c0、c1、c2、c3、c4的配置电平依次为1、1、1、1、0，控制信号cb0、cb1、cb2、cb3、cb4的配置电平依次为0、0、0、0、1。
9.根据权利要求4所述的延时配置方法，其特征在于，
选择n＝4；以0代表配置为低电平，1代表配置为高电平；
对控制信号c0、c1、c2、c3、c4与控制信号cb0、cb1、cb2、cb3、cb4的配置形式包括：
使控制信号c0、c1、c2、c3、c4的配置电平依次为1、1、1、1、1，控制信号cb0、cb1、cb2、cb3、cb4的配置电平依次为0、0、0、0、0。
10.根据权利要求4所述的延时配置方法，其特征在于，
选择n＝4；以0代表配置为低电平，1代表配置为高电平；
对控制信号c0、c1、c2、c3、c4与控制信号cb0、cb1、cb2、cb3、cb4的配置形式包括：
使控制信号c0、c1、c2、c3、c4的配置电平依次为0、0、0、0、0，控制信号cb0、cb1、cb2、cb3、cb4的配置电平依次为1、1、1、1、1。
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