CN111726108A - 一种延迟电路、时钟控制电路以及控制方法 - Google Patents

一种延迟电路、时钟控制电路以及控制方法 Download PDF

Info

Publication number
CN111726108A
CN111726108A CN201910205015.4A CN201910205015A CN111726108A CN 111726108 A CN111726108 A CN 111726108A CN 201910205015 A CN201910205015 A CN 201910205015A CN 111726108 A CN111726108 A CN 111726108A
Authority
CN
China
Prior art keywords
circuit
inverter
stage
unit
pull
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201910205015.4A
Other languages
English (en)
Inventor
曲勃
陈金福
江立新
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Montage Technology Shanghai Co Ltd
Original Assignee
Montage Technology Shanghai Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Montage Technology Shanghai Co Ltd filed Critical Montage Technology Shanghai Co Ltd
Priority to CN201910205015.4A priority Critical patent/CN111726108A/zh
Priority to US16/730,458 priority patent/US10965280B2/en
Publication of CN111726108A publication Critical patent/CN111726108A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
    • H03K5/134—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices with field-effect transistors
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/10—Distribution of clock signals, e.g. skew
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
    • H03K2005/0015—Layout of the delay element
    • H03K2005/00195—Layout of the delay element using FET's

Abstract

本申请公开了一种延迟电路、时钟控制电路以及控制方法，延迟电路，包括藕接成一链的N级延迟单元，每级延迟单元包括四态门电路和反相电路，每级的四态门电路和反相电路的输入端相连，反相电路的另一输入端与下一级反相电路的输出相连；输入信号连接至第一级四态门电路、反相电路的输入端，并逐级通过四态门电路、反相电路延迟一定时间输出。

Description

一种延迟电路、时钟控制电路以及控制方法
技术领域
本申请涉及一种集成电路，特别但不限于一种延迟电路、时钟控制电路以及控制方法。
背景技术
延迟元件是一些集成电路和系统中的时钟分配网络的构造块。延迟元件用于限定数据在这些系统内传输(movement)的时间基准。可变延迟元件是用于在高速数字集成电路中进行精细、精确和准确的脉冲延迟(或相位)控制的基于反相器的电路。为了实现范围较宽的延迟或相位调整，可变延迟元件被是实现为反相器链。反相器链被称为延迟线。在许多集成电路中，在诸如DLL(延迟锁相环)、TDC(时间-数字转换器)、VCO(压控振荡器)、脉宽控制环(PWCL)等的系统中使用延迟线。在这些应用中，可变延迟元件被用于精确和准确的脉冲时间基准。
现有的延迟线电路结构存在以下缺陷：在延迟控制信号切换时产生毛刺；输出信号占空比损失随延迟线级数增加而增加；输入负载随延迟线级数增加而线性增加。
申请内容
本申请采用一种简单易行的延迟单元，避免了控制信号切换时的毛刺，同时不损失占空比。
在一个实施例中，本申请提供一种延迟电路，包括藕接成一链的N级延迟单元，每级延迟单元包括四态门电路和反相电路，每级的四态门电路和反相电路的输入端相连，反相电路的另一输入端与下一级反相电路的输出相连；输入信号连接至第一级四态门电路、反相电路的输入端，并逐级通过四态门电路、反相电路延迟一定时间输出。
在另一个实施例中，本申请提供一种时钟控制电路，包括上述实施例中的延迟电路，时钟信号和屏蔽信号通过逻辑门连接至所述延迟电路的输入端；所述延迟电路的输出端连接逻辑电路模块。
在另一个实施例中，本申请提供一种时钟控制方法，包括：控制第0至M-1级反相单元打开、上拉单元、下拉单元关闭，第M级反相单元关闭；控制第0至M-1级第一反相器关闭、第二反相器打开，第M级第一反相器打开、第二反相器关闭；时钟输入信号依次通过第0至M-1级反相单元、第M级第一反相器、第M-1级至第0级第二反相器输出。
与现有技术相比，本申请至少具有以下有益效果：
1)每一级延迟单元都完全相同，因此每级反相电路随工艺、电压、温度偏移造成的占空比损失也会被下一级反相电路完全补偿，从而没有占空比损失。
2)延迟电路的内部节点电压成为稳定的高低电平交替分布，此时无论控制信号切换到任意一级打开或关闭，延时线内部节点电压仍然为稳定的高低电平交替分布，切换时不产生任何毛刺信号。
附图说明
本申请通过所附的附图用示例形式展示。附图应当被理解为作为示例而非限制，本申请的范围是由权利要求所限定的。
图1是表示延迟电路实施例的框图。
图2是表示四态门电路实施例的框图。
图3是表示四态门电路实施例的图。
图4是表示延迟单元实施例的图。
图5是表示时钟控制电路实施例的图。
图6是表示时钟控制电路另一个实施例的图。
图7是表示一种实施例中时钟控制方法的流程图。
图8是表示另一种实施例时钟控制方法的流程图。
图9是表示另一种实施例时钟控制方法的流程图。
具体实施方式
参考图1所示，延迟电路包括藕接成一链的N级延迟单元10，每级延迟单元10包括四态门电路11和反相电路12，每级的四态门电路11和反相电路12的输入端相连，反相电路12的另一输入端与下一级反相电路12的输出相连，输入信号IN连接至第一级四态门电路11、反相电路12的输入端，逐级通过四态门电路11、反相电路12延迟一定时间输出OUT。
参考图2所示，所述四态门电路11包括反相单元111、上拉单元112、下拉单元113，所述反相单元111、上拉单元112、下拉单元113的输出相连至下一级反相单元111的输入。
参考图3所示，所述反相单元111包括第一PMOS晶体管P1、第二PMOS晶体管P2、第一NMOS晶体管N1、第二NMOS晶体管N2；
所述第一PMOS晶体管P1和第一NMOS晶体管N1的栅极连接至上一级反相单元111的输出，其漏极连接至下一级反相单元111的输入；
所述第一PMOS晶体管P1的源极连接第二PMOS晶体管P2的漏极，第二PMOS晶体管P2的源极接电源，其栅极连接第一控制指令enb；
所述第一NMOS晶体管N1的源极连接第二NMOS晶体管N2的漏极，第二NMOS晶体管N2的源极接地，其栅极连接第二控制指令en，其中第一控制指令enb和第二控制指令en是一对反相的控制信号。
所述上拉单元112包括第三PMOS晶体管P3，其栅极连接第三控制指令pu，源极接电源，漏极连接下一级反相单元111的输入，通过第三控制指令pu打开第三PMOS晶体管P3，将四态门电路10的输出端拉升为高电平，并稳定为高电平。
所述下拉单元113包括第三NMOS晶体管N3，其栅极连接第四控制指令pd，源极接地，漏极连接下一级反相单元111的输入，通过第四控制指令pd打开第三NMOS晶体管N3，将四态门电路10的输出端下拉为低电平，并稳定为低电平。
所述四态门电路11至少具有三种工作模式，分别为：反相单元111打开，上拉单元112、下拉单元113关闭，输出端信号取反；反相单元111、上拉单元112打开，下拉单元113关闭，输出端恒为高电平；反向单元111、下拉单元113打开，上拉单元112关闭，输出端恒为低电平。此外，本申请的四态门电路11中反相单元111、上拉单元112、下拉单元113均关闭的情况下，四态门电路处于高阻状态，具有高阻工作模式。
参考图4所示，所述反相电路12包括第一反相器121、第二反相器122，所述第一反相器121、第二反相器122的输出端相连接，所述第一反相器121的输入连接同一级反相单元111的输入端，下一级第二反相器122的输出端连接上一级第二反相器122的输入端，所述第一反相器121连接第一控制指令enb，第二反相器122连接第二控制指令en。第一反相器121、第二反相器122分别处于打开或关闭的状态(例如，第一反相器121打开、第二反相器122关闭，或者第一反相器121关闭、第二反相器122打开)，使得四态门电路10的信号选择性通过反相电路12输出。
在另一个实施例中，参考图5所示，本申请还提供一种时钟控制电路20，包括上述实施例中的延迟电路21，时钟信号clk_in和屏蔽信号gate_en通过一与逻辑门23连接至所述延迟电路的21输入端IN，屏蔽信号gate_en通过反相器24连接至与逻辑门23的输入端；所述延迟电路21的输出端OUT连接逻辑电路模块22。所述延迟电路21还包括输入信号Vinit和控制信号Code，如图4所示，输入信号Vinit连接至第N级第二反相单元122的输入端。控制信号Code用于控制延迟电路21输出锁定时间。
在另一个实施例中，参考图6所示，本申请还提供一种时钟控制电路30，包括上述实施例中的延迟电路21，时钟信号clk_in和屏蔽信号gate_en通过一或逻辑门33连接至所述延迟电路的31输入端IN；所述延迟电路21的输出端OUT连接逻辑电路模块32。所述延迟电路31还包括输入信号Vinit和控制信号Code，输入信号Vinit连接至第N级第二反相单元122的输入端。控制信号Code用于控制延迟电路31输出锁定时间。
在另一个实施例中，结合图4、图7所示，本申请还提供一种时钟控制方法，包括：
S110，控制第0至M-1级反相单元111打开、上拉单元112、下拉单元113关闭，第M级反相单元111、上拉单元112、下拉单元113关闭，此时四态门电路11对输入信号取反；
S120，控制第0至M-1级第一反相器121关闭、第二反相器122打开，第M级第一反相器121打开、第二反相器122关闭，使得延迟电路的输入信号依次经过M-1级四态门电路，并依次通过第M级第一反相器、第M-1至0级第二反相器122输出；
S130，屏蔽信号gate_en关闭，时钟信号延迟一定时间输出。其中屏蔽信号gate_en为低电平，时钟信号clk_in输入至延迟电路输入端IN，时钟信号依次通过第0至M-1级反相单元111、第M级第一反相器121、第M-1级至第0级第二反相器122延迟一定时间输出，实现时钟信号M级延迟。
本实施例中，每一级反相电路都完全相同，因此每级反相电路随工艺、电压、温度偏移造成的占空比损失也会被下一级反相电路完全补偿，从而没有占空比损失。
结合图4、图5、图8所示，另一个实施例中，本申请的时钟控制方法，包括：
S210，控制第0至M-1级反相单元111打开、上拉单元112、下拉单元113关闭，第M级反相单元111、下拉单元113关闭，第M级上拉单元112打开，此时第M级四态门电路11的输出端被拉升为高电平，并保持为高电平，其中M为0～N之间的自然数；
S220，控制第0至M-1级第一反相器121关闭、第二反相器122打开，第M级第一反相器121打开、第二反相器122关闭；
S230，屏蔽信号gate_en打开，时钟信号输出OUT锁定为第一电平。其中，屏蔽信号gate_en为高电平，通过反相器24、与逻辑门23使得延迟电路输入端IN恒定为低电平，时钟信号输出OUT锁定为低电平。此外，在本实施例中延迟电路的输出端还可以外接一反相器，使得时钟信号输出OUT锁定为高电平。
延迟电路工作过程中，令被关断的奇数级四态门电路11输出逻辑高，被关断的偶数级四态门电路11输出逻辑低。延迟电路的内部节点电压成为稳定的高低(1/0)电平交替分布，此时无论控制信号切换到任意一级打开或关闭，延时线内部节点电压仍然为稳定的高低电平交替分布，切换时不产生任何毛刺信号。
参考图4、图6、图9所示，另一个实施例中，本申请的时钟控制方法，包括：
S310，控制第0至M-1级反相单元111打开、上拉单元112、下拉单元关闭113，第M级反相单元111、上拉单元121关闭，第M级下拉单元113打开，此时第M级四态门电路11的输出端被下拉为低电平，并保持为低电平；
S320，控制第0至M-1级第一反相器121关闭、第二反相器122打开，第M级第一反相器121打开、第二反相器122关闭；
S330，屏蔽信号gate_en打开，时钟信号输出OUT锁定为第二电平。其中，屏蔽信号gate_en为高电平，通过或逻辑门33使得延迟电路输入端IN恒定为低电平，时钟信号输出OUT锁定为高电平。此外，在本实施例中延迟电路的输出端还可以外接一反相器，使得时钟信号输出OUT锁定为低电平。
应当注意以上所描述的所有或者任一实施例可以彼此结合，除非另外声明或者此类实施例可能在功能上和/或架构上相互排斥。
虽然本申请与引用的特定示例实施例一起被描述，但是本申请并不仅限于于此描述的实施例，而是可以用在后附的权利要求的精神和范围内以修改或者变更的形式被实施。相应的，说明书和附图应被视为说明的意思而非限制的意思。
由上所述，应当注意到本申请特定的实施例在这里以示例为目的被描述，但是在不背离本申请范围的情况下可以做不同的修改。相应地，本申请除了后附的权利要求，并不被限制。
本领域技术人员在实施本申请时可以通过对于附图、公开的内容和权利要求的研究，了解并进行对于公开的实施例的其他改变。在权利要求中，词语“包括”并不排除其他组件或步骤，并且不定冠词“一个”并不排除多个。即使特定的特征记载在不同的从属权利要求中，本申请也涉及具有共同的这些特征的实施例。任何在权利要求中的附图标记不应当被解释为限制范围。
不同实施例的特征和方面可以被整合到另外的实施例中，并且本文件所示的实施例可以在没有所有示例或者描述的特征或者方面的情况下实施。本领域技术人员会注意到，虽然本系统和方法的特定的示例和实施例为了示例目的而被描述，在不背离本申请的精神和范围的情况下可以做出不同的修改。此外，一个实施例的特征可以被包含到另一个实施例中，即使这些特征并未在本文件中在一个单一的实施例中被一起描述。相应地，本申请被所附的权利要求描述。

Claims (13)

1.一种延迟电路，包括藕接成一链的N级延迟单元，每级延迟单元包括四态门电路和反相电路，每级的四态门电路和反相电路的输入端相连，反相电路的另一输入端与下一级反相电路的输出端相连；输入信号连接至第一级四态门电路、反相电路的输入端，并逐级通过四态门电路、反相电路延迟一定时间输出。
2.如权利要求1所述的延迟电路，其中所述四态门电路包括反相单元、上拉单元、下拉单元，所述反相单元、上拉单元、下拉单元的输出端相连并且连接至下一级反相单元的输入端。
3.如权利要求2所述的延迟电路，其中所述反相单元包括第一PMOS晶体管、第二PMOS晶体管、第一NMOS晶体管、第二NMOS晶体管；
所述第一PMOS、第一NMOS晶体管的栅极连接至上一级反相单元的输出端，漏极连接至下一级反相单元的输入端；
所述第一PMOS晶体管的源极连接第二PMOS晶体管的漏极，第二PMOS晶体管的源极接电源，栅极连接第一控制指令；
所述第一NMOS晶体管的源极连接第二NMOS晶体管的漏极，第二NMOS晶体管的源极接地，栅极连接第二控制指令。
4.如权利要求2所述的延迟电路，其中所述上拉单元包括第三PMOS晶体管，其栅极连接第三控制指令，源极接电源，漏极连接下一级反相单元的输入端。
5.如权利要求2所述的延迟电路，其中所述下拉单元包括第三NMOS晶体管，其栅极连接第四控制指令，源极接地，漏极连接下一级反相单元的输入端。
6.如权利要求1所述的延迟电路，其中所述反相电路包括第一反相器、第二反相器，所述第一反相器、第二反相器的输出端相连接，所述第一反相器的输入端连接同一级四态门电路的输入端，第二反相器的输入端与下一级第二反相器的输出端相连接；所述第一反相器连接第一控制指令，第二反相器连接第二控制指令。
7.一种时钟控制电路，采用如权利要求1至6中任意一项所述的延迟电路，时钟信号和屏蔽信号通过逻辑门连接至所述延迟电路的输入端；所述延迟电路的输出端连接逻辑电路模块。
8.如权利要求7所述的时钟控制电路，其中，所述时钟信号连接与逻辑门的输入端，所述屏蔽信号通过一反相器连接与逻辑门的输入端，所述与逻辑门的输出端连接至延迟电路的输入端。
9.如权利要求7所述的时钟控制电路，其中，所述时钟信号、所述屏蔽信号分别连接或逻辑门的两个输入端，所述或逻辑门的输出端连接至延迟电路的输入端。
10.一种时钟控制方法，包括：
控制第0至M-1级反相单元打开、上拉单元、下拉单元关闭，第M级反相单元关闭；
控制第0至M-1级第一反相器关闭、第二反相器打开，第M级第一反相器打开、第二反相器关闭；
时钟信号依次通过第0至M-1级反相单元、第M级第一反相器、第M-1级至第0级第二反相器输出。
11.如权利要求10所述的时钟控制方法，其中屏蔽信号关闭，第M级上拉单元、下拉单元关闭，时钟信号延迟输出。
12.如权利要求10所述的时钟控制方法，其中屏蔽信号打开，第M级上拉单元打开，下拉单元关闭，时钟信号输出锁定为第一电平。
13.如权利要求10所述的时钟控制方法，其中屏蔽信号打开，第M级上拉单元关闭，下拉单元打开，时钟信号输出锁定为第二电平。
CN201910205015.4A 2019-03-18 2019-03-18 一种延迟电路、时钟控制电路以及控制方法 Pending CN111726108A (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201910205015.4A CN111726108A (zh) 2019-03-18 2019-03-18 一种延迟电路、时钟控制电路以及控制方法
US16/730,458 US10965280B2 (en) 2019-03-18 2019-12-30 Delay circuit, clock control circuit and control method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201910205015.4A CN111726108A (zh) 2019-03-18 2019-03-18 一种延迟电路、时钟控制电路以及控制方法

Publications (1)

Publication Number Publication Date
CN111726108A true CN111726108A (zh) 2020-09-29

Family

ID=72514747

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910205015.4A Pending CN111726108A (zh) 2019-03-18 2019-03-18 一种延迟电路、时钟控制电路以及控制方法

Country Status (2)

Country Link
US (1) US10965280B2 (zh)
CN (1) CN111726108A (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112468122A (zh) * 2020-12-04 2021-03-09 哈尔滨工业大学 可配置延迟电路及延时配置方法
CN113377337A (zh) * 2021-07-07 2021-09-10 山东方寸微电子科技有限公司 一种真随机数发生器及芯片

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11082035B1 (en) * 2020-04-21 2021-08-03 Taiwan Semiconductor Manufacturing Company, Ltd. Digitally controlled delay line circuit and method
TWI757038B (zh) 2020-04-21 2022-03-01 台灣積體電路製造股份有限公司 數位控制延遲線電路及其控制訊號延遲時間的方法
US11476776B1 (en) * 2021-04-28 2022-10-18 Realtek Semiconductor Corp. Voltage-controlled delay buffer of wide tuning range

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000048169A (ko) * 1998-12-17 2000-07-25 칼 하인쯔 호르닝어 조절가능한 세기의 드라이버 회로 및 그 조절 방법
KR20020087269A (ko) * 2001-05-15 2002-11-22 주식회사 하이닉스반도체 반도체 소자의 데이터 출력 드라이버
US20060119410A1 (en) * 2004-12-06 2006-06-08 Honeywell International Inc. Pulse-rejecting circuit for suppressing single-event transients
US20090309642A1 (en) * 2008-06-12 2009-12-17 Samsung Electronics Co., Ltd. Signal delay devices, clock distribution networks, and methods for delaying a signal
US20100253384A1 (en) * 2009-04-01 2010-10-07 Kyo-Min Sohn Semiconductor device
US20100327934A1 (en) * 2009-06-25 2010-12-30 Kapusta Ronald A Digital delay lines
US20120119784A1 (en) * 2010-11-12 2012-05-17 Samsung Electronics Co., Ltd. Digital logic circuit with dynamic logic gate
CN102696174A (zh) * 2009-12-18 2012-09-26 阿尔特拉公司 用于提供减少的占空比失真的技术
US20140077857A1 (en) * 2012-09-14 2014-03-20 John W. Poulton Configurable delay circuit
CN105871374A (zh) * 2016-03-15 2016-08-17 深圳市芯卓微科技有限公司 一种自动平衡工艺偏差和温度影响的延迟线

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102005038736A1 (de) * 2005-08-16 2007-03-01 Infineon Technologies Ag Phasenverschiebungsvorrichtung
KR100714874B1 (ko) * 2005-09-27 2007-05-07 삼성전자주식회사 딜레이 스텝이 조절되는 딜레이 라인 회로 및 이를 위한딜레이 셀
US8115532B2 (en) * 2008-07-11 2012-02-14 Integrated Device Technology, Inc. Linear monotonic delay chain circuit
KR101038470B1 (ko) * 2008-10-30 2011-06-03 포항공과대학교 산학협력단 동작영역이 넓은 디지털제어발진기
US8373470B2 (en) * 2010-10-11 2013-02-12 Apple Inc. Modular programmable delay line blocks for use in a delay locked loop
US9053257B2 (en) * 2012-11-05 2015-06-09 Advanced Micro Devices, Inc. Voltage-aware signal path synchronization
US8786340B1 (en) * 2013-04-24 2014-07-22 Micron Technology, Inc. Apparatuses, methods, and circuits including a delay circuit having a delay that is adjustable during operation
US9899993B2 (en) * 2013-08-19 2018-02-20 Japan Science And Technology Agency Reconfigurable delay circuit, delay monitor circuit using said delay circuit, variation compensation circuit, variation measurement method, and variation compensation method
US9584107B2 (en) 2014-11-26 2017-02-28 Taiwan Semiconductor Manufacturing Company, Ltd. Delay line circuit
US9490785B1 (en) * 2015-05-06 2016-11-08 Qualcomm Incorporated Programmable delay circuit for low power applications
KR102323569B1 (ko) * 2015-09-30 2021-11-08 삼성전자주식회사 샘플링 포인트를 독립적으로 조절할 수 있는 데이터 처리 회로와 이를 포함하는 데이터 처리 시스템
KR102280437B1 (ko) * 2015-10-14 2021-07-22 삼성전자주식회사 딜레이 셀 및 이를 포함하는 딜레이 라인
US10277215B2 (en) 2017-04-28 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Digital controlled delay line

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000048169A (ko) * 1998-12-17 2000-07-25 칼 하인쯔 호르닝어 조절가능한 세기의 드라이버 회로 및 그 조절 방법
KR20020087269A (ko) * 2001-05-15 2002-11-22 주식회사 하이닉스반도체 반도체 소자의 데이터 출력 드라이버
US20060119410A1 (en) * 2004-12-06 2006-06-08 Honeywell International Inc. Pulse-rejecting circuit for suppressing single-event transients
US20090309642A1 (en) * 2008-06-12 2009-12-17 Samsung Electronics Co., Ltd. Signal delay devices, clock distribution networks, and methods for delaying a signal
US20100253384A1 (en) * 2009-04-01 2010-10-07 Kyo-Min Sohn Semiconductor device
US20100327934A1 (en) * 2009-06-25 2010-12-30 Kapusta Ronald A Digital delay lines
CN102696174A (zh) * 2009-12-18 2012-09-26 阿尔特拉公司 用于提供减少的占空比失真的技术
US20120119784A1 (en) * 2010-11-12 2012-05-17 Samsung Electronics Co., Ltd. Digital logic circuit with dynamic logic gate
US20140077857A1 (en) * 2012-09-14 2014-03-20 John W. Poulton Configurable delay circuit
CN105871374A (zh) * 2016-03-15 2016-08-17 深圳市芯卓微科技有限公司 一种自动平衡工艺偏差和温度影响的延迟线

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
陈柱佳: "一种新型宽范围固定上升沿的数字占空比矫正电路", 《中国科学院研究生院学报》, pages 501 - 506 *

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112468122A (zh) * 2020-12-04 2021-03-09 哈尔滨工业大学 可配置延迟电路及延时配置方法
CN112468122B (zh) * 2020-12-04 2023-08-18 哈尔滨工业大学 可配置延迟电路及延时配置方法
CN113377337A (zh) * 2021-07-07 2021-09-10 山东方寸微电子科技有限公司 一种真随机数发生器及芯片

Also Published As

Publication number Publication date
US20200304115A1 (en) 2020-09-24
US10965280B2 (en) 2021-03-30

Similar Documents

Publication Publication Date Title
CN111726108A (zh) 一种延迟电路、时钟控制电路以及控制方法
KR101200452B1 (ko) 낮은 듀티 사이클 왜곡을 갖는 레벨 시프터
US20060125521A1 (en) Level shifter and level shifting method
CN110932715B (zh) 位准移位电路及操作位准移位器的方法
US8970274B2 (en) Pulse latches
US20150358001A1 (en) Wide-band duty cycle correction circuit
US10447251B2 (en) Power efficient high speed latch circuits and systems
KR100422447B1 (ko) 고속 반도체 장치에 채용하기 적합한 레벨 컨버터를가지는 신호컨버팅 장치 및 신호컨버팅 방법
CN106549668B (zh) 多模分频器及其基本分频单元
JPH11298305A (ja) パルス発生回路及びパルス発生方法
US6861877B2 (en) Circuit to independently adjust rise and fall edge timing of a signal
US20040263209A1 (en) High-speed domino logic with improved cascode keeper
US11073862B2 (en) Synchronization circuit and cascaded synchronization circuit for converting asynchronous signal into synchronous signal
US10707849B2 (en) Synchronous mirror delay circuit and synchronous mirror delay operation method
CN112671391A (zh) 一种电平转换电路
US20140021999A1 (en) Level shifting circuitry
US6928572B2 (en) Multistage clock delay circuit and method
JP5618275B2 (ja) Ｃｍｏｓインバータを用いたマルチプレクサ、デマルチプレクサ、ルックアップテーブルおよび集積回路
KR100416378B1 (ko) 위상 분할 회로
US20120154009A1 (en) Latch circuitry
TWI677189B (zh) 用於產生25％工作週期之時脈的裝置
US6441644B1 (en) Logic device for outputting a signal within a through rate range
US10511292B2 (en) Oscillator
TWI394157B (zh) 延遲線以及使用此延遲線的記憶體控制電路
US11671079B1 (en) Systems and methods for concurrently driving clock pulse and clock pulse complement signals in latches of an application-specific integrated circuit

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination