CN112511140A - 可片上选通微调的高压电平移位双窄脉冲产生电路 - Google Patents
可片上选通微调的高压电平移位双窄脉冲产生电路 Download PDFInfo
- Publication number
- CN112511140A CN112511140A CN202011406174.XA CN202011406174A CN112511140A CN 112511140 A CN112511140 A CN 112511140A CN 202011406174 A CN202011406174 A CN 202011406174A CN 112511140 A CN112511140 A CN 112511140A
- Authority
- CN
- China
- Prior art keywords
- rising edge
- stage
- narrow pulse
- edge
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000000630 rising effect Effects 0.000 claims abstract description 285
- 239000003990 capacitor Substances 0.000 claims description 28
- 230000009977 dual effect Effects 0.000 claims description 9
- 238000009966 trimming Methods 0.000 claims description 7
- 238000013461 design Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 5
- 230000005540 biological transmission Effects 0.000 description 4
- 230000008569 process Effects 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 230000002035 prolonged effect Effects 0.000 description 2
- 238000012827 research and development Methods 0.000 description 2
- 230000001960 triggered effect Effects 0.000 description 2
- 230000004075 alteration Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K7/00—Modulating pulses with a continuously-variable modulating signal
- H03K7/08—Duration or width modulation ; Duty cycle modulation
Landscapes
- Pulse Circuits (AREA)
Abstract
本发明公开了一种可片上选通微调的高压电平移位双窄脉冲产生电路，包括：输入端口用于输入长周期输入信号，控制端口用于进行电平调控；上升沿窄脉冲触发模块用于通过控制端口调节可选通NMOS晶体管栅极的电平，控制第一输出端口输出的窄脉冲宽度，并通过第一输出端口输出输入信号上升沿对应的窄脉冲波形；下降沿窄脉冲触发模块用于通过控制端口调节可选通NMOS晶体管栅极的电平，控制第二输出端口输出的窄脉冲宽度，并通过第二输出端口输出输入信号下降沿对应的窄脉冲波形。该电路实现了一种可片上选通微调的特殊结构，能够在选通前后实现对窄脉冲宽度的精细微调。
Description
技术领域
本发明涉及集成电路技术领域，特别涉及一种可片上选通微调的高压电平移位双窄脉冲产生电路。
背景技术
功率驱动集成电路主要用于开关IGBT(Insulated Gate Bipolar Transistor，绝缘栅双极型晶体管)或MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor，金属-氧化层半导体场效晶体管)功率晶体管，一般电路输入为MCU(Micro Control Unit，微控制单元)提供的低压逻辑控制信号，在驱动电路内部需要经过电平移位电路来实现低压信号到高压信号的转换。在典型的半桥驱动电路中，一般高边的高压电平移位(HV LevelShift)会使用两个高压LDMOS(Laterally-Diffused Metal-Oxide Semiconductor，横向扩散金属氧化物半导体)功率晶体管来实现信号的变换，如图1所示，低压逻辑信号通过周期性的控制LDMOS功率晶体管的栅极开关，可以在LDMOS晶体管的漏极输出高压信号。
由于LDMOS功率晶体管功耗较大，在信号变换的过程中，长时间的开启将会产生大量的功率损耗，影响功率驱动电路的可靠性。为了降低LDMOS功率晶体管在开启过程中的能量损耗，典型的设计是将长周期的低压逻辑信号的上升沿与下降沿转化为两路短周期窄脉冲，如图2所示，然后利用两个窄脉冲周期性的触发两个高压LDMOS晶体管开启，即实现了高低电平移位，同时大大降低了芯片功耗。
在高压功率驱动集成电路中，基于LDMOS功率晶体管的电平移位功耗一般占据全部驱动电路的主要部分，如何设计出周期合理的窄脉冲触发电路，往往直接关系芯片的性能与功耗。在设计窄脉冲宽度的过程中，周期设置过长，往往会造成额外的开通功耗；周期设置过短，由于工艺偏差极有可能造成窄脉冲不能完成信号在高边的有效传递，最终导致设计失败。针对以上问题，在设计窄脉冲触发电路的时候，一般都会设计多个方案进行测试对比，以便从中确定最优方案，多个方案一般会占据大量的版图面积，大大增添了设计成本。
发明内容
本发明旨在至少在一定程度上解决相关技术中的技术问题之一。
为此，本发明的目的在于提出一种可片上选通微调的高压电平移位双窄脉冲产生电路，该电路将NMOS(N-Metal-Oxide-Semiconductor，N型金属-氧化物-半导体)传输晶体管应用于窄脉冲产生电路的RC延时单元，实现了一种可片上选通微调的特殊结构，能够在选通前后实现对窄脉冲宽度的精细微调。
为达到上述目的，本发明实施例提出了一种可片上选通微调的高压电平移位双窄脉冲产生电路，包括：输入端口，上升沿窄脉冲触发模块，下降沿窄脉冲触发模块，第一输出端口，第二输出端口和控制端口；
所述输入端口用于输入长周期输入信号；
所述控制端口与所述上升沿窄脉冲触发模块和所述下降沿窄脉冲触发模块连接，用于进行电平调控；
所述上升沿窄脉冲触发模块的输入端与所述输入端口连接，输出端与所述第一输出端口连接，用于通过控制端口调节可选通NMOS晶体管栅极的电平，控制所述第一输出端口输出的窄脉冲宽度；
所述下降沿窄脉冲触发模块的输入端与所述上升沿窄脉冲触发模块连接，输出端与所述第二输出端口连接，用于通过控制端口调节可选通NMOS晶体管栅极的电平，控制所述第二输出端口输出的窄脉冲宽度；
所述第一输出端口用于输出输入信号上升沿对应的窄脉冲波形，所述第二输出端口用于输出所述输入信号下降沿对应的窄脉冲波形。
本发明实施例的可片上选通微调的高压电平移位双窄脉冲产生电路，将NMOS传输晶体管应用于窄脉冲产生电路的RC延时单元，实现了一种可片上选通微调的特殊结构，能够在选通前后实现对窄脉冲宽度的微调，具有较高的精度，电路结构简单可靠，可有效提高功率驱动集成电路的设计周期，降低研发阶段方案版图的开销。
另外，根据本发明上述实施例的可片上选通微调的高压电平移位双窄脉冲产生电路还可以具有以下附加的技术特征：
进一步地，在本发明的一个实施例中，所述上升沿窄脉冲触发模块包括上升沿第一路反相器链、上升沿第二路反相器链和第一或非门；
所述上升沿第一路反相器链包含一级反相器，所述上升沿第一路反相器链输入端与所述输入端口连接，输出端与所述第一或非门的一个输入端连接；
所述上升沿第二路反相器链包括上升沿第一级反相器、上升沿第一级可选通延时电阻模块、上升沿第二级反相器、上升沿第二级可选通延时电阻模块、上升沿第三级反相器、上升沿第四级反相器、上升沿第一延时电容和上升沿第二延时电容；
所述上升沿第一级反相器输入端与所述输入端口连接，输出端与所述上升沿第一级可选通延时电阻模块的输入端连接；
所述上升沿第二级反相器输入端与所述上升沿第一级可选通延时电阻模块输出端和所述上升沿第一延时电容阳极连接，输出端与所述上升沿第二级可选通延时电阻模块输入端连接，所述上升沿第一延时电容阴极接地；
所述上升沿第三级反相器输入端与所述上升沿第二级可选通延时电阻模块输出端和所述上升沿第二延时电容阳极连接，输出端与所述上升沿第四级反相器输入端连接，所述上升沿第二延时电容阴极接地；
所述第四级反相器输出端与所述第一或非门的另一个输入端连接；
所述第一或非门的输出与所述第一输出端口连接。
进一步地，在本发明的一个实施例中，所述上升沿第一路反相器链包括第一上升沿PMOS晶体管和第一上升沿NMOS晶体管；所述第一上升沿PMOS晶体管和所述第一上升沿NMOS晶体管的栅极作为所述上升沿第一路反相器链的输入端与所述输入端口连接，所述第一上升沿PMOS晶体管和所述第一上升沿NMOS晶体管的漏极作为所述上升沿第一路反相器链的输出端与所述第一或非门的一个输入端连接，所述第一上升沿PMOS晶体管的源极与输入电压连接，所述第一上升沿NMOS晶体管的源极接地。
进一步地，在本发明的一个实施例中，所述上升沿第一级反相器包括第二上升沿PMOS晶体管和第二上升沿NMOS晶体管，所述第二上升沿PMOS晶体管和所述第二上升沿NMOS晶体管的栅极作为所述上升沿第一级反相器的输入端与所述输入端口连接，所述第二上升沿PMOS晶体管和所述第二上升沿NMOS晶体管的漏极作为所述上升沿第一级反相器的输出端与所述上升沿第一级可选通延时电阻模块输入端连接，所述第二上升沿PMOS晶体管的源极与输入电压连接，所述第二上升沿NMOS晶体管的源极接地。
进一步地，在本发明的一个实施例中，所述上升沿第一级反相器、所述上升沿第二级反相器、所述上升沿第三级反相器和所述上升沿第四级反相器电路结构相同，电路参数相同或不同。
进一步地，在本发明的一个实施例中，所述上升沿第一级可选通延时电阻模块包括上升沿第一电阻、上升沿第二电阻和上升沿可选通NMOS晶体管，所述上升沿第二电阻一端与所述上升沿可选通NMOS晶体管漏极串联后再与所述上升沿第一电阻并联；
所述上升沿第一电阻和所述上升沿第二电阻与所述上升沿第一级反相器输出端连接，所述上升沿第一电阻和所述上升沿可选通NMOS晶体管源极与所述上升沿第二级反相器输入端和所述上升沿第一延时电容阳极连接，所述上升沿可选通NMOS晶体管栅极与所述控制端口连接。
进一步地，在本发明的一个实施例中，所述上升沿第一级可选通延时电阻模块和所述上升沿第二级可选通延时电阻模块电路结构相同，电路参数相同或不同。
进一步地，在本发明的一个实施例中，所述下降沿窄脉冲触发模块包括下降沿第一路反相器链、下降沿第二路反相器链和第二或非门；
所述下降沿第二路反相器链包括下降沿第一级反相器、下降沿第一级可选通延时电阻模块、下降沿第二级反相器、下降沿第二级可选通延时电阻模块、下降沿第三级反相器、下降沿第四级反相器、下降沿第一延时电容和下降沿第二延时电容；
所述下降沿第一路反相器链和所述下降沿第二路反相器链的电路结构与所述上升沿第一路反相器链和所述上升沿第二路反相器链的电路结构相同，电路参数相同或不同；
所述下降沿第一路反相器链和所述下降沿第二路反相器链的输入端与所述上升沿第一路反相器链的输出端连接，所述下降沿第一路反相器链和输出与所述第二或非门的一个输入端连接，所述下降沿第二路反相器链的输出与所述第二或非门的另一个输入端连接；
所述第二或非门的输出与所述第二输出端口连接。
进一步地，在本发明的一个实施例中，所述上升沿第一级可选通延时电阻模块、所述上升沿第二级可选通延时电阻模块、所述下降沿第一级可选通延时电阻模块和所述下降沿第二级可选通延时电阻模块中的可选通NMOS晶体管栅极均与所述控制端口连接，用于通过电平调控同步控制微调所述上升沿窄脉冲触发模块和所述下降沿窄脉冲触发模块的窄脉冲宽度。
进一步地，在本发明的一个实施例中，通过调节所述上升沿第一级可选通延时电阻模块、所述上升沿第二级可选通延时电阻模块、所述下降沿第一级可选通延时电阻模块和所述下降沿第二级可选通延时电阻模块中的电阻值，控制可选通NMOS晶体管选通前后得到的窄脉冲宽度。
本发明附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。
附图说明
本发明上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中：
图1为典型高边功率驱动电路原理图；
图2为传统双窄脉冲产生电路典型波形图；
图3为根据本发明一个实施例的可片上选通微调的高压电平移位双窄脉冲产生电路结构示意图；
图4为根据本发明另一个实施例的可片上选通微调的高压电平移位双窄脉冲产生电路；
图5为根据本发明一个实施例的可选通微调电阻延时模块原理示意图；
图6为根据本发明一个实施例的双窄脉冲产生电路输出波形示意图。
具体实施方式
下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，旨在用于解释本发明，而不能理解为对本发明的限制。
下面参照附图描述根据本发明实施例提出的可片上选通微调的高压电平移位双窄脉冲产生电路。
图3为根据本发明一个实施例的可片上选通微调的高压电平移位双窄脉冲产生电路结构示意图。
如图3所示，该可片上选通微调的高压电平移位双窄脉冲产生电路包括：输入端口IN、上升沿窄脉冲触发模块1、下降沿窄脉冲触发模块2，第一输出端口OUT1，第二输出端口OUT2和控制端口S。
其中，输入端口IN用于输入长周期输入信号；控制端口S与上升沿窄脉冲触发模块1和下降沿窄脉冲触发模块2连接，用于进行电平调控；上升沿窄脉冲触发模块1的输入端与输入端口IN连接，输出端与第一输出端口OUT1连接，用于通过控制端口S调节可选通NMOS晶体管栅极的电平，控制第一输出端口OUT1输出的窄脉冲宽度；下降沿窄脉冲触发模块2的输入端与上升沿窄脉冲触发模块1连接，输出端与第二输出端口OUT2连接，用于通过控制端口S调节可选通NMOS晶体管栅极的电平，控制第二输出端口OUT2输出的窄脉冲宽度；第一输出端口OUT1用于输出输入信号上升沿对应的窄脉冲波形，第二输出端口OUT1用于输出输入信号下降沿对应的窄脉冲波形。
进一步地，上升沿窄脉冲触发模块1包括上升沿第一路反相器链(由图3中MP1与MN1组成)、上升沿第二路反相器链和第一或非门(NOR)。
其中，上升沿第一路反相器链仅一级，由MP1与MN1组成，上升沿第一路反相器链输入端与输入端口IN连接，输出端与第一或非门NOR的一个输入端连接。
上升沿第二路反相器链为四级，上升沿第二路反相器链包括上升沿第一级反相器(MP2与MN2组成)、上升沿第一级可选通延时电阻模块3、上升沿第二级反相器(MP3与MN3组成)、上升沿第二级可选通延时电阻模块4、上升沿第三级反相器(MP4与MN4组成)、上升沿第四级反相器(MP5与MN5组成)、上升沿第一延时电容C1和上升沿第二延时电容C2。
上升沿第一级反相器输入端与输入端口IN连接，输出端与上升沿第一级可选通延时电阻模块3的输入端连接；上升沿第二级反相器输入端与上升沿第一级可选通延时电阻模块3输出端和上升沿第一延时电容阳极C1连接，输出端与上升沿第二级可选通延时电阻模块4输入端连接，上升沿第一延时电容C1阴极接地；上升沿第三级反相器输入端与上升沿第二级可选通延时电阻模块4输出端和上升沿第二延时电容C2阳极连接，输出端与上升沿第四级反相器输入端连接，上升沿第二延时电容C2阴极接地；第四级反相器输出端与第一或非门(NOR)的另一个输入端连接；第一或非门(NOR)的输出与第一输出端口OUT1连接。
具体地，上升沿第一路反相器链包括第一上升沿PMOS晶体管(图3中的MP1)和第一上升沿NMOS晶体管(图3中的MN1)；第一上升沿PMOS晶体管和第一上升沿NMOS晶体管的栅极作为上升沿第一路反相器链的输入端与输入端口IN连接，第一上升沿PMOS晶体管和第一上升沿NMOS晶体管的漏极作为上升沿第一路反相器链的输出端与第一或非门(NOR)的一个输入端连接，第一上升沿PMOS晶体管的源极与输入电压连接，第一上升沿NMOS晶体管的源极接地。
具体地，MP1和MN1的栅极与输入端口IN连接，MP1和MN1的漏极连接第一或非门NOR的一个输入端，第一或非门NOR的输出连接第一输出端口OUT1，MP1的源极与输入电压VDD连接，MN1的源极接地VSS。
上升沿第一级反相器包括第二上升沿PMOS晶体管(图3中的MP2)和第二上升沿NMOS晶体管(图3中的MN2)，第二上升沿PMOS晶体管和第二上升沿NMOS晶体管的栅极作为上升沿第一级反相器的输入端与输入端口IN连接，第二上升沿PMOS晶体管和第二上升沿NMOS晶体管的漏极作为上升沿第一级反相器的输出端与上升沿第一级可选通延时电阻模块3输入端连接，第二上升沿PMOS晶体管的源极与输入电压VDD连接，第二上升沿NMOS晶体管的源极接地VSS。
结合图3所示，上升沿第一级反相器包括MP2和MN2，上升沿第二级反相器包括MP3和MN3，上升沿第三级反相器包括MP4和MN4，上升沿第四级反相器包括MP5和MN5。上升沿第一级反相器、上升沿第二级反相器、上升沿第三级反相器和上升沿第四级反相器的电路结构相同，具体对应的晶体管参数可以相同，也可以不同，根据具体场景进行设定。其内部连接关系与上面介绍的上升沿第一级反相器相同，不进行赘述。
进一步地，结合图3和图4所示，上升沿第一级可选通延时电阻模块3包括上升沿第一电阻R1、上升沿第二电阻R2和上升沿可选通NMOS晶体管MN6，上升沿第二电阻R2一端与上升沿可选通NMOS晶体管MN6漏极串联后再与上升沿第一电阻R1并联。
上升沿第一电阻R1和上升沿第二电阻R2与上升沿第一级反相器输出端连接，上升沿第一电阻R1和上升沿可选通NMOS晶体管MN6源极与上升沿第二级反相器输入端和上升沿第一延时电容C1阳极连接，上升沿可选通NMOS晶体管MN6栅极与控制端口S连接。
需要说明的是，上升沿第一级可选通延时电阻模块3和上升沿第二级可选通延时电阻模块4的电路结构相同，具体对应的电阻参数与晶体管参数可以相同，也可以不同，根据具体的应用场景需要进行设定。
结合图3和图4所示，上升沿第二级可选通延时电阻模块4包括电阻R3和R4以及可选通NMOS晶体管MN7，其内部连接关系与上面介绍的上升沿第一级可选通延时电阻模块3相同，不进行赘述。
下面介绍另一路电路结构，下降沿窄脉冲触发模块包括下降沿第一路反相器链、下降沿第二路反相器链和第二或非门。
下降沿第二路反相器链包括下降沿第一级反相器(MP2'和MN2')、下降沿第一级可选通延时电阻模块5、下降沿第二级反相器(MP3'和MN3')、下降沿第二级可选通延时电阻模块6、下降沿第三级反相器(MP4'和MN4')、下降沿第四级反相器(MP5'和MN5')、下降沿第一延时电容C1'和下降沿第二延时电容C2'。
结合图3和图4所示，下降沿第一路反相器链和下降沿第二路反相器链的电路结构与上升沿第一路反相器链和上升沿第二路反相器链的电路结构相同，具体对应的晶体管参数可以相同，也可以不同，根据具体的应用场景进行设定。
其中，下降沿第一路反相器链和下降沿第二路反相器链的输入端与上升沿第一路反相器链的输出端连接，下降沿第一路反相器链和输出与第二或非门的一个输入端连接，下降沿第二路反相器链的输出与第二或非门的另一个输入端连接；第二或非门的输出与第二输出端口连接。
具体地，下降沿第一路反相器链包括MP1'和MN1'，MP1'和MN1'的栅极与上升沿第一路反相器链中MP1和MN1的漏极连接，MP1'和MN1'的漏极连接第二或非门NOR'的一个输入端，第二或非门NOR'的输出连接第二输出端口OUT2，MP1'的源极与输入电压VDD连接，MN1'的源极接地VSS。
可以理解的是，下降沿第二路反相器链与上升沿第二路反相器链的电路结构相同，具体对应的晶体管参数可以相同，也可以不同，根据具体的应用场景进行设定，此处不进行赘述。
进一步地，上升沿第一级可选通延时电阻模块3、上升沿第二级可选通延时电阻模块4、下降沿第一级可选通延时电阻模块5和下降沿第二级可选通延时电阻模块6中的可选通NMOS晶体管栅极均与控制端口S连接，用于通过电平调控同步控制微调上升沿窄脉冲触发模块和下降沿窄脉冲触发模块的窄脉冲宽度。
进一步地，通过调节上升沿第一级可选通延时电阻模块3、上升沿第二级可选通延时电阻模块4、下降沿第一级可选通延时电阻模块5和下降沿第二级可选通延时电阻模块6中的电阻值，控制可选通NMOS晶体管选通前后得到的窄脉冲宽度。
可以理解的是，输入长周期信号经输入端口IN进入电路，在上升沿窄脉冲触发模块1内，输入信号经两路反相器链输出后进入两输入的或非门(NOR)进行逻辑运算，在OUT1端口输出上升沿触发的窄脉冲波形，窄脉冲宽度主要通过上升沿第一级可选通延时电阻模块3与上升沿第二级可选通延时电阻模块4进行调节。
输入长周期信号经端口IN与上升沿窄脉冲触发模块1内的第一级反相器(MP1与MN1)后，直接进入下降沿窄脉冲触发模块2，该模块内的窄脉冲产生电路和原理与上升沿窄脉冲触发模块1相同，窄脉冲宽度主要通过下降沿第一级可选通延时电阻模块6与下降沿第二级可选通延时电阻模块6进行调节。
具体地，本发明的实施例中的四个可选通延时电阻模块(上升沿第一级可选通延时电阻模块3、上升沿第二级可选通延时电阻模块4、下降沿第一级可选通延时电阻模块5与下降沿第二级可选通延时电阻模块6)电路结构与参数完全相同，可选通NMOS晶体管MN6、MN7、MN6`与MN7`的栅极全部链接控制端口S，用于同步控制微调上升沿窄脉冲触发模块1与下降沿窄脉冲触发模块2的窄脉冲宽度。
可以理解的是，在本发明实施例中所有的PMOS晶体管的源极均与VDD连接，涉及的晶体管为MP1、MP2、MP3、MP4、MP5、MP1`、MP2`、MP3`、MP4`、MP5`以及NOR和NOR`中的PMOS晶体管。除可选通延时电阻模块中的NMOS晶体管外，其余NMOS晶体管的源极均与VSS连接，具体涉及的晶体管为MN1、MN2、MN3、MN4、MN5、MN1`、MN2`、MN3`、MN4`、MN5`以及NOR和NOR`中的NMOS晶体管。延时电容C1、C2、C1`与C2`的阴极全部与VSS地连接。
四个可选通延时电阻模块的微调原理如图5所示，该模块主要由两路电阻并联组成，第一个回路仅有电阻r1接入，第二个回路则串联了r2与可选通NMOS晶体管，假设NMOS晶体管的等效电阻为r0，因此该并联回路的总电阻r为：
在NMOS传输晶体管栅极为低电平时，晶体管处于关断的高阻状态，此时r0>>r2，同时r0>>r1，因此该并联回路的总电阻r近似为：
在NMOS传输晶体管栅极为高电平时，晶体管处于开通的低阻状态，此时r2>>r0，同时r1>>r0，因此该并联回路的总电阻r近似为：
根据公式(2)可知，在NMOS晶体管处于关断状态时，通过电阻r1即可调节图1中RC延时回路的参数，即获得相应的窄脉冲触发周期；根据公式(3)，在NMOS晶体管处于开通状态时，则可以同时调节r1与r2来获得相应的窄脉冲宽度。
将公式(2)减去公式(3)，可以求得NMOS晶体管选通前后的电阻差值：
利用公式(4)，可以合理调节r1与r2的值，在NMOS晶体管选通前后得到期望的窄脉冲宽度，以实现对高压电平移位电路中LDMOS功率晶体管触发窄脉冲宽度的调节。
根据以上原理，图3所示的双窄脉冲产生电路可以在S端口的控制下，实现不同的窄脉冲宽度微调，具体控制波形如图6所示。S端口在低电平时，OUT1与OUT2触发产生较宽的窄脉冲波形，窄脉冲宽度为ΔT1；S端口在高电平时，OUT1与OUT2触发产生较窄的窄脉冲波形，窄脉冲宽度为ΔT2。其中，窄脉冲宽度ΔT1与ΔT2的差值直接与公式(4)的电阻差值相关，对于百纳秒量级的窄脉冲，本发明调节精度可以达到数个纳秒。
在高压电平移位窄脉冲产生电路中，合理设计窄脉冲宽度是折中芯片功能实现与降低功率消耗的结果。如果能在芯片功能实现的基础上，尽量降低窄脉冲宽度，进而减小功率LDMOS晶体管的开启时间，则可以大大的降低芯片的功率消耗。
根据本发明实施例提出的可片上选通微调的高压电平移位双窄脉冲产生电路，将NMOS传输晶体管应用于窄脉冲产生电路的RC延时单元，实现了一种可片上选通微调的特殊结构，能够在选通前后实现对窄脉冲宽度的微调，具有较高的精度，电路结构简单可靠，可有效提高功率驱动集成电路的设计周期，降低研发阶段方案版图的开销。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本发明的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。
尽管上面已经示出和描述了本发明的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本发明的限制，本领域的普通技术人员在本发明的范围内可以对上述实施例进行变化、修改、替换和变型。
Claims (10)
1.一种可片上选通微调的高压电平移位双窄脉冲产生电路，其特征在于，包括：输入端口，上升沿窄脉冲触发模块，下降沿窄脉冲触发模块，第一输出端口，第二输出端口和控制端口；
所述输入端口用于输入长周期输入信号；
所述控制端口与所述上升沿窄脉冲触发模块和所述下降沿窄脉冲触发模块连接，用于进行电平调控；
所述上升沿窄脉冲触发模块的输入端与所述输入端口连接，输出端与所述第一输出端口连接，用于通过控制端口调节可选通NMOS晶体管栅极的电平，控制所述第一输出端口输出的窄脉冲宽度；
所述下降沿窄脉冲触发模块的输入端与所述上升沿窄脉冲触发模块连接，输出端与所述第二输出端口连接，用于通过控制端口调节可选通NMOS晶体管栅极的电平，控制所述第二输出端口输出的窄脉冲宽度；
所述第一输出端口用于输出输入信号上升沿对应的窄脉冲波形，所述第二输出端口用于输出所述输入信号下降沿对应的窄脉冲波形。
2.根据权利要求1所述的电路，其特征在于，所述上升沿窄脉冲触发模块包括上升沿第一路反相器链、上升沿第二路反相器链和第一或非门；
所述上升沿第一路反相器链包含一级反相器，所述上升沿第一路反相器链输入端与所述输入端口连接，输出端与所述第一或非门的一个输入端连接；
所述上升沿第二路反相器链包括上升沿第一级反相器、上升沿第一级可选通延时电阻模块、上升沿第二级反相器、上升沿第二级可选通延时电阻模块、上升沿第三级反相器、上升沿第四级反相器、上升沿第一延时电容和上升沿第二延时电容；
所述上升沿第一级反相器输入端与所述输入端口连接，输出端与所述上升沿第一级可选通延时电阻模块的输入端连接；
所述上升沿第二级反相器输入端与所述上升沿第一级可选通延时电阻模块输出端和所述上升沿第一延时电容阳极连接，输出端与所述上升沿第二级可选通延时电阻模块输入端连接，所述上升沿第一延时电容阴极接地；
所述上升沿第三级反相器输入端与所述上升沿第二级可选通延时电阻模块输出端和所述上升沿第二延时电容阳极连接，输出端与所述上升沿第四级反相器输入端连接，所述上升沿第二延时电容阴极接地；
所述第四级反相器输出端与所述第一或非门的另一个输入端连接；
所述第一或非门的输出与所述第一输出端口连接。
3.根据权利要求2所述的电路，其特征在于，所述上升沿第一路反相器链包括第一上升沿PMOS晶体管和第一上升沿NMOS晶体管；所述第一上升沿PMOS晶体管和所述第一上升沿NMOS晶体管的栅极作为所述上升沿第一路反相器链的输入端与所述输入端口连接，所述第一上升沿PMOS晶体管和所述第一上升沿NMOS晶体管的漏极作为所述上升沿第一路反相器链的输出端与所述第一或非门的一个输入端连接，所述第一上升沿PMOS晶体管的源极与输入电压连接，所述第一上升沿NMOS晶体管的源极接地。
4.根据权利要求2所述的电路，其特征在于，所述上升沿第一级反相器包括第二上升沿PMOS晶体管和第二上升沿NMOS晶体管，所述第二上升沿PMOS晶体管和所述第二上升沿NMOS晶体管的栅极作为所述上升沿第一级反相器的输入端与所述输入端口连接，所述第二上升沿PMOS晶体管和所述第二上升沿NMOS晶体管的漏极作为所述上升沿第一级反相器的输出端与所述上升沿第一级可选通延时电阻模块输入端连接，所述第二上升沿PMOS晶体管的源极与输入电压连接，所述第二上升沿NMOS晶体管的源极接地。
5.根据权利要求4所述的电路，其特征在于，
所述上升沿第一级反相器、所述上升沿第二级反相器、所述上升沿第三级反相器和所述上升沿第四级反相器电路结构相同，电路参数相同或不同。
6.根据权利要求2所述的电路，其特征在于，所述上升沿第一级可选通延时电阻模块包括上升沿第一电阻、上升沿第二电阻和上升沿可选通NMOS晶体管，所述上升沿第二电阻一端与所述上升沿可选通NMOS晶体管漏极串联后再与所述上升沿第一电阻并联；
所述上升沿第一电阻和所述上升沿第二电阻与所述上升沿第一级反相器输出端连接，所述上升沿第一电阻和所述上升沿可选通NMOS晶体管源极与所述上升沿第二级反相器输入端和所述上升沿第一延时电容阳极连接，所述上升沿可选通NMOS晶体管栅极与所述控制端口连接。
7.根据权利要求6所述的电路，其特征在于，所述上升沿第一级可选通延时电阻模块和所述上升沿第二级可选通延时电阻模块电路结构相同，电路参数相同或不同。
8.根据权利要求7所述的电路，其特征在于，所述下降沿窄脉冲触发模块包括下降沿第一路反相器链、下降沿第二路反相器链和第二或非门；
所述下降沿第二路反相器链包括下降沿第一级反相器、下降沿第一级可选通延时电阻模块、下降沿第二级反相器、下降沿第二级可选通延时电阻模块、下降沿第三级反相器、下降沿第四级反相器、下降沿第一延时电容和下降沿第二延时电容；
所述下降沿第一路反相器链和所述下降沿第二路反相器链的电路结构与所述上升沿第一路反相器链和所述上升沿第二路反相器链的电路结构相同，电路参数相同或不同；
所述下降沿第一路反相器链和所述下降沿第二路反相器链的输入端与所述上升沿第一路反相器链的输出端连接，所述下降沿第一路反相器链的输出与所述第二或非门的一个输入端连接，所述下降沿第二路反相器链的输出与所述第二或非门的另一个输入端连接；
所述第二或非门的输出与所述第二输出端口连接。
9.根据权利要求8所述的电路，其特征在于，所述上升沿第一级可选通延时电阻模块、所述上升沿第二级可选通延时电阻模块、所述下降沿第一级可选通延时电阻模块和所述下降沿第二级可选通延时电阻模块中的可选通NMOS晶体管栅极均与所述控制端口连接，用于通过电平调控同步控制微调所述上升沿窄脉冲触发模块和所述下降沿窄脉冲触发模块的窄脉冲宽度。
10.根据权利要求9所述的电路，其特征在于，通过调节所述上升沿第一级可选通延时电阻模块、所述上升沿第二级可选通延时电阻模块、所述下降沿第一级可选通延时电阻模块和所述下降沿第二级可选通延时电阻模块中的电阻值，控制可选通NMOS晶体管选通前后得到的窄脉冲宽度。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202011406174.XA CN112511140A (zh) | 2020-12-02 | 2020-12-02 | 可片上选通微调的高压电平移位双窄脉冲产生电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202011406174.XA CN112511140A (zh) | 2020-12-02 | 2020-12-02 | 可片上选通微调的高压电平移位双窄脉冲产生电路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN112511140A true CN112511140A (zh) | 2021-03-16 |
Family
ID=74969988
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202011406174.XA Pending CN112511140A (zh) | 2020-12-02 | 2020-12-02 | 可片上选通微调的高压电平移位双窄脉冲产生电路 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN112511140A (zh) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114356009A (zh) * | 2021-12-27 | 2022-04-15 | 广州昂瑞微电子技术有限公司 | 用于高精度ldo的电子器件 |
| CN117294283A (zh) * | 2023-11-23 | 2023-12-26 | 晶铁半导体技术(广东)有限公司 | 一种基于铁电电容的可编程双边延时装置 |
| WO2024099030A1 (zh) * | 2022-11-09 | 2024-05-16 | 上海芯龙半导体技术股份有限公司 | 过零检测电路 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3949297A (en) * | 1973-07-19 | 1976-04-06 | Sony Corporation | Information signal transmitting system |
| CN101534108A (zh) * | 2009-04-14 | 2009-09-16 | 清华大学 | 一种独立调节两相脉宽的不交叠时钟产生电路 |
| CN108880537A (zh) * | 2018-06-07 | 2018-11-23 | 清华大学 | 高速串行通信中基于相位插值器的宽频时钟产生电路 |
| CN111697952A (zh) * | 2020-06-22 | 2020-09-22 | 四川新先达测控技术有限公司 | 一种基于数字pzc系统调节脉冲宽度的方法及系统 |
-
2020
- 2020-12-02 CN CN202011406174.XA patent/CN112511140A/zh active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3949297A (en) * | 1973-07-19 | 1976-04-06 | Sony Corporation | Information signal transmitting system |
| CN101534108A (zh) * | 2009-04-14 | 2009-09-16 | 清华大学 | 一种独立调节两相脉宽的不交叠时钟产生电路 |
| CN108880537A (zh) * | 2018-06-07 | 2018-11-23 | 清华大学 | 高速串行通信中基于相位插值器的宽频时钟产生电路 |
| CN111697952A (zh) * | 2020-06-22 | 2020-09-22 | 四川新先达测控技术有限公司 | 一种基于数字pzc系统调节脉冲宽度的方法及系统 |
Non-Patent Citations (4)
| Title |
|---|
| 张建国: "《数字电子技术》", 31 August 2018, 北京理工大学出版社 * |
| 曹汉房: "《数字电路与逻辑设计》", 30 June 1999, 华中理工大学出版社 * |
| 曾祥富: "《电工基础》", 31 August 2003, 重庆大学出版社 * |
| 沈逸骅: "有源桥式整流器的开关控制芯片设计", 《中国优秀硕士学位论文全文数据库》 * |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114356009A (zh) * | 2021-12-27 | 2022-04-15 | 广州昂瑞微电子技术有限公司 | 用于高精度ldo的电子器件 |
| WO2024099030A1 (zh) * | 2022-11-09 | 2024-05-16 | 上海芯龙半导体技术股份有限公司 | 过零检测电路 |
| CN117294283A (zh) * | 2023-11-23 | 2023-12-26 | 晶铁半导体技术(广东)有限公司 | 一种基于铁电电容的可编程双边延时装置 |
| CN117294283B (zh) * | 2023-11-23 | 2024-03-01 | 晶铁半导体技术(广东)有限公司 | 一种基于铁电电容的可编程双边延时装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN112511140A (zh) | 可片上选通微调的高压电平移位双窄脉冲产生电路 | |
| US6774674B2 (en) | Semiconductor device | |
| US7724045B2 (en) | Output buffer circuit | |
| US10355685B2 (en) | Output circuit | |
| TWI482432B (zh) | Quasi-shift circuit | |
| US7595667B2 (en) | Drive circuit | |
| JP3702159B2 (ja) | 半導体集積回路装置 | |
| CN107689787B (zh) | 一种用于半桥结构的高压侧栅驱动电路 | |
| CN107947774B (zh) | 用于IGBT栅极驱动芯片的LDMOS电平移位dv/dt噪声抑制电路 | |
| JP2008066929A (ja) | 半導体装置 | |
| TWI484756B (zh) | 具較佳安全操作區及抗雜訊能力的浮接閘驅動器電路以及平移切換信號準位的方法 | |
| CN116781056A (zh) | 应用于负载开关的驱动电路及驱动芯片 | |
| US6211709B1 (en) | Pulse generating apparatus | |
| CN115411922A (zh) | 一种吸收灌电流的缓冲器 | |
| WO1997015981A1 (en) | Cmos driver circuit | |
| US6617903B2 (en) | Inverter circuit having an improved slew rate | |
| CN109861503B (zh) | 用于功率器件的驱动电路 | |
| JP3919991B2 (ja) | フラッシュメモリ装置用多段階パルス発生回路 | |
| Dix et al. | CMOS gate drive IC with embedded cross talk suppression circuitry for SiC devices | |
| CN113922638A (zh) | 一种半导体驱动hvic | |
| KR101986799B1 (ko) | 저전력과 작은 면적으로 구현한 단일 비교기 구조의 릴렉세이션 발진기 | |
| KR20080029890A (ko) | 버퍼 회로 및 그 제어 방법 | |
| CN113567840B (zh) | 电源动态响应的高精度检测方法及电路 | |
| JP2004166012A (ja) | パルス幅調整回路 | |
| JP2010045742A (ja) | スイッチング回路装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20210316 |