JP3919991B2 - フラッシュメモリ装置用多段階パルス発生回路 - Google Patents
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Description
【発明の属する技術分野】
本発明はフラッシュメモリ装置用多段階パルス(Multi-Step Pulse)発生回路に係り、特に複雑な素子を使用することなく簡単な素子のみで多段階パルスを発生することにより、素子の面積を減少し、カップリング現象を防止することのできるフラッシュメモリ装置用多段階パルス発生回路に関する。
【0002】
【従来の技術】
フラッシュメモリ装置の消去またはプログラム時、セルのしきい値電圧レベルを改善させるために多段階パルスを利用する。この場合、セルのしきい値電圧レベルは改善することができるが、素子の面積が増加するといった問題点がある。
【0003】
図1は従来のフラッシュメモリ装置用多段階パルス発生回路を説明するために示した回路図である。
【0004】
イネーブル信号(EN)に基づいて、第1比較器COM11は基準電圧VREFと第1比較器COM11の出力電圧fbの再入力を受けて比較した後出力する。この時、第1比較器COM11が動作するためには第1比較器COM11の入力値VREFとfbが同一の固定電位を持たなければならない。第1比較器COM11の出力値は第1乃至3抵抗R1乃至R3を介して一定電位だけ降下した後、第2比較器COM12に入力される。
【0005】
一方、ポジティブチャージポンプ(positive charge pump)回路10からの入力電圧VPPIは、高電圧(High Voltage)ラッチ手段11によって作動するスイッチ回路12によって駆動されるダイオードチェーン13のもつ抵抗値に応じて一定電位に降下して第2比較器COM12に入力される。第2比較器COM12は基準電圧VREFに基づいて決定された電圧(VREFINT:第1入力電圧)と入力電圧VPPIに基づいて決定された電圧(VREGLEVEL:第2入力電圧)とを比較し、VREGLEVELがVREFINTより高い場合には高電位を出力して第1NMOSトランジスタM11をターンオンさせることにより、出力電圧OUTを低くする。反面、VREGLEVELがVREFINTより低い場合、第2比較器COM12は低電位を出力して第1NMOSトランジスタM11をターンオフさせることにより、入力電圧VPPIが再び高くなれるようにする。このような第2比較器COM12の第2入力電圧VREFLEVELの電位はダイオードチェーン13によって決定される。ダイオードチェーン13を構成する各PMOSダイオードD11乃至D1nはスイッチング手段12内の各スイッチS11乃至S1nによって制御される。なお、スイッチング手段12は高電圧ラッチ手段11によって制御される。高電圧ラッチ手段11の第1乃至第N高電圧ラッチ回路L1乃至LNはレベルシフターとして動作し、ポジティブチャージポンプ回路10からの入力電圧VPPIをラッチし上それぞれの制御信号C1乃至Cnによって低電位を出力する回路である。もし、制御信号C3によって第3高電圧ラッチ回路L3からローレベルの電圧が出力されると、スイッチS13がオンされてダイオードD13は動作しなくなる。これにより、入力電圧VPPIはダイオードD13を経ずスイッチS13を介して第1ノードK11に入力される。結局、ポジティブチャージポンプ回路10の出力電圧VPPIは以後のダイオードD14乃至D1nのしきい値電圧に該当する分だけ電圧降下した後、第2ノードK12に入力される。一方、イネーブル信号ENによって第2NMOSトランジスタN10がターンオンされる反面、第3NMOSトランジスタN11はターンオフされるので、第2ノードK12に印加された電圧は第2比較器COM12に入力される。
【0006】
このような多段階パルス発生回路は、第2比較器の第2入力信号VREGLEVELの電位を決定するダイオードチェーン13を構成するダイオードD11乃至D1nの個数を各場合ごとに異にすると、ダイオード個数に該当するダイオードのしきい値電圧分だけ降下した電位を有する第2比較器の第2入力電位VREGLEVELが変って所望のVPPI電位を得ることができる。このためにはダイオードチェーン13の各ダイオードD11乃至D1nをオン/オフさせるスイッチとしてのPMOSトランジスタS11乃至S1nのゲート制御回路である第1乃至第N高電圧ラッチ回路L1乃至LNが所望する段階の数だけ必要となる。そして、各スイッチS11乃至S1nを駆動させる過程においてスイッチを構成する各トランジスタの大きさが適切でなければ、各トランジスタS11乃至S1nの接合とnウェルが共通に連結されており、このトランジスタS11乃至S1nの接合と各ダイオードD11乃至D1nゲートの接合が共通に連結されているので、寄生キャパシタのカップリングが生じて回路が誤動作を起こす恐れがある。また、ポジティブチャージポンプ回路10の出力電位VPPIがダイオードチェーンを経て第2比較器COM12で比較された後ディスチャージされる一連のフィードバック構造をもつことにより発生する必然的な遅延が存在するという問題点がある。
【0007】
【発明が解決しようとする課題】
従って、本発明の目的は、ポジティブチャージポンプ回路から発生する高電圧は固定させ、これと比較される基準電圧の電位を変化させることにより、回路構成を簡単化し且つ素子の面積を減少させることのできるフラッシュメモリ装置用多段階パルス発生回路を提供することにある。
【0008】
【課題を解決するための手段】
上記目的を達成するための本発明によるフラッシュメモリ装置用多段階パルス発生回路は、一定電圧を発生させるための基準電圧発生回路と、前記基準電圧発生回路の出力電圧及びこのフィードバック値を入力として比較した後出力するための第1比較手段と、前記第1比較手段の出力電圧を降下して所望の電圧を得るための電圧降下手段と、所望の高電圧を発生させるためのポジティブチャージポンプ回路と、前記ポジティブチャージポンプ回路の出力電圧を降下させるためのダイオードチェーンと、前記電圧降下手段の出力電圧及び前記ダイオードチェーンの出力電圧とを比較して出力するための第2比較手段と、前記第2比較手段の出力に基づいてポジティブチャージポンプ回路の出力電圧を制御するためのスイッチング手段とを含んでなることを特徴とする。
【0009】
【発明の実施の形態】
以下、添付図に基づいて本発明を詳細に説明する。
【0010】
図2(a)及び図3は本発明の第1実施例によるフラッシュメモリ装置用多段階パルス発生回路を説明するための回路図及び各信号の波形図である。
【0011】
図2に示すように、本発明の第1実施例による多段階パルス発生回路は、一定電圧を発生させるための基準電圧発生回路21、基準電圧発生回路21の出力電圧VREF及びこのフィードバック信号Fbを入力として比較した後出力するための第1比較手段COM21、第1比較手段COM21の出力電圧を降下して所望の電圧を得るための電圧降下手段22、所望の高電圧を発生させるためのポジティブチャージポンプ回路23、ポジティブチャージポンプ回路の出力電圧VPPIを降下させるためのダイオードチェーン24、電圧降下手段22の出力電圧及びダイオードチェーン24の出力電圧とを比較して出力するための第2比較手段COM22、及び第2比較手段COM22の出力に基づいてポジティブチャージポンプ回路23の出力電圧VPPIを制御するためのスイッチング手段M21から構成される。
【0012】
第1比較手段COM21は基準電圧発生回路21から生成された基準電圧VREFとこのフィードバック信号Fbとを比較して出力する。第1比較手段COM21が動作するために、第1比較手段COM21の2つの入力信号VREF及びFbはVREF=Fbの固定電位を保持しなければならない。第1比較手段COM21の出力信号は電圧降下手段22に入力されて一定電位だけ降下した後、第2比較手段COM22に入力される。電圧降下手段22は第1比較手段COM21の出力端子及び接地端子VSS間に直列連結された多数の抵抗R20(R21乃至R2N)及び各抵抗の両端に接続される多数のスイッチS20(S21乃至S2N-1)とから構成される。ポジティブチャージポンプ回路23からポンピングされて出力される高電位の電圧VPPIはダイオードチェーン24によって電圧降下した後、第2比較手段COM22に入力される。第2比較手段COM22は電圧降下手段22の出力値とダイオードチェーン24の出力値とを比較し、ダイオードチェーン24の出力値が電圧降下手段22の出力値より大きい場合には、ハイレベルの電位を出力してスイッチング手段M21をターンオンさせる。これにより、ポジティブチャージポンプ回路23から接地端子VSSへの電流パスが行われ、ポンピングされた電位がこれ以上上昇しないようにする。反面、ダイオードチェーン24の出力値が電圧降下手段22の出力値より小さい場合にはローレベルの電位を出力してスイッチング手段M21をターンオフさせる。これにより、ポジティブチャージポンプ回路23から接地端子Vssへの電流パスは行われず、ポジティブチャージポンプ回路23の出力電圧は再び上昇する。
【0013】
このようなスイッチング手段M21のターンオン及びターンオフを決定する第2比較手段COM22の出力値は従来の場合、ダイオードチェーンのオン/オフを決定する高電圧ラッチ回路によって決定された。しかし、高電圧ラッチ回路は素子内の占有面積が大きく、高電圧ラッチ回路によって制御されるスイッチング回路を構成するトランジスタ及びダイオード間の寄生キャパシタンスによるカップリングが発生するという問題点がある。これを解決するために、本発明では第1比較手段COM21の出力端に電圧降下手段22を接続し、これを用いてスイッチング手段M21を制御する。
【0014】
電圧降下手段22のスイッチS21乃至S2Nは例えば、図3に示したような波形に制御される。
【0015】
全てのスイッチS21乃至S2N-1がオフ状態であれば(時点t21)、第1比較手段COM21の出力電位は抵抗R21乃至R2N-1を介して降下し、これにより第2比較手段COM22の第1入力電圧V21はV21=VREF×R2N/(R21+R22+....+R2N-1)となる。この時、第2比較手段COM22の第2入力電圧V22が第1入力電圧V21より大きいため、第2比較手段COM22の出力値はハイレベルとなってスイッチング手段M21をターンオンさせる。スイッチング手段M21がターンオンされるにつれて接地端子VSSへの電流パスが行われ、ポジティブチャージポンプ回路23でポンピングされている電位は上昇しなくなる。また、この時の出力電位OUTは最小Vminとなる。スイッチS21がオンされると(時点t22)V21=VREF×R2N/(R22+R23+.....+R2N-1)となり、スイッチS21及びS22がオンされると(時点t23)V21=VREF×R2N/(R23+R24+.....+R2N-1)となる。この時、第2比較手段COM22の第2入力電圧V22は全てのスイッチS21乃至S2N-1がオフ状態である前段階で降下した状態なので、第1入力電圧V21より低い電位を有する。したがって、第2比較手段COM22の出力値はローレベルとなり、これによりスイッチング手段M21はターンオフされる。スイッチング手段M21がターンオフされるにつれてポジティブチャージポンプ回路23でポンピングされている電位は上昇する。このような過程を繰り返し上すべてのスイッチS21乃至S2N-1がオン状態になると(時点tn)、出力電圧OUTは最高電位Vmaxになる。このような原理を用いて第2比較手段COM22の第1入力電圧V21を得ることができ、結果的に出力電位OUTを調節することが可能になる。また、一般に用いられる基準電圧VREFは電源電圧VCCより相当低い電位(例えば、1〜1.2V)を使用するので、電圧降下手段22の各スイッチを制御するために特別な高電位が不要であり、電源電圧VCCのみで制御が可能である。
【0016】
図4及び図5は本発明の第2実施例によるフラッシュメモリ装置用多段階パルス発生回路を説明するための回路図及び各信号の波形図である。
【0017】
図4に示すように、本発明の第2実施例による多段階パルス発生回路は、一定電圧を発生させるための基準電圧発生回路31、基準電圧発生回路31の出力電圧VREF及びこのフィードバック信号Fbを入力として比較した後出力するための第1比較手段COM31、第1比較手段COM31の出力電圧を降下して所望の電圧を得るための電圧降下手段32、所望の高電圧を発生させるためのポジティブチャージポンプ回路33、ポジティブチャージポンプ回路33の出力電圧VPPIを降下させるためのダイオードチェーン34、電圧降下手段32の出力電圧及びダイオードチェーン34の出力電圧とを比較して出力するための第2比較手段COM32、及び第2比較手段COM32の出力に基づいてポジティブチャージポンプ回路33の出力電圧VPPIを制御するためのスイッチング手段M31から構成される。
【0018】
本発明の第1実施例による多段階パルス発生回路の場合、ポジティブチャージポンプ回路から出力される高電位VPPIを順次上昇させるか降下させるためにスイッチS21乃至S2N-1が重畳しなければならない。スイッチS21乃至S2N-1がNMOSまたはPMOSトランジスタからなる場合、各トランジスタのボディ効果(body effect)によってトランジスタのしきい値電圧が上昇する。これにより、電流駆動能力が低下して回路の効率が低下することもある。このような点を防止するために、本発明の第2実施例による電圧降下手段32は第1比較手段COM31の出力端子及び接地端子VSS間に直列連結された多数の抵抗R30(R31乃至R3N)及び第1比較手段COM31の出力端子及び各抵抗の接続点にそれぞれ並列接続される多数のスイッチ(S30:S31乃至S3N-1)から構成される。このような電圧降下手段22のスイッチS21乃至S2Nは例えば、図5に示したような波形で制御され、この時の出力電圧OUTも図5に示されている。
【0019】
このような多段階パルス発生回路は、図2に示した多段階パルス発生回路と動作は同様であるが、電圧降下手段32の構成において差異がある。
【0020】
【発明の効果】
上述したように本発明によれば、より少ない回路面積で多段階パルス発生回路を具現することができ、スイッチング手段とダイオードチェーンを構成するダイオードの大きさの差異によるカップリング現象を防止して素子の駆動能力を向上させることのできる効果がある。
【図面の簡単な説明】
【図1】従来のフラッシュメモリ装置用多段階パルス発生回路を説明するための回路図である。
【図2】本発明の第1実施形態によるフラッシュメモリ装置用多段階パルス発生回路を説明するための回路図である。
【図3】本発明の第1実施形態によるフラッシュメモリ装置用多段階パルス発生回路を説明するための各信号の波形図である。
【図4】本発明の第2実施形態によるフラッシュメモリ装置用多段階パルス発生回路を説明するための回路図である。
【図5】本発明の第2実施形態によるフラッシュメモリ装置用多段階パルス発生回路を説明するための各信号の波形図である。
【符号の説明】
21,31 基準電圧発生回路
22,32 電圧降下手段
23,33 ポジティブチャージポンプ回路
24,34 ダイオードチェーン
COM21,COM31 第1比較手段
COM22,COM32 第2比較手段
M21,M31 スイッチング手段
R20,R30 抵抗
S20,S30 スイッチ
Claims (3)
- 一定電圧を発生させるための基準電圧発生回路と、
前記基準電圧発生回路の出力電圧及びこのフィードバック値を入力として比較した後出力するための第1比較手段と、
前記第1比較手段の出力電圧を降下して所望の電圧を得るための電圧降下手段と、
所望の高電圧を発生させるためのポジティブチャージポンプ回路と、
前記ポジティブチャージポンプ回路の出力電圧を降下させるためのダイオードチェーンと、
前記電圧降下手段の出力電圧と前記ダイオードチェーンの出力電圧とを比較して出力するための第2比較手段と、
前記ポジティブチャージポンプ回路の出力端子と接地端子の間に接続されて前記第2比較手段の出力に基づいてポジティブチャージポンプ回路の出力電圧を制御するためのスイッチング手段とを含んで構成されることを特徴とするフラッシュメモリ装置用多段階パルス発生回路。 - 前記電圧降下手段は、第1比較手段の出力端子及び接地端子間に直列連結された複数の抵抗と、
前記抵抗の両端にそれぞれ接続され、かつ互いに直列接続される複数のスイッチとを含んで構成されることを特徴とする請求項1記載のフラッシュメモリ装置用多段階パルス発生回路。 - 前記電圧降下手段は、第1比較手段の出力端子及び接地端子間に直列連結された複数の抵抗と、
前記第1比較手段の出力端子及び各抵抗の接続点にそれぞれ並列接続される複数のスイッチとを含んで構成されることを特徴とする請求項1記載のフラッシュメモリ装置用多段階パルス発生回路。
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