JPH0836893A - フラッシュメモリのテスト方法 - Google Patents
フラッシュメモリのテスト方法Info
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- JPH0836893A JPH0836893A JP6174461A JP17446194A JPH0836893A JP H0836893 A JPH0836893 A JP H0836893A JP 6174461 A JP6174461 A JP 6174461A JP 17446194 A JP17446194 A JP 17446194A JP H0836893 A JPH0836893 A JP H0836893A
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- Japan
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- flash memory
- memory
- test
- memory cell
- test method
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Abstract
(57)【要約】
【目的】 一括消去を行うフラッシュメモリにおいて、
オーバーイレーズを起こしたメモリセルの有無を判定す
るためのテストにおいて、テスト時間の短縮を果たすこ
とを目的とする。 【構成】 各メモリセルに実際のデータの書き込み動作
および消去動作は行わず、ブランクチェック(ステップ
Ｓ１０)の後、単に複数回(例えば５回)、消去パルスを
印加することで、オーバーイレーズし易い不良のメモリ
セルのメモリトランジスタにオーバーイレーズを起こさ
せ(ステップＳ１１)、この状態でオーバーイレーズを起
こしたメモリセルの有無を判定するためのスクリーニン
グであるＣＢテストを行う(ステップＳ１２)。
オーバーイレーズを起こしたメモリセルの有無を判定す
るためのテストにおいて、テスト時間の短縮を果たすこ
とを目的とする。 【構成】 各メモリセルに実際のデータの書き込み動作
および消去動作は行わず、ブランクチェック(ステップ
Ｓ１０)の後、単に複数回(例えば５回)、消去パルスを
印加することで、オーバーイレーズし易い不良のメモリ
セルのメモリトランジスタにオーバーイレーズを起こさ
せ(ステップＳ１１)、この状態でオーバーイレーズを起
こしたメモリセルの有無を判定するためのスクリーニン
グであるＣＢテストを行う(ステップＳ１２)。
Description
【０００１】
【産業上の利用分野】この発明は、フラッシュメモリの
ためのテスト方法、特にオーバーイレーズを起こしたメ
モリセルの有無を検出するためのテスト方法に関するも
のである。
ためのテスト方法、特にオーバーイレーズを起こしたメ
モリセルの有無を検出するためのテスト方法に関するも
のである。
【０００２】
【従来の技術】まず、フラッシュメモリのメモリセルで
発生するオーバーイレーズについて説明する。図５、６
および７にはフラッシュメモリのメモリセルの断面図を
示す。図５は消去動作中のメモリセル、図６は正常に消
去が行われた後の読み出し動作中のメモリセル、図７は
消去でオーバーイレーズを起こした後の読み出し動作中
のメモリセルを示す。各図において、１はフローティン
グゲート、２はコントロールゲート、３はソース、４は
ドレインである。
発生するオーバーイレーズについて説明する。図５、６
および７にはフラッシュメモリのメモリセルの断面図を
示す。図５は消去動作中のメモリセル、図６は正常に消
去が行われた後の読み出し動作中のメモリセル、図７は
消去でオーバーイレーズを起こした後の読み出し動作中
のメモリセルを示す。各図において、１はフローティン
グゲート、２はコントロールゲート、３はソース、４は
ドレインである。
【０００３】フラッシュメモリの消去動作において、メ
モリセルでは、図５に示すようにフローティングゲート
１より電子がソース３側へ引き抜かれる。フラッシュメ
モリは全ビット一括消去を行うという特性を有するた
め、消去ベリファイ時に１ビットでも消去不完全なメモ
リセルがあると再度、消去パルスを発生し消去動作を行
う。そのため、正常に消去を完了したメモリセルは図６
に示すようにチャネルがオフ状態になるのに対し、図７
のようにフローティングゲート１より電子が引き抜かれ
過ぎて、常にチャネルがオン状態となるオーバーイレー
ズを起こしたメモリセルが存在する恐れがある。
モリセルでは、図５に示すようにフローティングゲート
１より電子がソース３側へ引き抜かれる。フラッシュメ
モリは全ビット一括消去を行うという特性を有するた
め、消去ベリファイ時に１ビットでも消去不完全なメモ
リセルがあると再度、消去パルスを発生し消去動作を行
う。そのため、正常に消去を完了したメモリセルは図６
に示すようにチャネルがオフ状態になるのに対し、図７
のようにフローティングゲート１より電子が引き抜かれ
過ぎて、常にチャネルがオン状態となるオーバーイレー
ズを起こしたメモリセルが存在する恐れがある。
【０００４】この現象が発生すると、オーバーイレーズ
を起こしたメモリセルと同じビットラインに接続された
メモリセルについて誤読み出しを生じるという不具合が
生じるが、この特性を生かしたテストモードでオーバー
イレーズを起こしたメモリセルの存在の有無を判定でき
るテスト(以下ＣＢテストと呼ぶ)がある。
を起こしたメモリセルと同じビットラインに接続された
メモリセルについて誤読み出しを生じるという不具合が
生じるが、この特性を生かしたテストモードでオーバー
イレーズを起こしたメモリセルの存在の有無を判定でき
るテスト(以下ＣＢテストと呼ぶ)がある。
【０００５】以下、ＣＢテスト(コラムビットラインテ
スト)のテスト方法について説明する。図８はフラッシ
ュメモリのメモリセルアレイの一部の構成を示す回路図
で、５Ａ、５Ｂはワードライン、６Ａ、６Ｂはビットラ
イン、７Ａ、７Ｂ、７Ｃおよび７Ｄはメモリトランジス
タを示す。
スト)のテスト方法について説明する。図８はフラッシ
ュメモリのメモリセルアレイの一部の構成を示す回路図
で、５Ａ、５Ｂはワードライン、６Ａ、６Ｂはビットラ
イン、７Ａ、７Ｂ、７Ｃおよび７Ｄはメモリトランジス
タを示す。
【０００６】全ワードライン５Ａ、５Ｂを非選択にし
て、各ビットライン６Ａ或は６Ｂの読出しを行う。ビッ
トライン６Ａ上のメモリトランジスタ７Ａ、７Ｂは全て
正常に消去を完了しているとすると、このビットライン
６Ａには電流が流れず、読み出しすると“０”となる。
て、各ビットライン６Ａ或は６Ｂの読出しを行う。ビッ
トライン６Ａ上のメモリトランジスタ７Ａ、７Ｂは全て
正常に消去を完了しているとすると、このビットライン
６Ａには電流が流れず、読み出しすると“０”となる。
【０００７】これに対して、ビットライン６Ｂ上のメモ
リトランジスタ７Ｃがオーバーイレーズを起こしている
メモリトランジスタであるとすると、メモリトランジス
タ７Ｃは常時チャネルがオン状態となるため、このビッ
トライン６Ｂには電流が流れ、読み出しすると“１”と
なる。
リトランジスタ７Ｃがオーバーイレーズを起こしている
メモリトランジスタであるとすると、メモリトランジス
タ７Ｃは常時チャネルがオン状態となるため、このビッ
トライン６Ｂには電流が流れ、読み出しすると“１”と
なる。
【０００８】このように、ビットライン上の少なくとも
１つのメモリトランジスタがオーバーイレーズを起こし
ていると、読出しを行った場合のデータが“１”となる
ため、期待値を“０”として各ビットラインＢＬ１、Ｂ
Ｌ２の読出しを行えば、オーバーイレーズを起こしたメ
モリセルの存在の有無が判定できる。尚、このようなＣ
Ｂテストを行う回路はフラッシュメモリの各チップに予
め形成されている。
１つのメモリトランジスタがオーバーイレーズを起こし
ていると、読出しを行った場合のデータが“１”となる
ため、期待値を“０”として各ビットラインＢＬ１、Ｂ
Ｌ２の読出しを行えば、オーバーイレーズを起こしたメ
モリセルの存在の有無が判定できる。尚、このようなＣ
Ｂテストを行う回路はフラッシュメモリの各チップに予
め形成されている。
【０００９】オーバーイレーズを起こしたメモリセルは
特別な手段を施さないと回復させることはできず、通
常、ユーザー側でこれを行うのは難しく、従って製造者
側でのオーバーイレーズのための検査が必要となる。
特別な手段を施さないと回復させることはできず、通
常、ユーザー側でこれを行うのは難しく、従って製造者
側でのオーバーイレーズのための検査が必要となる。
【００１０】図９はこのＣＢテストを実施するための、
従来のフラッシュメモリのテスト方法のフローチャート
を示す。また、図１０には１つのメモリトランジスタの
ＶG−ＩD特性を示し、図中、８は書き込み状態での特
性、９は消去後のブランク状態での特性、１０はオーバ
ーイレーズ状態での特性を表す。
従来のフラッシュメモリのテスト方法のフローチャート
を示す。また、図１０には１つのメモリトランジスタの
ＶG−ＩD特性を示し、図中、８は書き込み状態での特
性、９は消去後のブランク状態での特性、１０はオーバ
ーイレーズ状態での特性を表す。
【００１１】次に、従来のテスト方法について説明す
る。ＣＢテストを行うには図９のフローチャートに従
い、まず全ビットすなわち全メモリセルに“Ｌ”を書き
込み(ステップＳ１)、次に消去を行う(ステップＳ２)。
各ステップでは書き込み後、消去後にそれぞれ書き込み
ベリファイ、消去ベリファイが行われ、正常な動作が行
われていないものはＦＡＩＬとなり不良品とされる。ス
テップＳ２での消去ベリファイは消去を行うための高電
圧(Ｖpp)が印加された状態でのブランクチェックなの
で、次にブランクチェック(ステップＳ３)で、各メモリ
セルを定常状態として改めてブランクチェックが行わ
れ、その後、オーバーイレーズを起こしたメモリセルの
有無を判定するためのスクリーニングである上述のＣＢ
テストが行われる(ステップＳ４)。
る。ＣＢテストを行うには図９のフローチャートに従
い、まず全ビットすなわち全メモリセルに“Ｌ”を書き
込み(ステップＳ１)、次に消去を行う(ステップＳ２)。
各ステップでは書き込み後、消去後にそれぞれ書き込み
ベリファイ、消去ベリファイが行われ、正常な動作が行
われていないものはＦＡＩＬとなり不良品とされる。ス
テップＳ２での消去ベリファイは消去を行うための高電
圧(Ｖpp)が印加された状態でのブランクチェックなの
で、次にブランクチェック(ステップＳ３)で、各メモリ
セルを定常状態として改めてブランクチェックが行わ
れ、その後、オーバーイレーズを起こしたメモリセルの
有無を判定するためのスクリーニングである上述のＣＢ
テストが行われる(ステップＳ４)。
【００１２】これをメモリトランジスタ単位で見れば図
１０に示すように、書き込み状態８から消去を行い、正
常なメモリトランジスタはブランク状態９へ移行し、そ
うでないメモリトランジスタはオーバーイレーズ状態１
０へ移行する。そしてこの状態でＣＢテストを行ってい
る。なお、図１０の書き込み状態８およびブランク状態
９の“０”、“１”はそれぞれメモリトランジスタに書
き込まれている値を示すものである(図８のビットライ
ンの読み出し値とは無関係)。
１０に示すように、書き込み状態８から消去を行い、正
常なメモリトランジスタはブランク状態９へ移行し、そ
うでないメモリトランジスタはオーバーイレーズ状態１
０へ移行する。そしてこの状態でＣＢテストを行ってい
る。なお、図１０の書き込み状態８およびブランク状態
９の“０”、“１”はそれぞれメモリトランジスタに書
き込まれている値を示すものである(図８のビットライ
ンの読み出し値とは無関係)。
【００１３】
【発明が解決しようとする課題】以上のように従来のテ
スト方法では、ＣＢテストの前に実際と同様のデータの
書き込み動作、消去動作を行っていた。しかしながらこ
のようなデータの書き込み動作および消去動作は、書き
込み或は消去を行うためのコマンド、開始アドレスや終
了アドレス、さらには書き込むタイミング等の設定が必
要であり、さらに動作後にベリファイチェック等が行わ
れる。特に書き込み動作の場合には、例えば１バイトの
書き込みデータ毎にコマンドおよびアドレスの設定を行
って書き込み動作を行う必要がある。このため時間がか
かり、テスト時間が長くなるという問題があった。ま
た、上述のように実際にデータの書き込みおよび消去動
作を行わせるため、書き込みおよび消去の制御を行うた
めのマッチ機能を有するテスタでないと使用できないと
いう問題もあった。
スト方法では、ＣＢテストの前に実際と同様のデータの
書き込み動作、消去動作を行っていた。しかしながらこ
のようなデータの書き込み動作および消去動作は、書き
込み或は消去を行うためのコマンド、開始アドレスや終
了アドレス、さらには書き込むタイミング等の設定が必
要であり、さらに動作後にベリファイチェック等が行わ
れる。特に書き込み動作の場合には、例えば１バイトの
書き込みデータ毎にコマンドおよびアドレスの設定を行
って書き込み動作を行う必要がある。このため時間がか
かり、テスト時間が長くなるという問題があった。ま
た、上述のように実際にデータの書き込みおよび消去動
作を行わせるため、書き込みおよび消去の制御を行うた
めのマッチ機能を有するテスタでないと使用できないと
いう問題もあった。
【００１４】この発明は上記の課題を解消するためにな
されたもので、より短時間でかつ簡単にオーバーイレー
ズを起こしたメモリセルの有無が検査できるフラッシュ
メモリのテスト方法を提供することを目的とする。
されたもので、より短時間でかつ簡単にオーバーイレー
ズを起こしたメモリセルの有無が検査できるフラッシュ
メモリのテスト方法を提供することを目的とする。
【００１５】
【課題を解決するための手段】上記の目的に鑑み、この
発明の第１の発明は、一括消去を行うフラッシュメモリ
のオーバーイレーズを起こしたメモリセルを検出するフ
ラッシュメモリのテスト方法であって、複数回の消去パ
ルスを印加した後に、オーバーイレーズを起こしたメモ
リセルの有無を判定するスクリーニングを行うことを特
徴とするフラッシュメモリのテスト方法にある。
発明の第１の発明は、一括消去を行うフラッシュメモリ
のオーバーイレーズを起こしたメモリセルを検出するフ
ラッシュメモリのテスト方法であって、複数回の消去パ
ルスを印加した後に、オーバーイレーズを起こしたメモ
リセルの有無を判定するスクリーニングを行うことを特
徴とするフラッシュメモリのテスト方法にある。
【００１６】また、この発明の第２の発明は、上記フラ
ッシュメモリが不良メモリセルとの置換を行う冗長回路
を備えたフラッシュメモリであり、上記スクリーニング
で不良が発生した時に上記冗長回路との置換を行うこと
を特徴とする請求項１のフラッシュメモリのテスト方法
にある。
ッシュメモリが不良メモリセルとの置換を行う冗長回路
を備えたフラッシュメモリであり、上記スクリーニング
で不良が発生した時に上記冗長回路との置換を行うこと
を特徴とする請求項１のフラッシュメモリのテスト方法
にある。
【００１７】また、この発明の第３の発明は、上記フラ
ッシュメモリがオーバーイレーズプロテクション機能を
備えたフラッシュメモリであり、オーバーイレーズプロ
テクション機能を解除した後、上記複数回の消去パルス
の印加を行うことを特徴とする請求項１または２のフラ
ッシュメモリのテスト方法にある。
ッシュメモリがオーバーイレーズプロテクション機能を
備えたフラッシュメモリであり、オーバーイレーズプロ
テクション機能を解除した後、上記複数回の消去パルス
の印加を行うことを特徴とする請求項１または２のフラ
ッシュメモリのテスト方法にある。
【作用】
【００１８】この発明の第１の発明では、実際のデータ
の書き込み動作および消去動作は行わずに、単に消去パ
ルスを複数回印加して不良メモリセルにオーバーイレー
ズを起こさせ、その後にオーバーイレーズを起こしたメ
モリセルの有無を判定するためのスクリーニングを行う
ようにし、テスト時間の短縮を図った。
の書き込み動作および消去動作は行わずに、単に消去パ
ルスを複数回印加して不良メモリセルにオーバーイレー
ズを起こさせ、その後にオーバーイレーズを起こしたメ
モリセルの有無を判定するためのスクリーニングを行う
ようにし、テスト時間の短縮を図った。
【００１９】また、この発明の第２の発明では、不良メ
モリセルとの置換を行うための冗長回路を備えたフラッ
シュメモリに、単に消去パルスを複数回印加して不良メ
モリセルにオーバーイレーズを起こさせた後、オーバー
イレーズを起こしたメモリセルの有無を判定するための
スクリーニングを行い、スクリーニングで不良と判定さ
れたメモリセルは冗長回路との置換を行うことでメモリ
チップを救済するようにした。
モリセルとの置換を行うための冗長回路を備えたフラッ
シュメモリに、単に消去パルスを複数回印加して不良メ
モリセルにオーバーイレーズを起こさせた後、オーバー
イレーズを起こしたメモリセルの有無を判定するための
スクリーニングを行い、スクリーニングで不良と判定さ
れたメモリセルは冗長回路との置換を行うことでメモリ
チップを救済するようにした。
【００２０】また、この発明の第３の発明では、オーバ
ーイレーズプロテクション機能を有するフラッシュメモ
リにこの発明のテスト方法を実施する場合に、このオー
バーイレーズプロテクション機能の解除した後、消去パ
ルスを印加するようにし、オーバーイレーズプロテクシ
ョン機能を有するフラッシュメモリに対しても、この発
明のテスト方法の実施を可能にした。
ーイレーズプロテクション機能を有するフラッシュメモ
リにこの発明のテスト方法を実施する場合に、このオー
バーイレーズプロテクション機能の解除した後、消去パ
ルスを印加するようにし、オーバーイレーズプロテクシ
ョン機能を有するフラッシュメモリに対しても、この発
明のテスト方法の実施を可能にした。
【００２１】
【実施例】以下、この発明の実施例を、図に従って説明
する。 実施例１．図１はこの発明の一実施例によるフラッシュ
メモリのテスト方法を示すフローチャートである。また
図２には、１つのメモリトランジスタのＶG−ＩD特性を
示した。図２において、９はブランク状態での特性、１
１はブランク状態から消去パルスを複数回印加した後の
ブランク状態での特性、そして１０はオーバーイレーズ
状態での特性を示す。
する。 実施例１．図１はこの発明の一実施例によるフラッシュ
メモリのテスト方法を示すフローチャートである。また
図２には、１つのメモリトランジスタのＶG−ＩD特性を
示した。図２において、９はブランク状態での特性、１
１はブランク状態から消去パルスを複数回印加した後の
ブランク状態での特性、そして１０はオーバーイレーズ
状態での特性を示す。
【００２２】次に、図１に示すＣＢテストを実施するた
めのテスト方法について説明する。この発明のテスト方
法では、各メモリセルに実際のデータの書き込み動作お
よび消去動作は行わない。このテスト方法では、ブラン
クチェック(ステップＳ１０)をパス(ＰＡＳＳ)したブラ
ンク状態のフラッシュメモリに、複数回(例えば５回)、
消去パルスを印加する(ステップＳ１１)。
めのテスト方法について説明する。この発明のテスト方
法では、各メモリセルに実際のデータの書き込み動作お
よび消去動作は行わない。このテスト方法では、ブラン
クチェック(ステップＳ１０)をパス(ＰＡＳＳ)したブラ
ンク状態のフラッシュメモリに、複数回(例えば５回)、
消去パルスを印加する(ステップＳ１１)。
【００２３】この消去パルスを複数回印加するというの
は、実際のデータの消去動作とは異なり、単に消去パル
スを印加するもので、コマンドやアドレスの設定および
消去ベリファイは行わないため、従来の書き込み動作お
よび消去動作に比べて極めて短時間で完了する。そして
このように複数回、消去パルスを印加することによりオ
ーバーイレーズし易い不良のメモリセルのメモリトラン
ジスタにオーバーイレーズを起こさせ、この状態でオー
バーイレーズを起こしたメモリセルの有無を判定するた
めのスクリーニングであるＣＢテストを行う(ステップ
Ｓ１２)。
は、実際のデータの消去動作とは異なり、単に消去パル
スを印加するもので、コマンドやアドレスの設定および
消去ベリファイは行わないため、従来の書き込み動作お
よび消去動作に比べて極めて短時間で完了する。そして
このように複数回、消去パルスを印加することによりオ
ーバーイレーズし易い不良のメモリセルのメモリトラン
ジスタにオーバーイレーズを起こさせ、この状態でオー
バーイレーズを起こしたメモリセルの有無を判定するた
めのスクリーニングであるＣＢテストを行う(ステップ
Ｓ１２)。
【００２４】これをメモリトランジスタ単位で見れば図
２に示すように、ブランク状態９から複数回、消去パル
スを印加することにより、正常なメモリトランジスタは
ブランク状態１１へ移行され、そうでないメモリトラン
ジスタはオーバーイレーズ状態１０へ移行され、この状
態でＣＢテストを行う。
２に示すように、ブランク状態９から複数回、消去パル
スを印加することにより、正常なメモリトランジスタは
ブランク状態１１へ移行され、そうでないメモリトラン
ジスタはオーバーイレーズ状態１０へ移行され、この状
態でＣＢテストを行う。
【００２５】以上のテスト方法によれば、従来のような
テスト時間の長い書き込みテスト工程および消去テスト
工程を行わずに、短時間でオーバーイレーズするメモリ
セルが存在するために起こる動作不良の一部をスクリー
ニングできるため、テスト時間を短縮でき、またテスト
で使用されるテスタもマッチ機能を持つテスタに限定さ
れないため、テストコストを削減できる。
テスト時間の長い書き込みテスト工程および消去テスト
工程を行わずに、短時間でオーバーイレーズするメモリ
セルが存在するために起こる動作不良の一部をスクリー
ニングできるため、テスト時間を短縮でき、またテスト
で使用されるテスタもマッチ機能を持つテスタに限定さ
れないため、テストコストを削減できる。
【００２６】実施例２．上記実施例１においては、フラ
ッシュメモリのオーバーイレーズする不良メモリセルの
存在の有無を判定するテストの時間短縮等を目的とした
が、不良メモリセルとの置換を行うための冗長回路を設
けたフラッシュメモリについてこれを実施すれば不良検
出後、救済することも可能である。冗長回路とは、不良
メモリセル等が発生した時に、この不良メモリセルの代
替となる予備のメモリセルが形成されたもので、一般に
通常使用されるメモリセルの領域と並べて形成されてお
り、アドレスデコーダを調節することにより不良メモリ
セルを冗長回路内の１つのメモリセルに置換できる。
ッシュメモリのオーバーイレーズする不良メモリセルの
存在の有無を判定するテストの時間短縮等を目的とした
が、不良メモリセルとの置換を行うための冗長回路を設
けたフラッシュメモリについてこれを実施すれば不良検
出後、救済することも可能である。冗長回路とは、不良
メモリセル等が発生した時に、この不良メモリセルの代
替となる予備のメモリセルが形成されたもので、一般に
通常使用されるメモリセルの領域と並べて形成されてお
り、アドレスデコーダを調節することにより不良メモリ
セルを冗長回路内の１つのメモリセルに置換できる。
【００２７】図３は不良メモリセルとの置換を行うため
の冗長回路を設けたフラッシュメモリに実施する場合
の、この発明のテスト方法のフローチャートを示す。ス
テップＳ１０〜Ｓ１２は実施例１と同様である。そして
ステップＳ１２のＣＢテストでオーバーイレーズを起こ
したメモリセルが存在することが確認されＦＡＩＬとな
った場合には、該メモリセルが冗長回路とリペアが可能
か否かが検討され(ステップＳ１３)、可能であれば冗長
回路内の１つのメモリセルとの置換を行う(ステップＳ
１４)。これにより、不良メモリセルが存在するメモリ
チップを救済することができる。
の冗長回路を設けたフラッシュメモリに実施する場合
の、この発明のテスト方法のフローチャートを示す。ス
テップＳ１０〜Ｓ１２は実施例１と同様である。そして
ステップＳ１２のＣＢテストでオーバーイレーズを起こ
したメモリセルが存在することが確認されＦＡＩＬとな
った場合には、該メモリセルが冗長回路とリペアが可能
か否かが検討され(ステップＳ１３)、可能であれば冗長
回路内の１つのメモリセルとの置換を行う(ステップＳ
１４)。これにより、不良メモリセルが存在するメモリ
チップを救済することができる。
【００２８】以上のテスト方法によれば、テスト時間を
短縮でき、またテスタもマッチ機能を持つテスタに限定
されないため、テストコストを削減でき、さらに不良品
を救済できるので歩留りが向上する。
短縮でき、またテスタもマッチ機能を持つテスタに限定
されないため、テストコストを削減でき、さらに不良品
を救済できるので歩留りが向上する。
【００２９】実施例３．この実施例では、オーバーイレ
ーズプロテクション機能を有するフラッシュメモリにこ
の発明のテスト方法を実施したものである。図３はオー
バーイレーズプロテクション機能を有するフラッシュメ
モリに実施する場合の、この発明のテスト方法のフロー
チャートを示す。ステップＳ１０〜Ｓ１４は実施例２と
同様である。この実施例ではステップＳ１０のブランク
チェックの後にステップ１５でオーバーイレーズプロテ
クション機能を解除し、その後、ステップＳ１１で消去
パルスを印加するようにした。
ーズプロテクション機能を有するフラッシュメモリにこ
の発明のテスト方法を実施したものである。図３はオー
バーイレーズプロテクション機能を有するフラッシュメ
モリに実施する場合の、この発明のテスト方法のフロー
チャートを示す。ステップＳ１０〜Ｓ１４は実施例２と
同様である。この実施例ではステップＳ１０のブランク
チェックの後にステップ１５でオーバーイレーズプロテ
クション機能を解除し、その後、ステップＳ１１で消去
パルスを印加するようにした。
【００３０】これにより、オーバーイレーズプロテクシ
ョン機能を有するフラッシュメモリにもこの発明のテス
ト方法が実施可能となる。なお図４では、実施例２の冗
長回路を設けたフラッシュメモリの場合に適用した場合
のフローチャートを示したが、当然ながら図１に示す実
施例１にも適用可能である。
ョン機能を有するフラッシュメモリにもこの発明のテス
ト方法が実施可能となる。なお図４では、実施例２の冗
長回路を設けたフラッシュメモリの場合に適用した場合
のフローチャートを示したが、当然ながら図１に示す実
施例１にも適用可能である。
【００３１】
【発明の効果】以上のようにこの発明の第１の発明で
は、実際のデータの書き込み動作および消去動作は行わ
せずに、単に消去パルスを複数回印加して不良メモリセ
ルにオーバーイレーズを起こさせ、その後にオーバーイ
レーズを起こしたメモリセルの有無を判定するためのス
クリーニングを行うようにしたので、テスト時間の短縮
が図れ、またテストを行うテスタも、実際のデータの書
き込みおよび消去動作を制御するマッチ機能を設けたも
のでなくてもよいので、テストコストも低減できる等の
効果が得られる。
は、実際のデータの書き込み動作および消去動作は行わ
せずに、単に消去パルスを複数回印加して不良メモリセ
ルにオーバーイレーズを起こさせ、その後にオーバーイ
レーズを起こしたメモリセルの有無を判定するためのス
クリーニングを行うようにしたので、テスト時間の短縮
が図れ、またテストを行うテスタも、実際のデータの書
き込みおよび消去動作を制御するマッチ機能を設けたも
のでなくてもよいので、テストコストも低減できる等の
効果が得られる。
【００３２】また、この発明の第２の発明では、不良メ
モリセルとの置換を行うための冗長回路を備えたフラッ
シュメモリに、単に消去パルスを複数回印加して不良メ
モリセルにオーバーイレーズを起こさせた後、オーバー
イレーズを起こしたメモリセルの有無を判定するための
スクリーニングを行い、スクリーニングで不良メモリセ
ルを含むと判定されたメモリチップは、不良メモリセル
を冗長回路に置換することで救済するようにしたので、
歩留まりを向上させることができる等の効果が得られ
る。
モリセルとの置換を行うための冗長回路を備えたフラッ
シュメモリに、単に消去パルスを複数回印加して不良メ
モリセルにオーバーイレーズを起こさせた後、オーバー
イレーズを起こしたメモリセルの有無を判定するための
スクリーニングを行い、スクリーニングで不良メモリセ
ルを含むと判定されたメモリチップは、不良メモリセル
を冗長回路に置換することで救済するようにしたので、
歩留まりを向上させることができる等の効果が得られ
る。
【００３３】また、この発明の第３の発明では、オーバ
ーイレーズプロテクション機能を有するフラッシュメモ
リにこの発明のテスト方法を実施する場合に、このオー
バーイレーズプロテクション機能の解除した後、消去パ
ルスを印加するようにしたので、この種のフラッシュメ
モリに対しても、上述の効果を奏するこの発明のテスト
方法を実施できるというさらなる効果が得られる。
ーイレーズプロテクション機能を有するフラッシュメモ
リにこの発明のテスト方法を実施する場合に、このオー
バーイレーズプロテクション機能の解除した後、消去パ
ルスを印加するようにしたので、この種のフラッシュメ
モリに対しても、上述の効果を奏するこの発明のテスト
方法を実施できるというさらなる効果が得られる。
【図１】 この発明の一実施例によるフラッシュメモリ
のテスト方法を示すフローチャートである。
のテスト方法を示すフローチャートである。
【図２】 この発明のテスト方法における各状態でのメ
モリトランジスタのＶG−ＩD特性図である。
モリトランジスタのＶG−ＩD特性図である。
【図３】 この発明の他の実施例によるフラッシュメモ
リのテスト方法を示すフローチャートである。
リのテスト方法を示すフローチャートである。
【図４】 この発明のさらに別の実施例によるフラッシ
ュメモリのテスト方法を示すフローチャートである。
ュメモリのテスト方法を示すフローチャートである。
【図５】 フラッシュメモリのメモリセルの消去動作中
の状態を示す断面図である。
の状態を示す断面図である。
【図６】 フラッシュメモリのメモリセルの読み出し動
作中の状態を示す断面図である。
作中の状態を示す断面図である。
【図７】 フラッシュメモリのオーバーイレーズを起こ
したメモリセルの読み出し動作中の状態を示す断面図で
ある。
したメモリセルの読み出し動作中の状態を示す断面図で
ある。
【図８】 ＣＢテストを説明するためのフラッシュメモ
リのメモリセルアレイの一部を示す回路図である。
リのメモリセルアレイの一部を示す回路図である。
【図９】 従来のフラッシュメモリのテスト方法を示す
フローチャートである。
フローチャートである。
【図１０】 従来のテスト方法における各状態でのメモ
リトランジスタのＶG−ＩD特性図である。
リトランジスタのＶG−ＩD特性図である。
【符号の説明】 １ フローティングゲート、２ コントロールゲート、
３ ソース、４ ドレイン、５Ａ，５Ｂ ワードライ
ン、６Ａ，６Ｂ ビットライン、７Ａ，７Ｂ メモリト
ランジスタ。
３ ソース、４ ドレイン、５Ａ，５Ｂ ワードライ
ン、６Ａ，６Ｂ ビットライン、７Ａ，７Ｂ メモリト
ランジスタ。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/66 Ｗ 7514−4Ｍ
Claims (3)
- 【請求項１】 一括消去を行うフラッシュメモリのオー
バーイレーズを起こしたメモリセルを検出するフラッシ
ュメモリのテスト方法であって、複数回の消去パルスを
印加した後に、オーバーイレーズを起こしたメモリセル
の有無を判定するスクリーニングを行うことを特徴とす
るフラッシュメモリのテスト方法。 - 【請求項２】 上記フラッシュメモリが不良メモリセル
との置換を行う冗長回路を備えたフラッシュメモリであ
り、上記スクリーニングで不良が発生した時に上記冗長
回路との置換を行うことを特徴とする請求項１のフラッ
シュメモリのテスト方法。 - 【請求項３】 上記フラッシュメモリがオーバーイレー
ズプロテクション機能を備えたフラッシュメモリであ
り、オーバーイレーズプロテクション機能を解除した
後、上記複数回の消去パルスの印加を行うことを特徴と
する請求項１または２のフラッシュメモリのテスト方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6174461A JPH0836893A (ja) | 1994-07-26 | 1994-07-26 | フラッシュメモリのテスト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6174461A JPH0836893A (ja) | 1994-07-26 | 1994-07-26 | フラッシュメモリのテスト方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0836893A true JPH0836893A (ja) | 1996-02-06 |
Family
ID=15978898
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6174461A Pending JPH0836893A (ja) | 1994-07-26 | 1994-07-26 | フラッシュメモリのテスト方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0836893A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6249455B1 (en) | 1998-12-28 | 2001-06-19 | Hyundai Electronics Industries Co., Ltd. | Multi-step pulse generating circuit for flash memory |
-
1994
- 1994-07-26 JP JP6174461A patent/JPH0836893A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6249455B1 (en) | 1998-12-28 | 2001-06-19 | Hyundai Electronics Industries Co., Ltd. | Multi-step pulse generating circuit for flash memory |
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