JPH08167296A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH08167296A JPH08167296A JP6331509A JP33150994A JPH08167296A JP H08167296 A JPH08167296 A JP H08167296A JP 6331509 A JP6331509 A JP 6331509A JP 33150994 A JP33150994 A JP 33150994A JP H08167296 A JPH08167296 A JP H08167296A
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
- G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
-
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-
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- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
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- G11C2029/5004—Voltage
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Read Only Memory (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【目的】 セルトランジスタの閾電圧Ｖthを容易に、か
つ、安価に測定することのできる半導体記憶装置を提供
すること。 【構成】 所定のデータを記憶保持する複数のセルトラ
ンジスタＣを有し、予め設定された動作電圧Ｖddにより
動作する半導体記憶装置１において、通常動作時には、
前記各セルトランジスタＣのコントロールゲート−ソー
ス間に対して前記動作電圧Ｖddを印加し、試験動作時に
は、前記各セルトランジスタＣのコントロールゲート−
ソース間に対して該動作電圧Ｖddよりも低電位の試験電
圧Ｖccを動作電圧Ｖddと独立して印加するように構成す
る。
つ、安価に測定することのできる半導体記憶装置を提供
すること。 【構成】 所定のデータを記憶保持する複数のセルトラ
ンジスタＣを有し、予め設定された動作電圧Ｖddにより
動作する半導体記憶装置１において、通常動作時には、
前記各セルトランジスタＣのコントロールゲート−ソー
ス間に対して前記動作電圧Ｖddを印加し、試験動作時に
は、前記各セルトランジスタＣのコントロールゲート−
ソース間に対して該動作電圧Ｖddよりも低電位の試験電
圧Ｖccを動作電圧Ｖddと独立して印加するように構成す
る。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に係
り、詳しくは、例えば、ＥＰＲＯＭ（ErasableProgramm
able Read Only Memory），ＥＥＰＲＯＭ（Electricall
y Erasable Programmable Read Only Memory ），Ｆｌ
ａｓｈ型ＥＥＰＲＯＭ（以下、単にフラッシュメモリと
いう）等の半導体メモリに用いて好適な、セルトランジ
スタの閾電圧Ｖthの測定試験を行うことが可能な半導体
記憶装置に関する。
り、詳しくは、例えば、ＥＰＲＯＭ（ErasableProgramm
able Read Only Memory），ＥＥＰＲＯＭ（Electricall
y Erasable Programmable Read Only Memory ），Ｆｌ
ａｓｈ型ＥＥＰＲＯＭ（以下、単にフラッシュメモリと
いう）等の半導体メモリに用いて好適な、セルトランジ
スタの閾電圧Ｖthの測定試験を行うことが可能な半導体
記憶装置に関する。
【０００２】［発明の背景］近年、コンピュータやワー
ドプロセッサ等の情報処理装置の普及に伴い、例えば、
ＥＰＲＯＭ、ＥＥＰＲＯＭ、フラッシュメモリ等のよう
に、ユーザ自身によるプログラミングが可能で、かつ、
書き込んだデータを消去することにより再度データの書
き込みが可能な不揮発性半導体メモリが数多く開発され
ており、特に、情報処理装置内部で使用される不揮発性
半導体メモリとしては、ユーザへの納期短縮の要求から
紫外線消去型のＥＰＲＯＭが多用されている。
ドプロセッサ等の情報処理装置の普及に伴い、例えば、
ＥＰＲＯＭ、ＥＥＰＲＯＭ、フラッシュメモリ等のよう
に、ユーザ自身によるプログラミングが可能で、かつ、
書き込んだデータを消去することにより再度データの書
き込みが可能な不揮発性半導体メモリが数多く開発され
ており、特に、情報処理装置内部で使用される不揮発性
半導体メモリとしては、ユーザへの納期短縮の要求から
紫外線消去型のＥＰＲＯＭが多用されている。
【０００３】これは、初期出荷のコンピュータやワード
プロセッサ等にはハードウェア自体のバグやＥＰＲＯＭ
に組み込まれたソフトウェアの部分のバグ等による不具
合の発生確率が高いことから、パッケージに設けられた
窓に対して外部から紫外線を照射することによりフロー
ティングゲート内の電子をシリコン基板に逃して書き込
み前の状態とすることで、容易に再利用、すなわち、ソ
フトウェア部の変更がができるからである。
プロセッサ等にはハードウェア自体のバグやＥＰＲＯＭ
に組み込まれたソフトウェアの部分のバグ等による不具
合の発生確率が高いことから、パッケージに設けられた
窓に対して外部から紫外線を照射することによりフロー
ティングゲート内の電子をシリコン基板に逃して書き込
み前の状態とすることで、容易に再利用、すなわち、ソ
フトウェア部の変更がができるからである。
【０００４】しかし、パッケージに紫外線消去用の窓が
設けられたＥＰＲＯＭは生産コストが高いため比較的高
価であり、また、通常のマスクＲＯＭと比較してサイズ
も多少大きくなる。そこで、安価で小型のＰＲＯＭが要
求される状況においては、紫外線消去用の窓を取り除く
ことで、１回だけ書き込みが可能なＯＴＰ（One Time P
rogrammable read only memory）−ＥＰＲＯＭが用いら
れる。
設けられたＥＰＲＯＭは生産コストが高いため比較的高
価であり、また、通常のマスクＲＯＭと比較してサイズ
も多少大きくなる。そこで、安価で小型のＰＲＯＭが要
求される状況においては、紫外線消去用の窓を取り除く
ことで、１回だけ書き込みが可能なＯＴＰ（One Time P
rogrammable read only memory）−ＥＰＲＯＭが用いら
れる。
【０００５】
【従来の技術】従来、予め書き込まれた所定のデータを
消去することで再書き込みが可能となる不揮発性メモリ
である半導体記憶装置としては、例えば、ＥＰＲＯＭや
ＥＥＰＲＯＭ等が知られている。
消去することで再書き込みが可能となる不揮発性メモリ
である半導体記憶装置としては、例えば、ＥＰＲＯＭや
ＥＥＰＲＯＭ等が知られている。
【０００６】図３は、ＥＰＲＯＭのセルトランジスタＣ
に対するデータの書き込み及び消去を説明するための図
である。図３（ａ）中、ＣＧはコントロールゲート電
極、ＦＧはフローティングゲート電極、ＤはＮ+ 型のド
レイン電極、ＳはＮ+ 型のソース電極であり、Ｉｄはド
レイン−ソース間に流れる電流、ＶGSはコントロールゲ
ート−ソース間に印加される電圧を示す。
に対するデータの書き込み及び消去を説明するための図
である。図３（ａ）中、ＣＧはコントロールゲート電
極、ＦＧはフローティングゲート電極、ＤはＮ+ 型のド
レイン電極、ＳはＮ+ 型のソース電極であり、Ｉｄはド
レイン−ソース間に流れる電流、ＶGSはコントロールゲ
ート−ソース間に印加される電圧を示す。
【０００７】まず、セルトランジスタＣに書き込みを行
う場合は、コントロールゲートＣＧ、及びドレインＤに
高電位電圧ＶPPが印加され、ドレインＤ近傍でのアバラ
ンシェ注入によりフローティングゲートＦＧに電子が注
入されてセルトランジスタＣがカットオフされる。これ
によって、図３（ｂ）に示すように、書き込み時のセル
トランジスタＣの閾電圧Ｖthは徐々に上昇し、最終的に
は６．５Ｖ〜８Ｖ程度（この例の場合、約７Ｖ）とな
る。
う場合は、コントロールゲートＣＧ、及びドレインＤに
高電位電圧ＶPPが印加され、ドレインＤ近傍でのアバラ
ンシェ注入によりフローティングゲートＦＧに電子が注
入されてセルトランジスタＣがカットオフされる。これ
によって、図３（ｂ）に示すように、書き込み時のセル
トランジスタＣの閾電圧Ｖthは徐々に上昇し、最終的に
は６．５Ｖ〜８Ｖ程度（この例の場合、約７Ｖ）とな
る。
【０００８】また、セルトランジスタＣの書き込みを消
去する場合は、紫外線の照射により、フローティングゲ
ートＦＧから電子が抜き去られることで、書き込まれた
データの消去が行われる。これによって、図３（ｂ）に
示すように、消去時のメモリセルの閾電圧Ｖthは徐々に
下降し、最終的には１Ｖ〜２Ｖ程度（この例の場合、約
１．６Ｖ）となる。
去する場合は、紫外線の照射により、フローティングゲ
ートＦＧから電子が抜き去られることで、書き込まれた
データの消去が行われる。これによって、図３（ｂ）に
示すように、消去時のメモリセルの閾電圧Ｖthは徐々に
下降し、最終的には１Ｖ〜２Ｖ程度（この例の場合、約
１．６Ｖ）となる。
【０００９】以上のように、書き込み・消去の行われた
セルトランジスタＣの閾電圧Ｖthは、理想的な状態では
６．５Ｖ〜８Ｖ程度の高電位状態または１〜２Ｖ程度の
低電位状態のいずれかとなっており、セルトランジスタ
Ｃ内のデータは、コントロールゲート−ソース間に印加
される所定の読出電圧ＶGS（この場合、ＶGSはデバイス
動作電圧である５Ｖ）よりもメモリセルの閾電圧Ｖthが
高い場合に書込状態（“Ｈ”）、閾電圧Ｖthが低い場合
に消去状態（“Ｌ”）として記憶されることになる。
セルトランジスタＣの閾電圧Ｖthは、理想的な状態では
６．５Ｖ〜８Ｖ程度の高電位状態または１〜２Ｖ程度の
低電位状態のいずれかとなっており、セルトランジスタ
Ｃ内のデータは、コントロールゲート−ソース間に印加
される所定の読出電圧ＶGS（この場合、ＶGSはデバイス
動作電圧である５Ｖ）よりもメモリセルの閾電圧Ｖthが
高い場合に書込状態（“Ｈ”）、閾電圧Ｖthが低い場合
に消去状態（“Ｌ”）として記憶されることになる。
【００１０】この場合、個々のセルトランジスタＣに対
して正しくプログラミングされているか否かの試験は、
各セルトランジスタＣの閾電圧Ｖthを測定することによ
り行われる。具体的には、図４に示すように、セルトラ
ンジスタＣのドレイン電極に抵抗Ｒを介してセルトラン
ジスタＣの動作電圧Ｖdd（この場合、Ｖdd＝５Ｖ）を印
加するとともに、ドレイン電極にセンスアンプを設け、
セルトランジスタＣのコントロールゲート−ソース間に
任意の読出電圧ＶGSを印加することにより、当該読出電
圧ＶGSによってドレイン−ソース間に流れる電流Ｉｄが
センスアンプを介して検出されるか否かによって現在の
セルトランジスタＣの閾電圧Ｖthが測定される。
して正しくプログラミングされているか否かの試験は、
各セルトランジスタＣの閾電圧Ｖthを測定することによ
り行われる。具体的には、図４に示すように、セルトラ
ンジスタＣのドレイン電極に抵抗Ｒを介してセルトラン
ジスタＣの動作電圧Ｖdd（この場合、Ｖdd＝５Ｖ）を印
加するとともに、ドレイン電極にセンスアンプを設け、
セルトランジスタＣのコントロールゲート−ソース間に
任意の読出電圧ＶGSを印加することにより、当該読出電
圧ＶGSによってドレイン−ソース間に流れる電流Ｉｄが
センスアンプを介して検出されるか否かによって現在の
セルトランジスタＣの閾電圧Ｖthが測定される。
【００１１】
【発明が解決しようとする課題】従来の半導体記憶装置
としてのＥＰＲＯＭの製造工程は、図５に示すように、
ウェハ工程、プローブテスト（リード・ライト）、
消去、組み立て、完成品テスト（リード・ライ
ト）、消去、出荷、からなり、また、前述のＯＴＰ
版の場合、〜までは同一工程であり、ＯＴＰの性質
上、組み立て後の消去（）の工程が省略され、組み立
て後は、’完成品テスト（リードのみ）、’出荷、
となっている。
としてのＥＰＲＯＭの製造工程は、図５に示すように、
ウェハ工程、プローブテスト（リード・ライト）、
消去、組み立て、完成品テスト（リード・ライ
ト）、消去、出荷、からなり、また、前述のＯＴＰ
版の場合、〜までは同一工程であり、ＯＴＰの性質
上、組み立て後の消去（）の工程が省略され、組み立
て後は、’完成品テスト（リードのみ）、’出荷、
となっている。
【００１２】ここで、プローブテスト（）後の紫外線
消去（）が不十分であった場合、また、紫外線消去
（）後の組み立て（）工程時に何らかの原因により
フローティングゲートに電荷が蓄積されてしまった場
合、あるいは、完成品テスト（，’）の工程で誤っ
て弱く書き込まれたり、間違えて書き込まれたりした場
合等には、消去セルの閾電圧Ｖthが１Ｖ〜２Ｖよりも上
昇することが考えられるが、従来の読出電圧ＶGSはデバ
イス動作電圧である５Ｖとなっており、高電位側の閾電
圧Ｖthのマージン（（６．５Ｖ〜８Ｖ）−５Ｖ＝（１．
５Ｖ〜３Ｖ））と比較して低電位側の閾電圧Ｖthのマー
ジン（５Ｖ−（１Ｖ〜２Ｖ）＝（３Ｖ〜４Ｖ））が十分
に大きいことから、低電位側の閾電圧Ｖth、すなわち、
消去セルに対する閾電圧Ｖthの試験は行われていなかっ
た。
消去（）が不十分であった場合、また、紫外線消去
（）後の組み立て（）工程時に何らかの原因により
フローティングゲートに電荷が蓄積されてしまった場
合、あるいは、完成品テスト（，’）の工程で誤っ
て弱く書き込まれたり、間違えて書き込まれたりした場
合等には、消去セルの閾電圧Ｖthが１Ｖ〜２Ｖよりも上
昇することが考えられるが、従来の読出電圧ＶGSはデバ
イス動作電圧である５Ｖとなっており、高電位側の閾電
圧Ｖthのマージン（（６．５Ｖ〜８Ｖ）−５Ｖ＝（１．
５Ｖ〜３Ｖ））と比較して低電位側の閾電圧Ｖthのマー
ジン（５Ｖ−（１Ｖ〜２Ｖ）＝（３Ｖ〜４Ｖ））が十分
に大きいことから、低電位側の閾電圧Ｖth、すなわち、
消去セルに対する閾電圧Ｖthの試験は行われていなかっ
た。
【００１３】しかしながら、近時における半導体デバイ
スの動作電圧は低下傾向にあり、従来、一般的であった
５Ｖ動作のものから３Ｖ〜３．３Ｖ動作のものに移行し
つつあり、このように半導体デバイスの動作電圧が低下
してくると、例えば、３Ｖ動作のものを例に採ると、読
出電圧ＶGSはデバイス動作電圧である３Ｖとなって高電
位側の閾電圧Ｖthのマージン（（６．５Ｖ〜８Ｖ）−３
Ｖ＝（３．５Ｖ〜５Ｖ））と比較して低電位側の閾電圧
Ｖthのマージン（３Ｖ−（１Ｖ〜２Ｖ）＝（１Ｖ〜２
Ｖ））が極端に小さくなり、消去セルの閾電圧Ｖthの上
昇により、消去セルの閾電圧Ｖthが読出電圧ＶGSを越え
てしまった場合、当該セルトランジスタＣは書込状態と
なってプログラムミスの発生を招くという問題が生じる
ことなる。特に、ＯＴＰ版の場合は、窓付きパッケージ
のものと異なって最終的な消去（）が行われないた
め、消去セルの閾電圧Ｖthの上昇はより一層問題とな
る。
スの動作電圧は低下傾向にあり、従来、一般的であった
５Ｖ動作のものから３Ｖ〜３．３Ｖ動作のものに移行し
つつあり、このように半導体デバイスの動作電圧が低下
してくると、例えば、３Ｖ動作のものを例に採ると、読
出電圧ＶGSはデバイス動作電圧である３Ｖとなって高電
位側の閾電圧Ｖthのマージン（（６．５Ｖ〜８Ｖ）−３
Ｖ＝（３．５Ｖ〜５Ｖ））と比較して低電位側の閾電圧
Ｖthのマージン（３Ｖ−（１Ｖ〜２Ｖ）＝（１Ｖ〜２
Ｖ））が極端に小さくなり、消去セルの閾電圧Ｖthの上
昇により、消去セルの閾電圧Ｖthが読出電圧ＶGSを越え
てしまった場合、当該セルトランジスタＣは書込状態と
なってプログラムミスの発生を招くという問題が生じる
ことなる。特に、ＯＴＰ版の場合は、窓付きパッケージ
のものと異なって最終的な消去（）が行われないた
め、消去セルの閾電圧Ｖthの上昇はより一層問題とな
る。
【００１４】そこで、読出電圧ＶGSを下げることによ
り、消去セルに対する閾電圧Ｖthの試験を試みることが
考えられるが、読出電圧ＶGSを下げることによりある程
度チェックすることができるが、電圧が低くなると周辺
回路の動作が停止してしまうため、周辺回路の動作電圧
以下の試験を行う場合、専用回路が必要となってコスト
の上昇を招くという新たな問題点が生じることなる。
り、消去セルに対する閾電圧Ｖthの試験を試みることが
考えられるが、読出電圧ＶGSを下げることによりある程
度チェックすることができるが、電圧が低くなると周辺
回路の動作が停止してしまうため、周辺回路の動作電圧
以下の試験を行う場合、専用回路が必要となってコスト
の上昇を招くという新たな問題点が生じることなる。
【００１５】［目的］本発明は、このような事情のもと
になされたものであり、その目的は、セルトランジスタ
の閾電圧Ｖthを容易に、かつ、安価に測定することので
きる半導体記憶装置を提供することにある。
になされたものであり、その目的は、セルトランジスタ
の閾電圧Ｖthを容易に、かつ、安価に測定することので
きる半導体記憶装置を提供することにある。
【００１６】
【課題を解決するための手段】請求項１の発明は、図１
に示すように、所定のデータを記憶保持する複数のセル
トランジスタＣを有し、予め設定された動作電圧Ｖddに
より動作する半導体記憶装置１において、通常動作時に
は、前記各セルトランジスタＣのコントロールゲート−
ソース間に対して前記動作電圧Ｖdd（＝ＶH −ＶL1）を
印加し、試験動作時には、前記各セルトランジスタのコ
ントロールゲート−ソース間に対して該動作電圧Ｖddよ
りも低電位の試験電圧Ｖcc（＝ＶH −ＶL2）を動作電圧
Ｖddと独立して印加することを特徴とする。
に示すように、所定のデータを記憶保持する複数のセル
トランジスタＣを有し、予め設定された動作電圧Ｖddに
より動作する半導体記憶装置１において、通常動作時に
は、前記各セルトランジスタＣのコントロールゲート−
ソース間に対して前記動作電圧Ｖdd（＝ＶH −ＶL1）を
印加し、試験動作時には、前記各セルトランジスタのコ
ントロールゲート−ソース間に対して該動作電圧Ｖddよ
りも低電位の試験電圧Ｖcc（＝ＶH −ＶL2）を動作電圧
Ｖddと独立して印加することを特徴とする。
【００１７】請求項２の発明は、図１（ａ）に示すよう
に、複数のビット線ＢＬ及び複数のワード線ＷＬの交点
に対応して所定のデータを記憶保持する複数のセルトラ
ンジスタＣを有し、予め設定された動作電圧Ｖddにより
動作する半導体記憶装置１であって、前記各セルトラン
ジスタＣのコントロールゲート電極ＣＧに前記動作電圧
Ｖddと同電位の高電位電圧ＶH を印加するとともに、当
該各セルトランジスタＣのソース電極Ｓにグランド電位
ＧＮＤとなる第一低電位電圧ＶL1、または、第一低電位
電圧ＶL1よりも高電位の第二低電位電圧ＶL2を、動作状
態に応じて選択的に印加することを特徴とする。
に、複数のビット線ＢＬ及び複数のワード線ＷＬの交点
に対応して所定のデータを記憶保持する複数のセルトラ
ンジスタＣを有し、予め設定された動作電圧Ｖddにより
動作する半導体記憶装置１であって、前記各セルトラン
ジスタＣのコントロールゲート電極ＣＧに前記動作電圧
Ｖddと同電位の高電位電圧ＶH を印加するとともに、当
該各セルトランジスタＣのソース電極Ｓにグランド電位
ＧＮＤとなる第一低電位電圧ＶL1、または、第一低電位
電圧ＶL1よりも高電位の第二低電位電圧ＶL2を、動作状
態に応じて選択的に印加することを特徴とする。
【００１８】請求項３の発明は、図１（ｂ）に示すよう
に、複数のビット線ＢＬ及び複数のワード線ＷＬの交点
に対応して所定のデータを記憶保持する複数のセルトラ
ンジスタＣを有し、予め設定された動作電圧Ｖddにより
動作する半導体記憶装置１であって、前記各セルトラン
ジスタＣのソース電極Ｓにグランド電位ＧＮＤとなる低
電位電圧ＶL を印加するとともに、当該各セルトランジ
スタＣのコントロールゲート電極ＣＧに前記動作電圧Ｖ
ddと同電位の第一高電位電圧ＶH1、または、動作電圧Ｖ
ddと独立して第一高電位電圧ＶH1よりも低電位の第二高
電位電圧ＶH2を、動作状態に応じて選択的に印加するこ
とを特徴とする。
に、複数のビット線ＢＬ及び複数のワード線ＷＬの交点
に対応して所定のデータを記憶保持する複数のセルトラ
ンジスタＣを有し、予め設定された動作電圧Ｖddにより
動作する半導体記憶装置１であって、前記各セルトラン
ジスタＣのソース電極Ｓにグランド電位ＧＮＤとなる低
電位電圧ＶL を印加するとともに、当該各セルトランジ
スタＣのコントロールゲート電極ＣＧに前記動作電圧Ｖ
ddと同電位の第一高電位電圧ＶH1、または、動作電圧Ｖ
ddと独立して第一高電位電圧ＶH1よりも低電位の第二高
電位電圧ＶH2を、動作状態に応じて選択的に印加するこ
とを特徴とする。
【００１９】請求項４の発明は、請求項１、２または請
求項３記載の発明において、前記複数のセルトランジス
タＣは、ＯＴＰパッケージに封止されたＥＰＲＯＭを構
成することを特徴とする。
求項３記載の発明において、前記複数のセルトランジス
タＣは、ＯＴＰパッケージに封止されたＥＰＲＯＭを構
成することを特徴とする。
【００２０】
【作用】請求項１記載の発明によれば、通常動作時に
は、各セルトランジスタのコントロールゲート−ソース
間に対して動作電圧Ｖddが印加され、試験動作時には、
各セルトランジスタのコントロールゲート−ソース間に
対して該動作電圧Ｖddよりも低電位の試験電圧Ｖccが動
作電圧Ｖddと独立して印加されることにより、試験動作
時においても周辺回路の動作に影響を及ぼすことなく、
セルトランジスタの閾電圧Ｖthが容易に、かつ、安価に
測定可能となる。
は、各セルトランジスタのコントロールゲート−ソース
間に対して動作電圧Ｖddが印加され、試験動作時には、
各セルトランジスタのコントロールゲート−ソース間に
対して該動作電圧Ｖddよりも低電位の試験電圧Ｖccが動
作電圧Ｖddと独立して印加されることにより、試験動作
時においても周辺回路の動作に影響を及ぼすことなく、
セルトランジスタの閾電圧Ｖthが容易に、かつ、安価に
測定可能となる。
【００２１】請求項２記載の発明によれば、各セルトラ
ンジスタのコントロールゲート電極に動作電圧Ｖddと同
電位の高電位電圧ＶH が印加されるとともに、動作状態
に応じて、当該各セルトランジスタのソース電極にグラ
ンド電位となる第一低電位電圧ＶL1、または、第一低電
位電圧ＶL1よりも高電位の第二低電位電圧ＶL2が選択的
に印加されることにより、試験動作時においても周辺回
路の動作に一切影響を及ぼすことなく、当該各セルトラ
ンジスタのコントロールゲート−ソース間に印加する読
出電圧を落とすことが可能となり、セルトランジスタの
閾電圧Ｖthが容易に、かつ、安価に測定される。
ンジスタのコントロールゲート電極に動作電圧Ｖddと同
電位の高電位電圧ＶH が印加されるとともに、動作状態
に応じて、当該各セルトランジスタのソース電極にグラ
ンド電位となる第一低電位電圧ＶL1、または、第一低電
位電圧ＶL1よりも高電位の第二低電位電圧ＶL2が選択的
に印加されることにより、試験動作時においても周辺回
路の動作に一切影響を及ぼすことなく、当該各セルトラ
ンジスタのコントロールゲート−ソース間に印加する読
出電圧を落とすことが可能となり、セルトランジスタの
閾電圧Ｖthが容易に、かつ、安価に測定される。
【００２２】請求項３記載の発明によれば、各セルトラ
ンジスタのソース電極にグランド電位となる低電位電圧
ＶL が印加されるとともに、動作状態に応じて、当該各
セルトランジスタのコントロールゲート電極に動作電圧
Ｖddと同電位の第一高電位電圧ＶH1、または、動作電圧
Ｖddと独立して第一高電位電圧ＶH1よりも低電位の第二
高電位電圧ＶH2が選択的に印加されることにより、試験
動作時においても周辺回路の動作に影響を及ぼすことな
く、当該各セルトランジスタのコントロールゲート−ソ
ース間に印加する読出電圧を落とすことが可能となり、
セルトランジスタの閾電圧Ｖthが容易に、かつ、安価に
測定される。
ンジスタのソース電極にグランド電位となる低電位電圧
ＶL が印加されるとともに、動作状態に応じて、当該各
セルトランジスタのコントロールゲート電極に動作電圧
Ｖddと同電位の第一高電位電圧ＶH1、または、動作電圧
Ｖddと独立して第一高電位電圧ＶH1よりも低電位の第二
高電位電圧ＶH2が選択的に印加されることにより、試験
動作時においても周辺回路の動作に影響を及ぼすことな
く、当該各セルトランジスタのコントロールゲート−ソ
ース間に印加する読出電圧を落とすことが可能となり、
セルトランジスタの閾電圧Ｖthが容易に、かつ、安価に
測定される。
【００２３】この場合、請求項４記載の発明によれば、
ＯＴＰパッケージに封止されたＥＰＲＯＭに適用するこ
とにより、前述の請求項１、２または請求項３に記載す
る発明に加えて、消去セルの閾電圧Ｖthの測定による信
頼性の高い製品の提供が可能となる。
ＯＴＰパッケージに封止されたＥＰＲＯＭに適用するこ
とにより、前述の請求項１、２または請求項３に記載す
る発明に加えて、消去セルの閾電圧Ｖthの測定による信
頼性の高い製品の提供が可能となる。
【００２４】
【実施例】以下、本発明の好適な実施例を、図２を参照
して説明する。なお、図２において、図１と同一部分に
は同一の符号を付す。まず、本実施例の構成を説明す
る。
して説明する。なお、図２において、図１と同一部分に
は同一の符号を付す。まず、本実施例の構成を説明す
る。
【００２５】図２は、本実施例の半導体記憶装置１の要
部構成を示す回路図である。図２において、本実施例の
半導体記憶装置１は、大別して、複数のセルトランジス
タＣの集合体であるメモリセルアレイ２と、所定のアド
レス情報に基づいてメモリセルアレイ２中の特定のセル
トランジスタＣを選択するためのコラムアドレスデコー
ダ３及びロウアドレスデコーダ４とから構成されてい
る。なお、５はコラムアドレスデコーダ３内のインバー
タ、６はロウアドレスデコーダ４であり、７はバッファ
アンプである。
部構成を示す回路図である。図２において、本実施例の
半導体記憶装置１は、大別して、複数のセルトランジス
タＣの集合体であるメモリセルアレイ２と、所定のアド
レス情報に基づいてメモリセルアレイ２中の特定のセル
トランジスタＣを選択するためのコラムアドレスデコー
ダ３及びロウアドレスデコーダ４とから構成されてい
る。なお、５はコラムアドレスデコーダ３内のインバー
タ、６はロウアドレスデコーダ４であり、７はバッファ
アンプである。
【００２６】メモリセルアレイ２内の各セルトランジス
タＣは、ドレイン電極Ｄをコラムアドレスデコーダ３か
らの信号線に接続するとともに、コントロールゲート電
極ＣＧをロウアドレスデコーダ４からの信号線に接続
し、ソース電極Ｓを共通接続して所定の電位の電圧が印
加されるようになっている。
タＣは、ドレイン電極Ｄをコラムアドレスデコーダ３か
らの信号線に接続するとともに、コントロールゲート電
極ＣＧをロウアドレスデコーダ４からの信号線に接続
し、ソース電極Ｓを共通接続して所定の電位の電圧が印
加されるようになっている。
【００２７】次に上述実施例の作用について、図１
（ａ）及び図２を参照して説明する。本実施例における
半導体記憶装置１の動作電圧Ｖddを５Ｖとすると、コラ
ムアドレスデコーダ３及びロウアドレスデコーダ４から
出力される選択電圧ＶH も動作電圧Ｖddと同じく５Ｖと
なる。
（ａ）及び図２を参照して説明する。本実施例における
半導体記憶装置１の動作電圧Ｖddを５Ｖとすると、コラ
ムアドレスデコーダ３及びロウアドレスデコーダ４から
出力される選択電圧ＶH も動作電圧Ｖddと同じく５Ｖと
なる。
【００２８】通常動作時においてソース電極Ｓに印加さ
れる第一低電位電圧ＶL1は、グランド電位ＧＮＤ（＝０
Ｖ）であるため、この場合の読出電圧ＶGSは、５Ｖ（＝
５Ｖ−０Ｖ）となる。一方、試験動作時においてソース
電極Ｓに印加される第二低電位電圧ＶL2は、グランド電
位ＧＮＤよりも高電位であるため、この場合の読出電圧
ＶGSは、５Ｖよりも低くなり、第二低電位電圧ＶL2の電
圧値を調整することにより消去セルの閾電圧Ｖthを容易
に測定することができる。この場合、周辺回路には、動
作電圧Ｖddが供給されるため、試験動作時においても周
辺回路の動作に一切影響を及ぼすことない。
れる第一低電位電圧ＶL1は、グランド電位ＧＮＤ（＝０
Ｖ）であるため、この場合の読出電圧ＶGSは、５Ｖ（＝
５Ｖ−０Ｖ）となる。一方、試験動作時においてソース
電極Ｓに印加される第二低電位電圧ＶL2は、グランド電
位ＧＮＤよりも高電位であるため、この場合の読出電圧
ＶGSは、５Ｖよりも低くなり、第二低電位電圧ＶL2の電
圧値を調整することにより消去セルの閾電圧Ｖthを容易
に測定することができる。この場合、周辺回路には、動
作電圧Ｖddが供給されるため、試験動作時においても周
辺回路の動作に一切影響を及ぼすことない。
【００２９】以上説明したように、本実施例では、各セ
ルトランジスタＣのコントロールゲート電極ＣＧに動作
電圧Ｖddと同電位の高電位電圧ＶH を印加するととも
に、動作状態に応じて、当該各セルトランジスタＣのソ
ース電極Ｓにグランド電位ＧＮＤとなる第一低電位電圧
ＶL1、または、第一低電位電圧ＶL1よりも高電位の第二
低電位電圧ＶL2を選択的に印加することにより、試験動
作時においても周辺回路の動作に一切影響を及ぼすこと
なく、当該各セルトランジスタＣのコントロールゲート
−ソース間に印加する読出電圧を落としてセルトランジ
スタの閾電圧Ｖthを容易に、かつ、安価に測定すること
ができる。
ルトランジスタＣのコントロールゲート電極ＣＧに動作
電圧Ｖddと同電位の高電位電圧ＶH を印加するととも
に、動作状態に応じて、当該各セルトランジスタＣのソ
ース電極Ｓにグランド電位ＧＮＤとなる第一低電位電圧
ＶL1、または、第一低電位電圧ＶL1よりも高電位の第二
低電位電圧ＶL2を選択的に印加することにより、試験動
作時においても周辺回路の動作に一切影響を及ぼすこと
なく、当該各セルトランジスタＣのコントロールゲート
−ソース間に印加する読出電圧を落としてセルトランジ
スタの閾電圧Ｖthを容易に、かつ、安価に測定すること
ができる。
【００３０】次に他の実施例について、図１（ｂ）及び
図２を参照して説明する。前述の実施例では、試験動作
時にセルトランジスタＣのソース電極Ｓに印加される電
圧、すなわち、低電位側の電圧を通常動作時よりも上げ
ることによりセルトランジスタＣのコントロールゲート
−ソース間に印加する読出電圧を落とすものであった
が、本実施例は、試験動作時にセルトランジスタＣのコ
ントロールゲート電極ＣＧに印加される電圧、すなわ
ち、高電位側の電圧を通常動作時よりも下げることによ
りセルトランジスタＣのコントロールゲート−ソース間
に印加する読出電圧を落とすものである。
図２を参照して説明する。前述の実施例では、試験動作
時にセルトランジスタＣのソース電極Ｓに印加される電
圧、すなわち、低電位側の電圧を通常動作時よりも上げ
ることによりセルトランジスタＣのコントロールゲート
−ソース間に印加する読出電圧を落とすものであった
が、本実施例は、試験動作時にセルトランジスタＣのコ
ントロールゲート電極ＣＧに印加される電圧、すなわ
ち、高電位側の電圧を通常動作時よりも下げることによ
りセルトランジスタＣのコントロールゲート−ソース間
に印加する読出電圧を落とすものである。
【００３１】具体的には、図２に示すように、Ｐチャネ
ルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタ
とから構成されるインバータ６の高電位電圧ＶH （＝Ｖ
dd）を、動作モードに応じて、動作電圧Ｖddと同電位の
第一高電位電圧ＶH1、または、第一高電位電圧ＶH1より
も低電位の第二高電位電圧ＶH2とに切り替えることによ
り、通常動作時においてコントロールゲート電極ＣＧに
印加される第一高電位電位電圧ＶH1は、動作電圧Ｖdd
（＝５Ｖ）であるため、この場合の読出電圧ＶGSは、５
Ｖ（＝５Ｖ−０Ｖ）となる。
ルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタ
とから構成されるインバータ６の高電位電圧ＶH （＝Ｖ
dd）を、動作モードに応じて、動作電圧Ｖddと同電位の
第一高電位電圧ＶH1、または、第一高電位電圧ＶH1より
も低電位の第二高電位電圧ＶH2とに切り替えることによ
り、通常動作時においてコントロールゲート電極ＣＧに
印加される第一高電位電位電圧ＶH1は、動作電圧Ｖdd
（＝５Ｖ）であるため、この場合の読出電圧ＶGSは、５
Ｖ（＝５Ｖ−０Ｖ）となる。
【００３２】一方、試験動作時においてコントロールゲ
ート電極ＣＧに印加される第二高電位電圧ＶH2は、動作
電圧Ｖddよりも低電位であるため、この場合の読出電圧
ＶGSは、５Ｖよりも低くなり、第二高電位電圧ＶH2の電
圧値を調整することにより消去セルの閾電圧Ｖthを容易
に測定することができる。この場合、周辺回路には、動
作電圧Ｖddが供給されるため、試験動作時においても周
辺回路の動作に一切影響を及ぼすことない。
ート電極ＣＧに印加される第二高電位電圧ＶH2は、動作
電圧Ｖddよりも低電位であるため、この場合の読出電圧
ＶGSは、５Ｖよりも低くなり、第二高電位電圧ＶH2の電
圧値を調整することにより消去セルの閾電圧Ｖthを容易
に測定することができる。この場合、周辺回路には、動
作電圧Ｖddが供給されるため、試験動作時においても周
辺回路の動作に一切影響を及ぼすことない。
【００３３】以上説明したように、本実施例では、各セ
ルトランジスタＣのソース電極Ｓにグランド電位ＧＮＤ
となる低電位電圧ＶL を印加するとともに、動作状態に
応じて、当該各セルトランジスタＣのコントロールゲー
ト電極ＣＧに動作電圧Ｖddと同電位の第一高電位電圧Ｖ
H1、または、動作電圧Ｖddと独立して第一高電位電圧Ｖ
H1よりも低電位の第二高電位電圧ＶH2を選択的に印加す
ることで、試験動作時においても周辺回路の動作に一切
影響を及ぼすことなく、当該各セルトランジスタＣのコ
ントロールゲート−ソース間に印加する読出電圧を落と
してセルトランジスタの閾電圧Ｖthを容易に、かつ、安
価に測定することができる。
ルトランジスタＣのソース電極Ｓにグランド電位ＧＮＤ
となる低電位電圧ＶL を印加するとともに、動作状態に
応じて、当該各セルトランジスタＣのコントロールゲー
ト電極ＣＧに動作電圧Ｖddと同電位の第一高電位電圧Ｖ
H1、または、動作電圧Ｖddと独立して第一高電位電圧Ｖ
H1よりも低電位の第二高電位電圧ＶH2を選択的に印加す
ることで、試験動作時においても周辺回路の動作に一切
影響を及ぼすことなく、当該各セルトランジスタＣのコ
ントロールゲート−ソース間に印加する読出電圧を落と
してセルトランジスタの閾電圧Ｖthを容易に、かつ、安
価に測定することができる。
【００３４】以上、本発明者によってなされた発明を好
適な実施例に基づき具体的に説明したが、本発明は上記
実施例に限定されるものではなく、その要旨を逸脱しな
い範囲で種々変更可能であることはいうまでもない。
適な実施例に基づき具体的に説明したが、本発明は上記
実施例に限定されるものではなく、その要旨を逸脱しな
い範囲で種々変更可能であることはいうまでもない。
【００３５】例えば、上記各実施例では、セルトランジ
スタＣのソース電極Ｓに印加する電圧、及び、セルトラ
ンジスタＣのコントロールゲート電極ＣＧに印加する電
圧として２種類の電圧値から選択するようになっている
が、この場合、一方の電圧値は任意であるため、複数の
固定電圧値から最適値を選択するように構成しても構わ
ない。
スタＣのソース電極Ｓに印加する電圧、及び、セルトラ
ンジスタＣのコントロールゲート電極ＣＧに印加する電
圧として２種類の電圧値から選択するようになっている
が、この場合、一方の電圧値は任意であるため、複数の
固定電圧値から最適値を選択するように構成しても構わ
ない。
【００３６】また、セルトランジスタＣのソース電極Ｓ
及びインバータ６の高電位電源側端を、半導体記憶装置
１を形成するパッケージの外部ピンに直接割り当てても
よく、このように構成することにより、半導体記憶装置
１の内部には余計な部品を増加させることなく、当該外
部ピンに印加する電圧を変えるだけで容易に試験動作を
行うことができる。
及びインバータ６の高電位電源側端を、半導体記憶装置
１を形成するパッケージの外部ピンに直接割り当てても
よく、このように構成することにより、半導体記憶装置
１の内部には余計な部品を増加させることなく、当該外
部ピンに印加する電圧を変えるだけで容易に試験動作を
行うことができる。
【００３７】さらに、以上の説明では主として発明者に
よってなされた発明を、その背景となった利用分野であ
る半導体記憶装置に適用した場合について説明したが、
それに限定されるものではない。
よってなされた発明を、その背景となった利用分野であ
る半導体記憶装置に適用した場合について説明したが、
それに限定されるものではない。
【００３８】例えば、メモリセルに限らず、トランジス
タを有する半導体装置における、当該トランジスタの閾
電圧Ｖthの測定にも適用でき、この場合、例えば、納品
後のトランジスタの閾電圧Ｖthを定期的に測定すること
により、閾電圧Ｖthがホットエレクトロン等の影響によ
りどのように変化しているかを測定することができ、経
時変化を伴う製品品質の維持にも役立てることができ
る。
タを有する半導体装置における、当該トランジスタの閾
電圧Ｖthの測定にも適用でき、この場合、例えば、納品
後のトランジスタの閾電圧Ｖthを定期的に測定すること
により、閾電圧Ｖthがホットエレクトロン等の影響によ
りどのように変化しているかを測定することができ、経
時変化を伴う製品品質の維持にも役立てることができ
る。
【００３９】
【発明の効果】請求項１記載の発明では、通常動作時に
は、各セルトランジスタのコントロールゲート−ソース
間に対して動作電圧Ｖddを印加し、試験動作時には、各
セルトランジスタのコントロールゲート−ソース間に対
して該動作電圧Ｖddよりも低電位の試験電圧Ｖccを動作
電圧Ｖddと独立して印加することで、試験動作時におい
ても周辺回路の動作に影響を及ぼすことなく、セルトラ
ンジスタの閾電圧Ｖthを容易に、かつ、安価に測定する
ことができる。
は、各セルトランジスタのコントロールゲート−ソース
間に対して動作電圧Ｖddを印加し、試験動作時には、各
セルトランジスタのコントロールゲート−ソース間に対
して該動作電圧Ｖddよりも低電位の試験電圧Ｖccを動作
電圧Ｖddと独立して印加することで、試験動作時におい
ても周辺回路の動作に影響を及ぼすことなく、セルトラ
ンジスタの閾電圧Ｖthを容易に、かつ、安価に測定する
ことができる。
【００４０】請求項２記載の発明では、各セルトランジ
スタのコントロールゲート電極に動作電圧Ｖddと同電位
の高電位電圧ＶH を印加するとともに、動作状態に応じ
て、当該各セルトランジスタのソース電極にグランド電
位となる第一低電位電圧ＶL1、または、第一低電位電圧
ＶL1よりも高電位の第二低電位電圧ＶL2を選択的に印加
することで、試験動作時においても周辺回路の動作に一
切影響を及ぼすことなく、当該各セルトランジスタのコ
ントロールゲート−ソース間に印加する読出電圧を落と
すことができ、セルトランジスタの閾電圧Ｖthを容易
に、かつ、安価に測定することができる。
スタのコントロールゲート電極に動作電圧Ｖddと同電位
の高電位電圧ＶH を印加するとともに、動作状態に応じ
て、当該各セルトランジスタのソース電極にグランド電
位となる第一低電位電圧ＶL1、または、第一低電位電圧
ＶL1よりも高電位の第二低電位電圧ＶL2を選択的に印加
することで、試験動作時においても周辺回路の動作に一
切影響を及ぼすことなく、当該各セルトランジスタのコ
ントロールゲート−ソース間に印加する読出電圧を落と
すことができ、セルトランジスタの閾電圧Ｖthを容易
に、かつ、安価に測定することができる。
【００４１】請求項３記載の発明では、各セルトランジ
スタのソース電極にグランド電位となる低電位電圧ＶL
を印加するとともに、動作状態に応じて、当該各セルト
ランジスタのコントロールゲート電極に動作電圧Ｖddと
同電位の第一高電位電圧ＶH1、または、動作電圧Ｖddと
独立して第一高電位電圧ＶH1よりも低電位の第二高電位
電圧ＶH2を選択的に印加することで、試験動作時におい
ても周辺回路の動作に影響を及ぼすことなく、当該各セ
ルトランジスタのコントロールゲート−ソース間に印加
する読出電圧を落とすことができ、セルトランジスタの
閾電圧Ｖthを容易に、かつ、安価に測定することができ
る。
スタのソース電極にグランド電位となる低電位電圧ＶL
を印加するとともに、動作状態に応じて、当該各セルト
ランジスタのコントロールゲート電極に動作電圧Ｖddと
同電位の第一高電位電圧ＶH1、または、動作電圧Ｖddと
独立して第一高電位電圧ＶH1よりも低電位の第二高電位
電圧ＶH2を選択的に印加することで、試験動作時におい
ても周辺回路の動作に影響を及ぼすことなく、当該各セ
ルトランジスタのコントロールゲート−ソース間に印加
する読出電圧を落とすことができ、セルトランジスタの
閾電圧Ｖthを容易に、かつ、安価に測定することができ
る。
【００４２】この場合、請求項４記載の発明では、ＯＴ
Ｐパッケージに封止されたＥＰＲＯＭに適用すること
で、前述の請求項１、２または請求項３に記載する発明
に加えて、消去セルの閾電圧Ｖthの測定による信頼性の
高い製品を提供することができる。
Ｐパッケージに封止されたＥＰＲＯＭに適用すること
で、前述の請求項１、２または請求項３に記載する発明
に加えて、消去セルの閾電圧Ｖthの測定による信頼性の
高い製品を提供することができる。
【図１】本発明の半導体記憶装置の原理図である。
【図２】本実施例の半導体記憶装置の要部構成を示す回
路図である。
路図である。
【図３】ＥＰＲＯＭのセルトランジスタに対するデータ
の書き込み及び消去を説明するための図である。
の書き込み及び消去を説明するための図である。
【図４】セルトランジスタの閾電圧の測定方法を説明す
るための図である。
るための図である。
【図５】ＥＰＲＯＭの製造工程を示す図である。
１ 半導体記憶装置 ２ メモリセルアレイ ３ コラムアドレスデコーダ ４ ロウアドレスデコーダ ５，６ インバータ ７ バッファアンプ Ｃ セルトランジスタ ＣＧ コントロールゲート電極 ＦＧ フローティングゲート電極 Ｄ ドレイン電極 Ｓ ソース電極 Ｂ バス Ｒ 抵抗
Claims (4)
- 【請求項１】所定のデータを記憶保持する複数のセルト
ランジスタを有し、予め設定された動作電圧Ｖddにより
動作する半導体記憶装置において、 通常動作時には、前記各セルトランジスタのコントロー
ルゲート−ソース間に対して前記動作電圧Ｖddを印加
し、試験動作時には、前記各セルトランジスタのコント
ロールゲート−ソース間に対して該動作電圧Ｖddよりも
低電位の試験電圧Ｖccを動作電圧Ｖddと独立して印加す
ることを特徴とする半導体記憶装置。 - 【請求項２】複数のビット線及び複数のワード線の交点
に対応して所定のデータを記憶保持する複数のセルトラ
ンジスタを有し、予め設定された動作電圧Ｖddにより動
作する半導体記憶装置であって、 前記各セルトランジスタのコントロールゲート電極に前
記動作電圧Ｖddと同電位の高電位電圧ＶH を印加すると
ともに、当該各セルトランジスタのソース電極にグラン
ド電位となる第一低電位電圧ＶL1、または、第一低電位
電圧ＶL1よりも高電位の第二低電位電圧ＶL2を、動作状
態に応じて選択的に印加することを特徴とする半導体記
憶装置。 - 【請求項３】複数のビット線及び複数のワード線の交点
に対応して所定のデータを記憶保持する複数のセルトラ
ンジスタを有し、予め設定された動作電圧Ｖddにより動
作する半導体記憶装置であって、 前記各セルトランジスタのソース電極にグランド電位と
なる低電位電圧ＶL を印加するとともに、当該各セルト
ランジスタのコントロールゲート電極に前記動作電圧Ｖ
ddと同電位の第一高電位電圧ＶH1、または、動作電圧Ｖ
ddと独立して第一高電位電圧ＶH1よりも低電位の第二高
電位電圧ＶH2を、動作状態に応じて選択的に印加するこ
とを特徴とする半導体記憶装置。 - 【請求項４】前記複数のセルトランジスタは、ＯＴＰパ
ッケージに封止されたＥＰＲＯＭを構成することを特徴
とする請求項１、２または３記載の半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6331509A JPH08167296A (ja) | 1994-12-08 | 1994-12-08 | 半導体記憶装置 |
| US08/570,169 US5745411A (en) | 1994-12-08 | 1995-12-07 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6331509A JPH08167296A (ja) | 1994-12-08 | 1994-12-08 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08167296A true JPH08167296A (ja) | 1996-06-25 |
Family
ID=18244444
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6331509A Pending JPH08167296A (ja) | 1994-12-08 | 1994-12-08 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5745411A (ja) |
| JP (1) | JPH08167296A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012038402A (ja) * | 2010-08-11 | 2012-02-23 | Fujitsu Semiconductor Ltd | 半導体メモリ、半導体装置及び半導体メモリの制御方法 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2761191B1 (fr) * | 1997-03-20 | 1999-06-25 | Sgs Thomson Microelectronics | Memoire a grille flottante adressable par mots comportant un circuit generateur de tension de reference pour la verification du contenu d'un mot |
| US5831894A (en) * | 1998-04-27 | 1998-11-03 | United Microelectronics Corp. | Methods of programming and reading one time programmable read only memory |
| JP2003163715A (ja) * | 2001-11-29 | 2003-06-06 | Oki Electric Ind Co Ltd | 着呼者呼び出し方法及び通信端末装置 |
| DE102013214214A1 (de) * | 2013-07-19 | 2015-01-22 | Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. | Verfahren zum Löschen von Informationen und Vorrichtung zur Durchführung desselben |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2623653B1 (fr) * | 1987-11-24 | 1992-10-23 | Sgs Thomson Microelectronics | Procede de test de cellules de memoire electriquement programmable et circuit integre correspondant |
| FR2629248B1 (fr) * | 1988-03-25 | 1992-04-24 | Sgs Thomson Microelectronics | Procede de test de memoire a programmation unique et memoire correspondante |
-
1994
- 1994-12-08 JP JP6331509A patent/JPH08167296A/ja active Pending
-
1995
- 1995-12-07 US US08/570,169 patent/US5745411A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012038402A (ja) * | 2010-08-11 | 2012-02-23 | Fujitsu Semiconductor Ltd | 半導体メモリ、半導体装置及び半導体メモリの制御方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5745411A (en) | 1998-04-28 |
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