JP2012038402A - 半導体メモリ、半導体装置及び半導体メモリの制御方法 - Google Patents

Abstract

【課題】試験時間の短縮を図る。
【解決手段】ソース線電圧制御回路３１は、テストモード制御回路から供給されるテストモード信号ＴＭに応答して、テストモードにおけるソース線ＳＬ０を、通常モードのリード動作における電位（第１の電圧）と異なる電位（第２の電圧）に制御する。ソース線ＳＬ０の電位が第１の電圧に制御されたとき、メモリセルには、消去状態又は書込状態に応じたセル電流が流れる。ソース線ＳＬ０の電位が第２の電圧に制御されたとき、メモリセルには、参照電流より少ないセル電流が流れる。センスアンプ２７ｂは、書込状態のメモリセル、つまり「データ０」に応じた「０」のデータＤｏｕｔを出力する。
【選択図】図４

Description

半導体メモリ、半導体装置及び半導体メモリの制御方法に関する。

従来、半導体メモリに対してメモリテスタ等により実施される試験は、データのリード／ライト試験を含む。この試験は、リード／ライト動作、即ちメモリセルに対するデータの書き込み、メモリセルからのデータの読み出しが正常に行われるかを検証するものである。

このような試験は、不揮発性の半導体メモリに対しても行われる。しかし、不揮発性の半導体メモリは、書き込み回数が制限されたメモリを含み、このようなメモリに対してデータの書き込みを行うことができない。また、不揮発性の半導体メモリは、試験後にデータを消去する必要がある。このため、ダミーセルを用いた試験方法が提案されている（例えば、特許文献１，２参照）。例えば、消去状態のメモリセルの値（例えば［１］）と異なる値（例えば［０］）に設定されたダミーセルを形成する。そして、メモリセルに替えてダミーセルを選択して［０］データを読み出すことで、［０］データの書き込みを行うことなく試験が実施される。

近年、演算回路（例えばＣＰＵ）とメモリとが１つのチップ上に形成された半導体装置（例えば、ＳｏＣ:Sysytem On Chip）に、不揮発性半導体メモリ（例えば、フラッシュメモリ）が搭載されている。このような半導体装置では、演算回路の動作試験時に、演算回路からフラッシュメモリをアクセスする。このような動作試験によりアクセスタイムが保証される。即ち、演算回路がフラッシュメモリに対して読み出しを指示してから対応するデータが出力されるまでに要する時間（アクセスタイム）を計測し、保証範囲のアクセスタイムの半導体装置を良品とする。

特開平１−６７７９７号公報 特開昭６２−２８３５００号公報

フラッシュメモリ等の不揮発性半導体メモリの消去動作は、一般に、セクタ等のブロック単位で実行され、時間が掛かる。そして、動作試験後に、その試験中に不揮発性半導体メモリに書き込まれたデータを消去する必要がある。このため、演算回路の動作試験にかかる時間が増加する。

本発明の一観点によれば、複数のメモリセルと、データ読み出しのために前記複数のメモリセルから選択されたメモリセルに供給する電圧を制御する電圧制御回路と、前記電圧制御回路から第１の電圧が供給される前記選択されたメモリセルに接続されたビット線の状態に応じて、書込状態のメモリセルに対応する第１のデータ、又は消去状態のメモリセルに対応する第２のデータを出力するセンスアンプと、を有し、前記電圧制御回路は、動作モードに応じて、前記選択されたメモリセルに供給する電圧を、前記第１の電圧と異なる第２の電圧に制御する。

本発明の一観点によれば、試験時間の短縮を図ることができる。

半導体装置の概略構成図である。 メモリの概略構成図である。 メモリセルアレイの説明図である。 メモリセルアレイの一部回路図である。 （ａ）（ｂ）はソース線電圧制御回路の回路図である。 ソース線電圧制御回路の動作を示す波形図である。 ソース線電圧制御回路の動作を示す波形図である。 ソース線電圧制御回路の動作を示す波形図である。 ソース線電圧とメモリセル電流の関係を示す特性図である。 メモリアクセスを説明するタイミング図である。 第二実施形態のメモリの一部ブロック回路図である。 （ａ）（ｂ）はワード線電圧制御回路の回路図である。 ワード線電圧とメモリセル電流の関係を示す特性図である。 別のソース線電圧制御回路の回路図である。 メモリセルアレイの一部回路図である。 メモリアクセスを説明するタイミング図である。

（第一実施形態）
以下、第一実施形態を図１〜図１０に従って説明する。
図１に示すように、半導体装置１０は、例えば、ＣＰＵ（主回路）１１、メモリ（半導体メモリ）１２，１３、周辺回路１４を含むシングルチップマイクロコンピュータである。ＣＰＵ１１、メモリ１２，１３、周辺回路１４は、バス１５を介して互いに接続されている。メモリ１２は、例えばＲＡＭ（Random Access Memory）等の揮発性半導体メモリである。メモリ１３は、例えばフラッシュメモリ等の不揮発性半導体メモリである。周辺回路１４は、タイマ、ＤＭＡＣ、シリアルインタフェース回路等の回路である。メモリ１２，１３のアドレス空間は、ＣＰＵ１１によりアクセス可能なアドレス空間に割り当てられている。半導体装置に複数の周辺回路１４が備えられていても良く、また周辺回路１４が省略されていてもよい。

図２に示すように、メモリ１３は、状態制御部２１、内部電圧生成部２２、メモリセル部２３を含む。
状態制御部２１は、図１に示すＣＰＵ１１から、制御信号ＣＥＸ，ＷＥＸ、アドレス信号ＡＤＤを受け取る。また、状態制御部２１は、クロック信号ＣＬＫを、例えば図示しないクロック生成回路から受け取る。状態制御部２１は、これらの信号に基づいて、組み込まれたアルゴリズムに従って動作し、内部電圧生成部２２、メモリセル部２３の動作を制御するため、動作モードに応じた制御信号ＣＮＴを出力する。制御信号ＣＮＴは、１つ又は複数の信号を含む。

メモリセル部２３は、例えば浮遊ゲート（フローティングゲート）を有する不揮発性のメモリセルを含み、ＮＯＲ型のフラッシュメモリとして形成されている。このため、メモリ１３の動作は、プログラム動作（書込動作、ライト動作）、消去動作（イレース動作）、読出動作（リード動作）を含む。従って、状態制御部２１は、各動作を行う動作モードに対応する制御信号ＣＮＴを出力する。

また、状態制御部２１はテストモード制御部２４を含む。テストモード制御部２４には、半導体装置１０の動作試験が行われるときにアクティブなテスト信号ＴＳＴが供給される。テストモード制御部２４は、そのテスト信号ＴＳＴに応答してテストモード信号ＴＭを生成する。メモリ１３に含まれる回路は、そのテストモード信号ＴＭに応答してテスト動作を行う。

内部電圧生成部２２は、制御信号ＣＮＴに応答して、動作モードに応じて、メモリセル部２３に供給する電圧を生成する。例えば、プログラム動作において、内部電圧生成部２２は、メモリセルが接続されたワード線ＷＬに与えるプログラム電圧（メモリセルのゲート電圧）と、ビット線ＢＬに与えるプログラム電圧（メモリセルのドレイン電圧）を生成する。そして、プログラム動作後のベリファイ動作において、内部電圧生成部２２は、メモリセルに供給するベリファイ電圧を生成する。消去動作において、内部電圧生成部２２は、メモリセルに供給する消去電圧を生成する。読出動作において、内部電圧生成部２２は、メモリセルに供給する読み出し電圧を生成する。また、テスト動作において、内部電圧生成部２２は、メモリセルに供給するテスト用の電圧を生成する。

メモリセル部２３は、Ｘデコーダ２５、Ｙデコーダ２６、Ｙセレクタ２７、メモリセルアレイ２８、動作制御部２９を含む。
Ｘデコーダ２５とＹデコーダ２６にはアドレス信号ＡＤＤが供給される。Ｘデコーダ２５は、アドレス信号ＡＤＤ（上位ビット）をデコードし、そのデコード結果に応じたワード線ＷＬの何れか１つを選択する。そして、Ｘデコーダ２５は、選択したワード線ＷＬに、動作モードに応じた電圧を供給する。

Ｙデコーダ２６にはアドレス信号ＡＤＤが供給される。Ｙデコーダ２６は、アドレス信号ＡＤＤ（下位ビット）をデコードし、そのデコード結果（デコード信号）をＹセレクタ２７に出力する。Ｙセレクタ２７は、Ｙデコーダ２６から供給されるデコード信号に応じたビット線ＢＬを選択する。

メモリセルアレイ２８は、マトリックス状に配置された複数のメモリセル、複数のワード線ＷＬ、および複数のビット線を有している。尚、図２には、１つのワード線ＷＬ及びビット線ＢＬを示す。１つのメモリセルは、１つのワード線ＷＬと１つのビット線ＢＬに接続されている。従って、Ｘデコーダ２５により選択されたワード線ＷＬと、Ｙセレクタ２７により選択されたビット線ＢＬとの間に接続されたメモリセルが選択される。

動作制御部２９は、制御信号ＣＮＴに応答して、各動作モードにおける動作を行う。例えば、プログラム動作において、Ｘデコーダ２５とＹセレクタ２７により選択されるメモリセルに、「データ０」を書き込むために動作する。また、読出動作において、メモリセルに記憶されたデータを読み出すために動作する。消去動作において、メモリセルに「データ１」を書き込むために動作する。

プログラム動作において、Ｙセレクタ２７に供給される入力データＤｉｎに応じて選択されたワード線ＷＬ及びビット線ＢＬの電圧が制御され、選択されたメモリセルに「データ０」が書き込まれる。また、読出動作において、選択されたメモリセルに記憶されたデータに応じたセル電流が流れる。Ｙセレクタ２７は、そのセル電流をリファレンス電流と比較し、比較結果に応じた出力データＤｏｕｔを出力する。

図３に示すように、メモリセルアレイ２８は、２つのバンク０，１（ＢＡＮＫ０，ＢＡＮＫ１と表記）を有している。バンク０は、４つのセクタ０，２，４，６（ＳＥＣ．０〜６と表記）を有している。同様に、バンク１は、４つのセクタ１，３，５，７（ＳＥＣ．１〜７と表記）を有している。セクタ０〜３はデータ容量（メモリセルの数）が互いに同じ値に設定されている。同様に、セクタ４〜７はデータ容量（メモリセルの数）が互いに同じ値に設定されている。

バンク０とバンク１は、各動作に対する互いの電気的特性が同じとなるように形成されている。即ち、セクタ０に含まれるメモリセルと、セクタ１に含まれるメモリセルは、バンクの切り替えのみで同様にアクセスされる。バンクの切り替えは、例えばアドレス信号ＡＤＤの最上位ビットにより行われる。例えば、最上位のビットが「０」の場合にバンク０が選択され、「１」の場合にバンク１が選択される。そして、アドレス信号ＡＤＤのうち、最上位ビットを除くビットにより、各セクタ０〜７が選択される。

更に、各セクタ０，２，４，６のメモリセルを選択するためのアドレス信号により、各セクタ１，３，５，７のメモリセルが選択される。そして、セクタ０の所定位置に形成されたメモリセルからデータを読み出すために要する時間（アクセスタイム）は、そのメモリセルと同じアドレスによって選択されセクタ１に含まれるメモリセルにおけるアクセスタイムと同じである。

次に、セルデータの読出しにかかる構成を説明する。
なお、図３に示すバンク０において、各セクタ０，２，４，６は、同様に形成されている。また、バンク１の各セクタ１，３，５，７は、同様に形成されている。従って、バンク０，１において、セクタ０，１の構成を説明する。

図４に示すように、メモリセルアレイ２８は、セクタ０，１とともに参照セル部ＲＳＥＣを含む。
セクタ０（ＳＥＣ．０）は、複数（図において８個）のメモリセルＭ００〜Ｍ０７を含む。各メモリセルＭ００〜Ｍ０７は、浮遊ゲート（フローティングゲート）を有する不揮発性のメモリセルである。各メモリセルＭ００〜Ｍ０７のソース端子はソース線ＳＬ０に接続されている。メモリセルＭ００，Ｍ０１のゲートはワード線ＷＬ０に接続され、メモリセルＭ０２，Ｍ０３のゲートはワード線ＷＬ１に接続され、メモリセルＭ０４，Ｍ０５のゲートはワード線ＷＬ２に接続され、メモリセルＭ０６，Ｍ０７のゲートはワード線ＷＬ３に接続されている。メモリセルＭ００，Ｍ０２，Ｍ０４，Ｍ０６のドレインはビット線ＢＬ０１に接続され、メモリセルＭ０１，Ｍ０３，Ｍ０５，Ｍ０７のドレインはビット線ＢＬ０２に接続されている。

ソース線ＳＬ０はソース線電圧制御回路３１に接続されている。ソース線電圧制御回路３１は、プログラム動作とリード動作のそれぞれにおいてソース線ＳＬ０の電位を制御するように構成されている。更に、ソース線電圧制御回路３１は、図２に示すテストモード制御部２４から供給されるテストモード信号ＴＭに応答して、テストモードにおけるソース線ＳＬ０を、通常モードのリード動作における電位と異なる電位に制御するように構成されている。

セクタ１（ＳＥＣ．１）は、セクタ０と同様に構成されている。即ち、セクタ１は、複数（図において８個）のメモリセルＭ１０〜Ｍ１７を含む。各メモリセルＭ１０〜Ｍ１７は、浮遊ゲート（フローティングゲート）を有する不揮発性のメモリセルである。各メモリセルＭ１０〜Ｍ１７のソース端子はソース線ＳＬ１に接続されている。メモリセルＭ１０，Ｍ１１のゲートはワード線ＷＬ０に接続され、メモリセルＭ１２，Ｍ１３のゲートはワード線ＷＬ１に接続され、メモリセルＭ１４，Ｍ１５のゲートはワード線ＷＬ２に接続され、メモリセルＭ１６，Ｍ１７のゲートはワード線ＷＬ３に接続されている。メモリセルＭ１０，Ｍ１２，Ｍ１４，Ｍ１６のドレインはビット線ＢＬ１１に接続され、メモリセルＭ１１，Ｍ１３，Ｍ１５，Ｍ１７のドレインはビット線ＢＬ１２に接続されている。

ソース線ＳＬ１はソース線電圧制御回路３２に接続されている。ソース線電圧制御回路３２は、プログラム動作とリード動作のそれぞれにおいてソース線ＳＬ１の電位を制御するように構成されている。

各ビット線ＢＬ０１〜ＢＬ１２は、Ｙセレクタ２７に接続されている。Ｙセレクタ２７は、選択部２７ａとセンスアンプ２７ｂを含む。選択部２７ａは複数のスイッチＳＷ０１，ＳＷ０２，ＳＷ１１，ＳＷ１２，ＳＷＢ０，ＳＷＢ１を含む。スイッチＳＷ０１，ＳＷ０２の第１端子はビット線ＢＬ０１，ＢＬ０２とそれぞれ接続されている。スイッチＳＷ０１，ＳＷ０２の第２端子は互いに接続されるとともに、スイッチＳＷＢ０の第１端子に接続されている。スイッチＳＷ１１，ＳＷ１２の第１端子はビット線ＢＬ１１，ＢＬ１２とそれぞれ接続されている。スイッチＳＷ１１，ＳＷ１２の第２端子は互いに接続されるとともに、スイッチＳＷＢ１の第１端子に接続されている。

スイッチＳＷＢ０の第２端子とスイッチＳＷＢ１の第２端子は互いに接続されるとともにセンスアンプ２７ｂに接続されている。
スイッチＳＷ０１〜ＳＷ１２，ＳＷＢ０，ＳＷＢ１は、図２に示すＹデコーダ２６から供給されるデコード信号に応じてオンオフ制御される。図４において、スイッチＳＷＢ０はバンク０を指定するアドレス信号に応じてオンされ、スイッチＳＷＢ１はバンク１を指定するアドレス信号に応じてオンされる。スイッチＳＷ０１，ＳＷ１１は、アドレス信号に応じて同時にオンオフされる。また、スイッチＳＷ０２，ＳＷ１２は、アドレス信号に応じて同時にオンオフされる。

例えば、スイッチＳＷ０１，ＳＷ１１がオンされ、スイッチＳＷ０２，ＳＷ１２がオフされる。そして、バンク０に対応するアドレス信号によりスイッチＳＷＢ０がオンされる。一方、スイッチＳＷＢ１はオフしている。従って、オンしたスイッチＳＷＢ０とスイッチＳＷ０１を介してビット線ＢＬ０１がセンスアンプ２７ｂと接続される。そして、図２に示すＸデコーダ２５によりワード線ＷＬ０〜ＷＬ３のうちの１つ、例えばワード線ＷＬ０が選択される。これにより、ワード線ＷＬ０とビット線ＢＬ０１との間に接続されたメモリセルＭ００が選択される、つまりアクセス対象のメモリセルとなる。そして、このメモリセルＭ００のデータ（メモリセルＭ００の状態）に応じたセル電流Ｉｄが流れる。

別の例として、スイッチＳＷ０１，ＳＷ１１がオンされ、スイッチＳＷ０２，ＳＷ１２がオフされる。そして、バンク１に対応するアドレス信号によりスイッチＳＷＢ１がオンされる。一方、スイッチＳＷＢ０はオフしている。従って、オンしたスイッチＳＷＢ１とスイッチＳＷ１１を介してビット線ＢＬ１１がセンスアンプ２７ｂと接続される。そして、この選択されたビット線ＢＬ１１と、図２に示すＸデコーダ２５により選択されたワード線（例えばワード線ＷＬ０）との間に接続されたメモリセルＭ１０が選択される、つまりアクセス対象のメモリセルとなる。そして、このメモリセルＭ１０のデータ（メモリセルＭ００の状態）に応じたセル電流Ｉｄが流れる。

従って、センスアンプ２７ｂには、選択された１つのメモリセルのデータ（メモリセルの状態）に応じたセル電流Ｉｄが流れる。センスアンプ２７ｂは、このセル電流Ｉｄと、後述する参照電流（リファレンス電流）ＩＲＥＦと比較し、その比較結果に応じたデータＤｏｕｔを出力する。

また、セクタ０のメモリセルＭ００を選択するアドレス信号と、セクタ１のメモリセルＭ１０を選択するアドレス信号は、バンクの選択にかかるアドレス信号を除き、同一である。従って、バンクの選択にかかるアドレス信号のみの変更（バンクの切り替え）により、メモリセルＭ００とメモリセルＭ１０の選択が切り替えられる。

図３において説明したように、バンク０とバンク１は、各動作に対する互いの電気的特性が同じとなるように形成されている。つまり、メモリセルＭ００を選択してそのメモリセルＭ００のセル電流Ｉｄに応じたデータＤｏｕｔが出力されるまでに要する時間（アクセスタイム）は、メモリセルＭ１０に対するアクセスタイムとほぼ同じである。

また、センスアンプ２７ｂは参照セル部ＲＳＥＣと接続されている。参照セル部ＲＳＥＣは、１つの参照セルＲＭを含む。参照セルＲＭは、メモリセルに流れるセル電流に基づいて、メモリセルに記憶されたデータを判定するために設けられている。

参照セルＲＭは、メモリセルと同様に、浮遊ゲートを有する不揮発性のメモリセルであり、参照ワード線ＲＷＬに接続されたゲート端子と、参照ソース線ＲＳＬに接続されたソース端子と、参照ビット線ＲＢＬに接続されたドレイン端子とを有する。

参照ワード線ＲＷＬは、メモリセルに対する読出動作のときに、参照セルＲＭに参照電流ＩＲＥＦを流すように、例えば動作制御部２９により駆動される。参照ソース線ＲＳＬは、ソース線電圧制御回路３３に接続され、そのソース線電圧制御回路３３により電圧が制御される。参照ビット線ＲＢＬは、センスアンプ２７ｂに接続されている。

センスアンプ２７ｂは、選択されたメモリセルに流れるセル電流Ｉｄと、参照セルＲＭに流れる参照電流ＩＲＥＦと比較し、その比較結果に応じたデータＤｏｕｔを出力する。
浮遊ゲートを有するメモリセルは、浮遊ゲートに電子を注入して閾値電圧を変えることで、データを記憶する。メモリセルの閾値電圧は、電子が浮遊ゲート中に存在すると高くなり、電子が浮遊ゲート中に存在しないと低くなる。閾値電圧が高いメモリセルに流れるセル電流は、閾値電圧が低いメモリセルに流れるセル電流と比して少ない。

閾値電圧が高く読み出し動作時にメモリセルのセル電流が少ない状態を、「データ０」が書き込まれた状態（０状態）とし、閾値電圧が低く読み出し動作時にメモリセルのセル電流が多い状態を、「データ１」が書き込まれた状態（１状態）とする。なお、状態に応じたセル電流を区別するために、０状態におけるメモリセルのセル電流をＩｄ（０）とし、１状態におけるメモリセルのセル電流をＩｄ（１）とする。

従って、参照セルＲＭは、「データ０」と判定するセル電流Ｉｄ（０）と、「データ１」と判定するセル電流Ｉｄ（１）との間の値（例えば、両セル電流の中間値）の参照電流ＩＲＥＦを流すように形成されている。

そして、センスアンプ２７ｂは、参照電流ＩＲＥＦとセル電流Ｉｄと比較する。そして、センスアンプ２７ｂは、セル電流Ｉｄが参照電流ＩＲＥＦより多いとき、「データ１」に応じたレベル（例えばＨレベル：「１」）のデータＤｏｕｔを出力する。一方、センスアンプ２７ｂは、セル電流Ｉｄが参照電流ＩＲＥＦより少ないとき、「データ０」に応じたレベル（例えばＬレベル：「０」）のデータＤｏｕｔを出力する。

図５（ａ）に示すように、ソース線電圧制御回路３１は、プログラム用の電圧制御回路４１と、リード用の電圧制御回路４２と、テスト用の電圧制御回路４３を含む。
電圧制御回路４１は、トランジスタＴ１１と抵抗Ｒ１１を含む。トランジスタＴ１１は例えばＮチャネルＭＯＳトランジスタであり、ドレインがソース線ＳＬ０に接続され、ソースが抵抗Ｒ１１を介して低電位電源Ｖss（この実施形態ではグランドＧＮＤと等しいレベル（＝０Ｖ））に接続されている。トランジスタＴ１１のゲートには図２に示す動作制御部２９からプログラム制御信号ＰＧが供給されている。

トランジスタＴ１１は、プログラム制御信号ＰＧに応答してオンオフする。トランジスタＴ１１がオンするとき、ソース線ＳＬ０は抵抗Ｒ１１を介してグランドＧＮＤに接続される。従って、ソース線ＳＬ０の電位は、抵抗Ｒ１１の抵抗値と、この抵抗値Ｒ１１に流れる電流によって決まる電位となる。

電圧制御回路４２は、インバータ回路４４、ノア回路４５、トランジスタＴ１２を含む。
インバータ回路４４には図２に示す動作制御部２９からリード制御信号ＲＤが供給され、インバータ回路４４の出力端子はノア回路４５の入力端子に接続されている。ノア回路４５にはテストモード信号ＴＭが図２に示すテストモード制御部２４から供給される。ノア回路４５の出力端子はトランジスタＴ１２のゲートに接続されている。トランジスタＴ１２は、例えばＮチャネルＭＯＳトランジスタであり、ドレインがソース線ＳＬ０に接続され、ソースが低電位電源Ｖssに接続されている。

図２に示すテストモード制御部２４は、通常モードの時にＬレベルのテストモード信号ＴＭを出力し、テストモードのときにＨレベルのテストモード信号ＴＭを出力する。テストモード信号ＴＭがＬレベルのとき、ノア回路４５は、リード制御信号ＲＤと等しいレベルの信号をトランジスタＴ１２のゲートに供給する。従って、トランジスタＴ１２は、リード制御信号ＲＤに基づいてオンオフする。テストモード信号ＴＭがＨレベルのとき、ノア回路４５は、Ｌレベルの信号を出力するため、トランジスタＴ１２はオフする。

電圧制御回路４３は、トランジスタＴ１３と抵抗Ｒ１３を含む。トランジスタＴ１３は例えばＮチャネルＭＯＳトランジスタであり、ドレインがソース線ＳＬ０に接続され、ソースが抵抗Ｒ１３を介して低電位電源Ｖssに接続されている。トランジスタＴ１３のゲートにはテストモード信号ＴＭが供給される。

トランジスタＴ１３は、テストモード信号ＴＭに応答してオンオフする。通常モードのとき、テストモード信号ＴＭはＬレベルであるため、トランジスタＴ１３はオフする。テストモードのとき、テストモード信号ＴＭはＨレベルであるため、トランジスタＴ１３はオンする。トランジスタＴ１３がオンするとき、ソース線ＳＬ０は抵抗Ｒ１３を介してグランドＧＮＤに接続される。従って、ソース線ＳＬ０から低電位電源Ｖssに向って流れる電流量は、抵抗Ｒ１３により制限される。すると、ソース線ＳＬ０の電位は、図２に示すビット線ＢＬ０１，ＢＬ０２に加えられる電圧（例えば高電位電源Ｖdd）に近い電位に制御される。

図５（ｂ）に示すように、ソース線電圧制御回路３２は、プログラム用の電圧制御回路４６と、リード用の電圧制御回路４７を含む。
電圧制御回路４６は電圧制御回路４１（図５（ａ）参照）と同様に構成されている。即ち、電圧制御回路４６は、トランジスタＴ２１と抵抗Ｒ２１を含む。トランジスタＴ２１は例えばＮチャネルＭＯＳトランジスタであり、ドレインがソース線ＳＬ１に接続され、ソースが抵抗Ｒ２１を介して低電位電源Ｖssに接続されている。トランジスタＴ２１のゲートにはプログラム制御信号ＰＧが供給される。

トランジスタＴ２１は、プログラム制御信号ＰＧに応答してオンオフする。トランジスタＴ２１がオンするとき、ソース線ＳＬ１は抵抗Ｒ２１を介してグランドＧＮＤに接続される。従って、ソース線ＳＬ１の電位は、抵抗Ｒ２１の抵抗値と、この抵抗値Ｒ２１に流れる電流によって決まる電位となる。

尚、電圧制御回路４１に含まれるトランジスタＴ２１は、電圧制御回路４１に含まれるトランジスタＴ２１と同等の電気的特性を持つように形成されている。また、抵抗Ｒ２１の抵抗値は、電圧制御回路４１の抵抗Ｒ１１と同じ抵抗値に設定されている。従って、両抵抗Ｒ１１，Ｒ２１に流れる電流が同じとき、ソース線ＳＬ０，ＳＬ１の電位は互いに同じとなる。

電圧制御回路４７は、トランジスタＴ２２を含む。トランジスタＴ２２は例えばＮチャネルＭＯＳトランジスタであり、ドレインがソース線ＳＬ１に接続され、ソースが低電位電源Ｖssに接続されている。トランジスタＴ２２のゲートにはリード制御信号ＲＤが供給される。トランジスタＴ２２は、リード制御信号ＲＤに応答してオンオフする。トランジスタＴ２２がオンするとき、ソース線ＳＬ１はグランドＧＮＤに接続される。従って、ソース線ＳＬ１の電位は、グランドＧＮＤのレベル（＝０Ｖ）となる。

次に、メモリ１３の動作モードに対するソース線電圧制御回路３１の動作を説明する。
尚、以下の説明において、図４に示すワード線ＷＬ０及びビット線ＢＬ０１が選択されたものとする。

［プログラム動作］
図６に示すように、プログラム制御信号ＰＧが低電位電源Ｖssレベルから高電位電源Ｖddまで上昇する。すると、図５（ａ）に示す電圧制御回路４１のトランジスタＴ１１がオンし、ソース線ＳＬ０の電位は、トランジスタＴ１１に接続された抵抗Ｒ１１の抵抗値に応じた電圧（ＶＳ１）（図６参照）になる。そして、ワード線ＷＬ０の電位は、図２の内部電圧生成部２２により生成されたプログラム電圧ＨＶまで上昇する。そして、ビット線ＢＬ０１を介して高電圧が供給されると、ドレイン端子から浮遊ゲートに電子が注入され、「データ０」が書き込まれる。

［リード動作］
図７に示すように、リード制御信号ＲＤが低電位電源Ｖssレベルから高電位電源Ｖddまで上昇する。この時、通常モードであるため、テストモード信号ＴＭはＬレベルである。すると、図５（ａ）に示す電圧制御回路４２のトランジスタＴ１１がオンし、ソース線ＳＬ０の電位は、低電位電源Ｖssレベル（図６参照）になる。そして、ワード線ＷＬ０の電位は、高電位電源Ｖddレベルまで上昇する。ビット線ＢＬ０１は、所定の読出電圧に制御される。

「データ０」が書き込まれているメモリセルは、消去状態にあるメモリセルよりも閾値電圧が高い。メモリセルＭ００の閾値電圧が高いとき、メモリセルＭ００に流れるセル電流Ｉｄはゼロ、又は極めて少ない。一方、メモリセルＭ００の閾値電圧が低いとき、メモリセルＭ００にセル電流Ｉｄが流れる。

［テスト動作］
図８に示すように、テストモード信号ＴＭが低電位電源Ｖssレベルから高電位電源Ｖddまで上昇する。すると、図５（ａ）に示すノア回路４５は、リード制御信号ＲＤに関わらずＬレベル（低電位電源Ｖssレベル）の信号を出力するため、トランジスタＴ１２はオフしている。一方、電圧制御回路４３のトランジスタＴ１３は、高電位電源Ｖddレベルのテストモード信号ＴＭに応答してオンする。その結果、ソース線ＳＬ０の電位は、高電位電源Ｖddに近いレベル（＝ＶＳ２）まで上昇する。そして、そして、ワード線ＷＬ０の電位は、高電位電源Ｖddレベルまで上昇する。ビット線ＢＬ０１は、所定の読出電圧に制御される。

この結果、ワード線ＷＬ０の電位（＝Ｖdd）とソース線ＳＬ０の電位（＝ＶＳ２）、即ちメモリセルＭ００のゲート−ソース間の電位差は、通常モードのリード動作における電位差よりも小さくなる。

図９は、メモリセルにおいて、ゲート電圧を一定としたときのソース線電圧ＶＳＬの変化に対するセル電流Ｉｄを示す。「データ０」が書き込まれたメモリセルにおけるセル電流Ｉｄ（０）は、ソース線電圧ＶＳＬに応じて変化が見られるものの、ソース線電圧ＶＳＬが低い場合にも０（ゼロ）に近く、参照電流ＩＲＥＦより少ない。一方、「データ１」が書き込まれたメモリセルにおけるセル電流Ｉｄ（１）は、ソース線電圧ＶＳＬが低い（＝０Ｖ）のときには参照電流ＩＲＥＦより多く、ソース線電圧ＶＳＬが高くなるに従って少なくなる。そして、ソース線電圧ＶＳＬが所定の電圧ＶＳ２のとき、セル電流Ｉｄ（１）は、ソース線電圧ＶＳＬが０（ゼロ）のときのセル電流Ｉｄ（０）と同程度となる。

従って、ソース線電圧ＶＳＬが所定の電圧ＶＳ２に制御されたメモリセルＭ００には、消去状態（「データ１」）であっても、「データ０」が書き込まれたメモリセルのセル電流Ｉｄ（０）と同程度のセル電流Ｉｄ（１）が流れる。図４に示すセンスアンプ２７ｂは、このセンス電流Ｉｄ（１）と参照電流ＩＲＥＦとを比較する。このときのセンス電流Ｉｄ（１）は、参照電流ＩＲＥＦより少ないため、センスアンプ２７ｂは、セル電流Ｉｄ（０）を参照電流ＩＲＥＦと比較したときと同様に、「０」のデータＤｏｕｔを出力する。

このように、消去状態のメモリセルＭ００（「データ１」が書き込まれたメモリセル）が接続されたソース線ＳＬ０の電位を、通常モード時よりも高くすることで、センスアンプ２７ｂは「０」のデータＤｏｕｔを出力する。即ち、「データ１」が書き込まれたメモリセル（消去状態のメモリセル）から、「データ０」が書き込まれたメモリセルと同じデータＤｏｕｔが出力される。言い換えれば、「データ０」を書き込むことなく、「データ０」に応じた「０」のデータＤｏｕｔを読み出すことができる。

このように、テストモードにおいて、メモリセルに「データ０」を書き込むことが不要となる。従って、テストモードにおける無用な書込みを行わないことで、メモリセルに対するデータの書換え回数が少なくなる。その結果、書換えに起因するメモリ１３の使用可能な期間（寿命）の短縮を抑えることができる。また、「データ０」の書込みが不要となる、つまり、消去動作が不要となる。この結果、半導体装置１０のテストに係る時間を短縮することができる。

メモリのテストは、チェッカーパターンのように、連続するアドレスのメモリセルに対して「０」と「１」を交互に記憶させ、連続したアドレスのメモリセルからデータを順次読み出すことで、メモリセルからデータを読み出す経路における特性を検証するものがある。このようなテストの場合、図１０に示すように、バンク０（ＢＡＮＫ０）とバンク１（ＢＡＮＫ１）を交互に指定するようにアドレス信号ＡＤＤを例えばＣＰＵ１１（図１参照）から供給する。これにより、セルアレイのロケーション（読出位置）による特性差と、「データ０」と「データ１」の読出しにかかる特性を網羅したテストを実行することが可能となる。

以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）ソース線電圧制御回路３１は、テストモード制御部２４から供給されるテストモード信号ＴＭに応答して、テストモードにおけるソース線ＳＬ０を、通常モードのリード動作における電位（第１の電圧）と異なる電位（第２の電圧）に制御する。ソース線ＳＬ０の電位が第１の電圧に制御されたとき、メモリセルには、消去状態又は書込状態に応じたセル電流Ｉｄが流れる。ソース線ＳＬ０の電位が第２の電圧に制御されたとき、メモリセルには、参照電流ＩＲＥＦより少ないセル電流Ｉｄが流れる。このため、センスアンプ２７ｂは、書込状態のメモリセル、つまり「データ０」に応じた「０」のデータＤｏｕｔを出力する。

従って、テストモードにおいて、メモリセルに「データ０」を書き込むことが不要となるため、消去動作を必要とせず、半導体装置１０のテストに係る時間を短縮することができる。

（２）テストモードにおいて、テストモードにおける無用な書込みを行わないことで、メモリセルに対するデータの書換え回数が少なくなる。その結果、書換えに起因するメモリ１３の使用可能な期間（寿命）の短縮を抑えることができる。つまり、半導体装置１０を長寿命化することができる。

（３）バンク０のメモリセルＭ００〜Ｍ０７が接続されたソース線ＳＬ０にソース線電圧制御回路３１を接続し、テストモードにおいてソース線ＳＬ０の電位を制御する。そして、バンク１のメモリセルＭ１０〜１７が接続されたソース線ＳＬ１にソース線電圧制御回路３２を制御し、テストモードにおいてもソース線ＳＬ１の電位を低電位電源Ｖssレベルに制御するようにした。

従って、バンク０（ＢＡＮＫ０）とバンク１（ＢＡＮＫ１）を交互に指定するようにアドレス信号ＡＤＤを例えばＣＰＵ１１（図１参照）から供給する。これにより、セルアレイのロケーション（読出位置）による特性差と、「データ０」と「データ１」の読出しにかかる特性を網羅したテストを実行することが可能となる。

（４）メモリセルが接続されたソース線ＳＬ０の電位を制御し、消去状態のメモリセルにおけるセル電流Ｉｄを制限して、書込状態のメモリセルに対応する「データ０」のデータＤｏｕｔをセンスアンプ２７ｂから出力させるようにした。

従って、ソース線電圧制御回路を変更することでテストモードに対応することができる。このため、メモリセルから読み出したデータを反転させる等の付加回路による回路規模の増大を抑制することができる。

（第二実施形態）
以下、第二実施形態を図１１〜図１３に従って説明する。
なお、この実施形態において、第一実施形態と同様の構成部材については同じ符号を付し、説明及び図面を省略する。

この実施形態のメモリは、図１１に示す内部電圧生成回路５０を含む。尚、この実施形態において、メモリに含まれるセクタは、テストモード信号ＴＭが供給されないソース線電圧制御回路、即ち図５（ｂ）に示すソース線電圧制御回路３２と同じ構成である。

内部電圧生成回路５０は２つのワード線電圧制御回路５１，５２を含む。各電圧制御回路５１，５２は、リード動作においてワード線ＷＬに供給する電圧ＶＸ０，ＶＸ１をそれぞれ生成する。両電圧ＶＸ０，ＶＸ１はＸデコーダ２５に供給される。Ｘデコーダ２５は、メインデコーダ（ＶＸＤＥＣと表記）６１ａ，６２ａとサブデコーダ６１ｂ，６２ｂを含む。

メインデコーダ６１ａには電圧ＶＸ０が供給される。メインデコーダ６１ａは、アドレス信号ＡＤＤ（図示略）と設定されたアドレスとが一致する場合に、電圧ＶＸ０をサブデコーダ６１ｂに供給する。サブデコーダ６１ｂは、ＰチャネルＭＯＳトランジスタＴ３１ａとＮチャネルＭＯＳトランジスタＴ３１ｂを含む。トランジスタＴ３１ａのソースはメインデコーダ６１ａに接続され、トランジスタＴ３１ｂのソースは低電位電源Ｖssに接続されている。両トランジスタＴ３１ａ，Ｔ３１ｂのドレインは互いに接続されるとともにワード線ＷＬ０と接続されている。両トランジスタＴ３１ａ，Ｔ３１ｂのゲートには制御信号（例えばデコード信号）が供給される。制御信号がＨレベルのとき、トランジスタＴ３１ａがオフし、トランジスタＴ３１ｂがオンする。これにより、ワード線ＷＬ０の電位は低電位電源Ｖssレベルとなる。制御信号がＬレベルのとき、トランジスタＴ３１ａがオンし、トランジスタＴ３１ｂがオフする。これにより、ワード線ＷＬ０に電圧ＶＸ０が供給される。

同様に、メインデコーダ６２ａには電圧ＶＸ１が供給される。メインデコーダ６２ａは、アドレス信号ＡＤＤ（図示略）と設定されたアドレスとが一致する場合に、電圧ＶＸ０をサブデコーダ６２ｂに供給する。サブデコーダ６２ｂは、ＰチャネルＭＯＳトランジスタＴ３２ａとＮチャネルＭＯＳトランジスタＴ３２ｂを含む。トランジスタＴ３２ａのソースはメインデコーダ６２ａに接続され、トランジスタＴ３２ｂのソースは低電位電源Ｖssに接続されている。両トランジスタＴ３２ａ，Ｔ３２ｂのドレインは互いに接続されるとともにワード線ＷＬ０と接続されている。両トランジスタＴ３２ａ，Ｔ３２ｂのゲートには制御信号（例えばデコード信号）が供給される。制御信号がＨレベルのとき、トランジスタＴ３２ａがオフし、トランジスタＴ３２ｂがオンする。これにより、ワード線ＷＬ０の電位は低電位電源Ｖssレベルとなる。制御信号がＬレベルのとき、トランジスタＴ３２ａがオンし、トランジスタＴ３２ｂがオフする。これにより、ワード線ＷＬ０に電圧ＶＸ０が供給される。

即ち、メインデコーダ６１ａ及びサブデコーダ６１ｂは、アドレス信号ＡＤＤに基づいて、バンク０のワード線ＷＬ０を選択するための回路であり、その選択したワード線ＷＬ０に電圧ＶＸ０を供給する。同様に、メインデコーダ６２ａ及びサブデコーダ６２ｂは、アドレス信号ＡＤＤに基づいて、バンク１のワード線ＷＬ０を選択するための回路であり、その選択したワード線ＷＬ０に電圧ＶＸ１を供給する。

図１２（ａ）に示すように、ワード線電圧制御回路５１は、リード用の電圧制御回路７１と、テスト用の電圧制御回路７２，７３を含む。
電圧制御回路７１は、インバータ回路７４、ノア回路７５、電圧生成回路７６、トランジスタＴ４１を含む。

インバータ回路７４にはリード制御信号ＲＤが例えば図２に示す動作制御部２９から供給される。インバータ回路７４の出力端子はノア回路７５の入力端子に接続されている。ノア回路７５は３入力論理回路であり、第１のテストモード信号ＴＭ１と第２のテストモード信号ＴＭ２が、例えばテストモード制御部２４（図２参照）から供給される。ノア回路７５の出力端子はトランジスタＴ４１のゲートに接続されている。トランジスタＴ４１は、例えばＮチャネルＭＯＳトランジスタであり、電圧生成回路７６の出力端子と電圧ＶＸ０を図１１に示すＸデコーダ２５に供給するための配線Ｌ０との間に接続されている。

この実施形態のテストモード制御部２４は、通常モードのときにＬレベルのテストモード信号ＴＭ１，ＴＭ２を出力する。また、テストモード制御部２４は、第１のテストモードのときにＨレベルのテストモード信号ＴＭ１を出力し、第２のテストモードのときにＨレベルのテストモード信号ＴＭ２を出力する。第１のテストモードは、電圧制御回路７２により供給される電圧によりワード線を駆動してメモリをテスト動作させるためのモードである。第２のテストモードは、電圧制御回路７３により供給される電圧によりワード線を駆動してメモリをテスト動作させるためのモードである。

ノア回路７５は、テストモード信号ＴＭ１，ＴＭ２がともにＬレベルのときに、リード制御信号ＲＤと等しいレベルの信号をトランジスタＴ４１のゲートに供給する。従って、トランジスタＴ４１は、リード制御信号ＲＤに基づいてオンオフする。一方、第１のテストモード信号ＴＭ１又は第２のテストモード信号ＴＭ２がＨレベルのとき、ノア回路７５はＬレベルの信号を出力するため、トランジスタＴ４１はオフする。

電圧生成回路７６は、通常モードにおけるリード動作に必要な電圧（例えば、高電位電源Ｖddレベル）を生成し、出力する。従って、リード制御信号ＲＤに基づいてトランジスタＴ４１がオンするとき、この電圧生成回路７６により生成された電圧が電圧ＶＸ０として図１１に示すＸデコーダ２５を介してワード線に供給される。

電圧制御回路７２は、電圧生成回路７７とトランジスタＴ４２を含む。トランジスタＴ４２は電圧生成回路７７の出力端子と配線Ｌ０の間に接続され、ゲートに第１のテストモード信号ＴＭ１が供給される。従って、第１のテストモードのときにトランジスタＴ４２がオンし、電圧生成回路７７により生成された電圧が電圧ＶＸ０として図１１に示すＸデコーダ２５を介してワード線に供給される。

電圧生成回路７７は、テストモードにおいてリード動作に必要な電圧を生成する。この電圧は、第一実施形態と同様に、消去状態にあるメモリセルに流れるセル電流を、参照電流ＩＲＥＦより少なくするように、選択されたメモリセルを制御するように設定されている。この電圧は、例えば、低電位電源Ｖssレベル（＝０Ｖ）から所定の電圧（＝α）だけ高く設定されている。

電圧制御回路７３は、電圧生成回路７８とトランジスタＴ４３を含む。トランジスタＴ４３は、電圧生成回路７８の出力端子と配線Ｌ０との間に接続され、ゲートに第２のテストモード信号ＴＭ２が供給される。従って、第２のテストモードのときにトランジスタＴ４３がオンし、電圧生成回路７８の出力電圧が電圧ＶＸ０として図１１に示すＸデコーダ２５を介してワード線に供給される。

電圧生成回路７８は、テストモードにおいてリード動作に必要な電圧を、半導体装置の外部から供給するためのものである。例えば、電圧生成回路７８は、半導体装置の外部に設けられた電源装置を接続するためのパッド、そのパッドに対する保護回路、パッドとトランジスタＴ４３とを接続するためのスイッチ、等を含む。この構成により、ワード線の電位を外部から制御することが可能となり、任意のワード線の電位によりテストを行うことができるようになる。

メモリセルにおいて、ゲート電圧とドレイン電流の関係、即ちワード線の電位とセル電流の関係は、通常のＮチャネルＭＯＳトランジスタと同様である。即ち、ワード線電位とソース端子の電位との間の電位差が閾値以下のとき、セル電流は流れない。そして、閾値以上にワード線電位を高くすると、ワード線電位の上昇に従って、セル電流が増加する。

そして、浮遊ゲートを有するメモリセルは、その浮遊ゲートにおける電子の有無に応じて閾値電圧が変化する。消去状態のメモリセルは、浮遊ゲートに電子がないため、閾値電圧が低く、セル電流Ｉｄは、図１３に示す曲線Ｌ（１）のように変化する。一方、「データ０」が書き込まれたメモリセルは、浮遊ゲートに電子が注入されているため、閾値電圧が高く、セル電流Ｉｄは、図１３に示す曲線Ｌ（０）のように変化する。

従って、ワード線の電位ＶＷＬを、図１３に示す電圧Ｖ１とすることにより、消去状態のメモリセルにおけるセル電流Ｉｄと、「データ０」が書き込まれたメモリセルにおけるセル電流Ｉｄとが互いに相違する。この相違するセル電流Ｉｄにより、センスアンプから「０」又は「１」のデータＤｏｕｔを出力することができる。

このため、消去状態にあるメモリセルについて、ワード線の電位ＶＷＬを、曲線Ｌ（１）が参照電流ＩＲＥＦより低くなる電圧、例えば電圧Ｖ２とする。この電圧Ｖ２は、図１２に示す電圧生成回路７７により生成される電圧（＝０＋α）である。このように、消去状態にあるメモリセル、即ち閾値電圧が低いメモリセルに対して、ワード線の電位を低くすることにより、そのメモリセルにおけるセル電流Ｉｄを、参照電流ＩＲＥＦより少なくする。これにより、消去状態にあるメモリセルをアクセスして得られる出力データＤｏｕｔを、「データ０」を書き込んだメモリセルから読み出したデータＤｏｕｔと等しくすることができる。

図１２（ｂ）に示すように、ワード線電圧制御回路５２は、リード用の電圧生成回路７９を含み、テスト用の電圧制御回路を含まない。電圧生成回路７９の出力端子は、ゲートにリード制御信号ＲＤが供給されるトランジスタＴ４４を介して配線Ｌ１と接続されている。電圧生成回路７９は、図１２（ａ）に示す電圧生成回路７６と同様に構成されている。従って、この電圧生成回路７９により生成された電圧が、配線Ｌ１を介して電圧ＶＸ１として図１１に示すＸデコーダ２５に供給される。そして、そのＸデコーダ２５により選択されたバンク１のワード線ＷＬ０に供給される。この電圧ＶＸ１は、図１３に示す電圧Ｖ１である。従って、消去状態にあるメモリセルには、このワード線を介してこの電圧ＶＸ１が供給されることにより、参照電流ＩＲＥＦより多いセル電流Ｉｄが流れる。

テスト動作において、図１１に示すバンク０のワード線ＷＬ０とバンク１のワード線ＷＬ０とを交互に選択するようにアドレス信号ＡＤＤを供給することにより、「０」のデータＤｏｕｔと、「１」のデータＤｏｕｔとを交互に出力するようにメモリを動作させることができる。つまり、第一実施形態と同様に、バンク０とバンク１とを交互に指定するようにアドレス信号ＡＤＤを例えばＣＰＵ１１（図１参照）から供給する。これにより、セルアレイのロケーション（読出位置）による特性差と、「データ０」と「データ１」の読出しにかかる特性を網羅したテストを実行することが可能となる。

以上記述したように、本実施形態においても、第一実施形態と同じ効果を奏することができる。
尚、上記各実施形態は、以下の態様で実施してもよい。

・上記第１実施形態では、抵抗Ｒ１３（図５（ａ）参照）によりソース線ＳＬ０に流れる電流量を制限するようにしたが、その他の構成により電流量を制限するようにしてもよい。

例えば、図１４に示すように構成されたソース線電圧制御回路３１ａを用いる。このソース線電圧制御回路３１ａは、プログラム用の電圧制御回路４１と、リード用の電圧制御回路４２と、テスト用の電圧制御回路４３ａを含む。電圧制御回路４３ａは、トランジスタＴ１３〜Ｔ１５、定電流源４８を含む。トランジスタＴ１３〜Ｔ１５はＮチャネルＭＯＳトランジスタである。トランジスタＴ１３は、ゲートにテストモード信号ＴＭが供給され、ソースは低電位電源Ｖssに接続され、ドレインはトランジスタＴ１４，Ｔ１５のソースに接続されている。トランジスタＴ１４のドレインはソース線ＳＬ０に接続され、ゲートはトランジスタＴ１５のゲート及びドレインに接続されている。従って、トランジスタＴ１４とトランジスタＴ１５はカレントミラー回路を構成する。トランジスタＴ１５のドレインは定電流源４８の出力端子に接続され、定電流源４８は高電位電源Ｖddに接続されている。

テストモード信号ＴＭに応じてトランジスタＴ１３がオンすると、トランジスタＴ１４には、トランジスタＴ１５と等しい量の電流、つまり定電流源４８によりトランジスタＴ１５に供給される電流と等しい量の電流が流れる。従って、定電流源４８は、図５（ａ）に示す抵抗Ｒ１３と同様に、ソース線ＳＬ０から低電位電源Ｖssに向って流れる電流量を制限する。このように電圧制御回路４３ａを構成することで、ソース線の電位を制御することができる。

また、ＮチャネルＭＯＳトランジスタやＰチャネルＭＯＳトランジスタを用い、そのトランジスタのゲートに供給する電圧を制御することによって、ソース線に流れる電流量を制限するようにしてもよい。

・上記第１実施形態では、バンク０のソース線ＳＬ０の電位と、バンク１のソース線ＳＬ１の電位を互いに異なる値に制御し、バンク０とバンク１とを交互に読み出すようにした。これに対し、図１５に示すように、１つのバンク（例えばバンク０）において、ソース線を第１のソース線ＳＬ１と第２のソース線ＳＬ２とに分割し、２つのソース線ＳＬ１，ＳＬ２のうちの何れか一方の電位を制御するようにしてもよい。例えば、第１のソース線ＳＬ１にソース線電圧制御回路３２（図４参照）を接続し、第２のソース線ＳＬ２にソース線電圧制御回路３１（図４参照）を接続する。そして、ソース線ＳＬ１が接続されたメモリセルとソース線ＳＬ２が接続されたメモリセルとを交互に選択するようにアドレス信号ＡＤＤを供給する。例えば、図１６に示すように、ワード線を、ＷＬ０，ＷＬ２，ＷＬ１，ＷＬ３，・・・の順番で選択するようにアドレス信号ＡＤＤを供給する。このように構成することで、同一バンク内にある消去状態のメモリセルから、「データ０」に対応するデータＤｏｕｔと、「データ１」に対応するデータＤｏｕｔとを読み出すことができる。つまり、１つのバンクにより構成されたメモリにおいても、上記第１実施形態と同様にテスト動作を行わせることが可能となる。

・上記実施形態では、供給されるテスト信号ＴＳＴに応答してテスト動作を行うようにしたが、その他の信号によりテスト動作を行うようにしてもよい。例えば、複数の制御信号において所定の組合せをテストモードコマンドに設定し、そのコマンドの入力時にテスト動作を行うようにしてもよい。

・不揮発性のメモリセルとして、他の方式のメモリセル、例えば電荷をトラップするトラップゲートを有するメモリセルとしてもよい。
・上記各実施形態では、電圧制御回路３１，３２を各セクタに含まれる構成としたが、バンク０，１にそれぞれ１つのソース線電圧制御回路が含まれる構成としてもよい。また、ソース線電圧制御回路を、他の回路、例えば動作制御部２９（図２参照）に含まれる構成としてもよい。

・上記第１実施形態では、図４に示すように、セクタ０に対するソース線電圧制御回路３１と、セクタ１に対するソース線電圧制御回路３２の構成を互いに異なるものとしたが、同じ構成としてもよい。例えば、テストモード信号ＴＭをアンド回路等の論理回路に入力するとともにその論理回路にテストモード信号ＴＭの有効／無効を制御する信号（例えばイネーブル信号）を供給し、その論理回路の出力信号をトランジスタＴ１３等に供給する構成としてもよい。

同様に、第２実施形態において、電圧制御回路５１，５２の構成を互いに同じものとし、テストモード信号ＴＭ１，ＴＭ２の有効／無効を制御する信号に応答してそれぞれ動作するようにしてもよい。

・上記各実施形態では、テストモードにおいて、メモリセルに対する「データ０」の書き込みを不要とすることができる。このため、図２に示す状態制御部２１は、テストモードにおいて、書込コマンド（ライトコマンド）を検知し、入力データＤｉｎが「０」の場合にそのデータの書込を行わないようにする（コマンドを無効化する）。また、状態制御部２１は、テストモードにおいて、消去コマンド（イレースコマンド）を検知し、そのコマンドに対する動作を行わないようにする（コマンドを無効化する）。このように構成することで、テストモードにおける無用な書込みを行わないことで、メモリセルに対するデータの書換え回数が少なくなる。その結果、書換えに起因するメモリ１３の使用可能な期間（寿命）の短縮を抑えることができる。また、誤ってメモリ１３に対して書込コマンドやイレースコマンドが発行された場合にも、「データ０」の書込みや消去動作の実行を抑制することができる。

上記各実施形態に関し、以下の付記を開示する。
（付記１）
複数のメモリセルと、
データ読み出しのために前記複数のメモリセルから選択されたメモリセルに供給する電圧を制御する電圧制御回路と、
前記電圧制御回路から第１の電圧が供給される前記選択されたメモリセルに接続されたビット線の状態に応じて、書込状態のメモリセルに対応する第１のデータ、又は消去状態のメモリセルに対応する第２のデータを出力するセンスアンプと、
を有し、
前記電圧制御回路は、動作モードに応じて、前記選択されたメモリセルに供給する電圧を、前記第１の電圧と異なる第２の電圧に制御する、
ことを特徴とする半導体メモリ。
（付記２）
参照電流を流す参照セルを有し、
前記センスアンプは、前記選択されたメモリセルに流れるセル電流と前記参照電流とを比較し、その比較結果に基づいて前記第１のデータ又は前記第２のデータを出力する、
ことを特徴とする付記１記載の半導体メモリ。
（付記３）
前記センスアンプは、前記セル電流が前記参照電流よりも少ないときに前記第１のデータを出力し、前記セル電流が前記参照電流よりも多いときに前記第２のデータを出力し、
前記第２の電圧は、前記消去状態のメモリセルに流れる前記セル電流を、前記参照電流よりも少なくするように前記メモリセルを制御する電圧である、
ことを特徴とする付記２記載の半導体メモリ。
（付記４）
前記第１の電圧及び前記第２の電圧は、前記メモリセルが接続されたソース線の電圧である、
ことを特徴とする付記１〜３のうちの何れか一項に記載の半導体メモリ。
（付記５）
前記第１の電圧が供給される第１のソース線と、
前記動作モードに応じて前記電圧制御回路により制御された電圧が供給される第２のソース線と、
を有する、
ことを特徴とする付記１〜４のうちの何れか一項に記載の半導体メモリ。
（付記６）
前記第１の電圧及び前記第２の電圧は、前記メモリセルのゲートが接続されたワード線の電圧である、
ことを特徴とする付記１〜３のうちの何れか一項に記載の半導体メモリ。
（付記７）
前記複数のメモリセルを含む第１のバンクと、前記複数のメモリセルと同数のメモリセルを含む第２のバンクとを少なくとも有し、
前記第１のバンク及び前記第２のバンクは、それぞれに含まれるメモリセルにおけるアクセスタイムが同じとなるように構成され、
前記第１のバンクに含まれる前記メモリセルは前記第１の電圧が供給されるソース線に接続され、
前記第２のバンクに含まれる前記メモリセルは、前記電圧制御回路により電圧が制御されるソース線に接続される、
ことを特徴とする付記１〜６のうちの何れか一項に記載の半導体メモリ。
（付記８）
半導体メモリと、
前記半導体メモリをアクセスする主回路と、
を含み、
前記半導体メモリは、
複数のメモリセルと、
データ読み出しのために前記複数のメモリセルから選択されたメモリセルに供給する電圧を制御する電圧制御回路と、
前記電圧制御回路から第１の電圧が供給される前記選択されたメモリセルに接続されたビット線の状態に応じて、書込状態のメモリセルに対応する第１のデータ、又は消去状態のメモリセルに対応する第２のデータを出力するセンスアンプと、
を有し、
前記電圧制御回路は、動作モードに応じて、前記選択されたメモリセルに供給する電圧を、前記第１の電圧と異なる第２の電圧に制御することを特徴とする半導体装置。
（付記９）
複数のメモリセルから選択されたメモリセルに供給する電圧を制御する半導体メモリの制御方法であって、
第１の動作モードにおいて、読み出しのために前記複数のメモリセルから選択された第１のメモリセルに第１の電圧を供給し、
前記第１のメモリセルが接続されたビット線の状態に応じて、書込状態のメモリセルに対応する第１のデータ、又は消去状態のメモリセルに対応する第２のデータを出力し、
前記第１の動作モードと異なる第２の動作モードにおいて、前記消去状態のメモリセルに対応して前記第１のデータを出力するように前記第１のメモリセルに対して前記第１の電圧と異なる第２の電圧を供給する、
ことを特徴とする半導体メモリの制御方法。

２７ｂ センスアンプ
３１ ソース線電圧制御回路
５１ ワード線電圧制御回路
Ｍ００〜Ｍ１７ メモリセル
Ｂ０１〜Ｂ１２ ビット線
Ｉｄ セル電流
ＩＲＥＦ 参照電流
ＳＬ０，ＳＬ１ ソース線
ＷＬ０〜ＷＬ３ ワード線

Claims (5)

1. 複数のメモリセルと、
   データ読み出しのために前記複数のメモリセルから選択されたメモリセルに供給する電圧を制御する電圧制御回路と、
   前記電圧制御回路から第１の電圧が供給される前記選択されたメモリセルに接続されたビット線の状態に応じて、書込状態のメモリセルに対応する第１のデータ、又は消去状態のメモリセルに対応する第２のデータを出力するセンスアンプと、
   を有し、
   前記電圧制御回路は、動作モードに応じて、前記選択されたメモリセルに供給する電圧を、前記第１の電圧と異なる第２の電圧に制御する、
   ことを特徴とする半導体メモリ。
2. 参照電流を流す参照セルを有し、
   前記センスアンプは、前記選択されたメモリセルに流れるセル電流と前記参照電流とを比較し、その比較結果に基づいて前記第１のデータ又は前記第２のデータを出力する、
   ことを特徴とする請求項１記載の半導体メモリ。
3. 前記センスアンプは、前記セル電流が前記参照電流よりも少ないときに前記第１のデータを出力し、前記セル電流が前記参照電流よりも多いときに前記第２のデータを出力し、
   前記第２の電圧は、前記消去状態のメモリセルに流れる前記セル電流を、前記参照電流よりも少なくするように前記メモリセルを制御する電圧である、
   ことを特徴とする請求項２記載の半導体メモリ。
4. 半導体メモリと、
   前記半導体メモリをアクセスする主回路と、
   を含み、
   前記半導体メモリは、
   複数のメモリセルと、
   データ読み出しのために前記複数のメモリセルから選択されたメモリセルに供給する電圧を制御する電圧制御回路と、
   前記電圧制御回路から第１の電圧が供給される前記選択されたメモリセルに接続されたビット線の状態に応じて、書込状態のメモリセルに対応する第１のデータ、又は消去状態のメモリセルに対応する第２のデータを出力するセンスアンプと、
   を有し、
   前記電圧制御回路は、動作モードに応じて、前記選択されたメモリセルに供給する電圧を、前記第１の電圧と異なる第２の電圧に制御することを特徴とする半導体装置。
5. 複数のメモリセルから選択されたメモリセルに供給する電圧を制御する半導体メモリの制御方法であって、
   第１の動作モードにおいて、読み出しのために前記複数のメモリセルから選択された第１のメモリセルに第１の電圧を供給し、
   前記第１のメモリセルが接続されたビット線の状態に応じて、書込状態のメモリセルに対応する第１のデータ、又は消去状態のメモリセルに対応する第２のデータを出力し、
   前記第１の動作モードと異なる第２の動作モードにおいて、前記消去状態のメモリセルに対応して前記第１のデータを出力するように前記第１のメモリセルに対して前記第１の電圧と異なる第２の電圧を供給する、
   ことを特徴とする半導体メモリの制御方法。

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