JPH06150675A - フラッシュメモリ - Google Patents

Abstract

(57)【要約】 【構成】 各ビット線Ｂ1〜Ｂnの電位を参照電圧Ｖref
と比較する複数の差動アンプからなる差動アンプアレイ
７が設けられ、ワード線Ｗ1〜Ｗmに８Ｖの電圧を印加す
ると共に、ソース線Ｓに５Ｖの電圧を印加する。 【効果】 消去プログラムの確認を一括して行うことが
できるので、フラッシュメモリの消去時間を短縮するこ
とができるようになる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、消去時に過剰消去を防
止するために消去プログラムを実行するフラッシュメモ
リに関する。

【０００２】

【従来の技術】フラッシュメモリは、メモリセルトラン
ジスタにフローティングゲートが設けられ、制御ゲート
−ドレイン間に高電圧を印加して、ドレイン接合付近に
発生するホットエレクトロンを、このフローティングゲ
ートに注入することにより、情報の記憶（書込み）を行
う半導体記憶装置である。そして、このフラッシュメモ
リは、紫外線消去型のＥＰＲＯＭ[Erasable and Progra
mmable Read Only Memory]と同様の低チップコストを実
現しながら、チップ一括又はブロック単位でＥＥＰＲＯ
Ｍ[Electrically EPROM]と同様に電気的に消去を行うこ
とができるため、近年、書き換え可能な不揮発性の記憶
装置として広く利用されるようになって来ている。

【０００３】上記フラッシュメモリは、図４に示すよう
に、フローティングゲートを有する多数のメモリセルト
ランジスタ１の制御ゲートとドレインをマトリクス状に
配置されたワード線Ｗ1〜Ｗmとビット線Ｂ1〜Ｂnにそれ
ぞれ接続すると共に、ソースを共通のソース線Ｓに接続
している。各ワード線Ｗ1〜Ｗmは、ワード線選択回路２
（ローデコーダ）に接続されている。このワード線選択
回路２は、外部からのアドレスに応じてワード線Ｗ1〜
Ｗmを選択する回路である。また、各ビット線Ｂ1〜Ｂn
は、ビット線選択回路３（カラムデコーダ）を介してデ
ータ線Ｄに接続されている。このビット線選択回路３
は、外部からのアドレスに応じてビット線Ｂ1〜Ｂnを選
択しデータ線Ｄに接続する回路である。そして、このデ
ータ線Ｄは、センスアンプ４に接続されている。センス
アンプ４は、データ線Ｄ上に読み出した信号を増幅し、
‘０’又は‘１’の値を判定する回路である。

【０００４】上記構成のフラッシュメモリが、書込みさ
れたデータの消去を行う場合には、ソース線Ｓに消去用
高電圧（１２Ｖ）を印加すると共に、ワード線Ｗ1〜Ｗm
を接地レベル又はそれ以下の電位に設定する。すると、
メモリセルトランジスタ１のソース−制御ゲート間に大
きな電位差が加わり、フローティングゲート内の電子が
絶縁膜を介してトンネル現象によりＦ／Ｎ電流となって
ソースに引き抜かれ、これによって記憶データの消去が
行われる。

【０００５】しかしながら、書込みされたメモリセルト
ランジスタ１のしきい値電圧は一般に５Ｖよりも高く、
消去されたままの状態のメモリセルトランジスタ１のし
きい値電圧は１Ｖ〜３Ｖ程度となり、フローティングゲ
ートに蓄えられる電子の量も書込みされているかどうか
によって大きく異なる。したがって、これらのメモリセ
ルトランジスタ１を、そのままチップ単位又はブロック
単位で一括して消去すると、もともと消去されたままの
状態であったメモリセルトランジスタ１が過剰消去とな
る。そして、この過剰消去状態となったメモリセルトラ
ンジスタ１は、しきい値電圧が０Ｖ以下となるため、制
御ゲートを０Ｖにしてもドレイン−ソース間にリーク電
流が流れるようになり、同じビット線Ｂ1〜Ｂnに接続さ
れる他のメモリセルトランジスタ１の正常な読み出し動
作を阻害するようになる。

【０００６】そこで、従来からフラッシュメモリの消去
を行う場合には、予め消去対象となる全メモリセルトラ
ンジスタ１に書込みを行う消去プログラムを実行するよ
うにしていた。消去プログラムによって書込みを行う
と、全メモリセルトランジスタ１のしきい値電圧が５Ｖ
以上に揃うので、過剰消去を防止することができる。こ
の消去プログラムによる書込み動作は、通常は各メモリ
セルトランジスタ１ごとに行う。ただし、最近では、Ｆ
／Ｎ電流を用いて全てのメモリセルトランジスタ１を一
括して書込みするフラッシュライト機能が実現され、こ
れによって消去プログラムに要する時間を短縮すること
ができるようになった。

【０００７】

【発明が解決しようとする課題】ところが、上記消去プ
ログラムでは、メモリセルトランジスタ１への書込みを
行った後に、この書込みが正常に行われたかどうかを確
認する必要がある。そして、従来は、各メモリセルトラ
ンジスタ１ごとに読み出し動作を実行することによりこ
の確認を行っていたため、たとえフラッシュライト機能
によって書込みに要する時間を短くしたとしても、まだ
この確認に長時間を要し、これがフラッシュメモリの消
去時間を短縮するための大きな障害になっていた。

【０００８】本発明は、上記問題点を解決しようとして
成されたものであり、消去プログラムの確認を一括して
行うことにより、消去時間の短いフラッシュメモリを提
供することを目的としている。

【０００９】

【課題を解決するための手段】上記課題を解決するため
に、請求項１の発明は、フローティングゲートを有する
メモリセルトランジスタの制御ゲートとドレインとが、
マトリクス状に配置されたワード線とビット線とに接続
され、かつソースが共通のソース線に接続されたフラッ
シュメモリにおいて、ビット線の電位を所定電圧と比較
するビット線電位比較回路が設けられ、ワード線に書込
み時のしきい値電圧以上の電圧を印加すると共に、ソー
ス線に適当な電圧を印加する消去プログラム確認手段が
設けられたことを特徴としている。

【００１０】また、請求項２の発明は、請求項１の構成
に加え、ビット線電位比較回路のいずれか１つでもビッ
ト線の電位が所定電圧より高いと判定した場合に、これ
を検出する判定回路が設けられたことを特徴としてい
る。

【００１１】

【作用】消去プログラム確認手段がワード線に書込み時
のしきい値電圧以上の電圧を印加すると共に、ソース線
に適当な電圧を印加すると、ビット線には、そのビット
線に接続される最低のしきい値電圧を有するメモリセル
トランジスタのしきい値電圧とワード線の電位との差の
電位が現れる。そして、ビット線電位比較回路がこのと
きのビット線の電位を所定電圧と比較し、このビット線
の電位が所定電圧より高いと判定した場合には、そのビ
ット線に正常に書込みされていないメモリセルトランジ
スタが存在することを示す。

【００１２】従って、消去プログラムの実行後に消去プ
ログラム確認手段を動作させて、このときの各ビット線
の電位をビット線電位比較回路によって所定電圧と比較
すれば、個別にメモリセルトランジスタの読み出しを行
わなくても、正常に書込みされなかったメモリセルトラ
ンジスタが存在するかどうかを一括して確認することが
できる。

【００１３】また、ビット線電位比較回路は、ビット線
ごとに正常に書込みされなかったメモリセルトランジス
タの存在を検出するが、請求項２に示すように、いずれ
か１つでもビット線の電位が所定電圧より高いと判定し
たビット線電位比較回路があることを判定回路によって
検出できるようにしておけば、複数のビット線上のメモ
リセルトランジスタをさらにまとめて確認することがで
きるようになる。

【００１４】

【実施例】本発明を実施例について、以下に説明する。
図１〜図３に本発明の一実施例を示す。図１は本発明の
一実施例を示すものであって、フラッシュメモリの構成
を示すブロック図である。なお、前記図４に示す従来例
と同様の機能を有する構成部材には同じ番号を付記して
説明を省略する。

【００１５】本実施例は、各ビット線に差動アンプを設
けて消去プログラムの確認を一度に実行することができ
るようにしたフラッシュメモリについて説明する。

【００１６】各ビット線Ｂ1〜Ｂnとソース線Ｓとは、信
号φPによって制御される第１トランスファゲートアレ
イ５の各トランスファゲートを介して接続されている。
したがって、信号φPがアクティブになると、第１トラ
ンスファゲートアレイ５の各トランスファゲートがＯＮ
となり、各ビット線Ｂ1〜Ｂnとソース線Ｓとの間を接続
して電位を等しくするようになっている。

【００１７】また、各ビット線Ｂ1〜Ｂnは、信号φcに
よって制御される第２トランスファゲートアレイ６の各
トランスファゲートを介して差動アンプアレイ７の各差
動アンプの一方の入力に接続されている。この差動アン
プアレイ７の各差動アンプの他方の入力には、同じ信号
φcによって制御される第３トランスファゲートアレイ
８の各トランスファゲートを介して参照電圧発生回路９
の出力が接続されている。この参照電圧発生回路９は、
所定の参照電圧Ｖrefを出力する回路である。差動アン
プアレイ７の各差動アンプは、ＤＲＡＭ[Dynamic Rando
m Access Memory]のセンスアンプとして一般に用いられ
る増幅回路であり、信号φsによって動作が制御され
る。従って、信号φcと信号φsがアクティブになると、
差動アンプは入力された各ビット線Ｂ1〜Ｂnの電位と参
照電圧Ｖrefを比較し、各ビット線Ｂ1〜Ｂnの電位の方
が大きい場合にＨレベルとなる信号を出力することにな
る。

【００１８】上記差動アンプアレイ７の各差動アンプの
出力は、信号φEによって制御される判定回路１０に送
られるようになっている。この判定回路１０は、信号φ
Eがアクティブな場合に、いずれか１つでも差動アンプ
の出力がＨレベルになると、Ｈレベル（アクティブ）の
エラー信号ＥＲＲを出力する回路である。

【００１９】上記構成のフラッシュメモリにおける消去
プログラム動作を説明する。

【００２０】消去書込みは、各メモリセルトランジスタ
１ごとに書込みを行うか、又はフラッシュライト機能を
用いて全メモリセルトランジスタ１を一括して書込みす
ることにより実行する。

【００２１】この消去プログラムの確認を行うには、ま
ずビット線選択回路３を非選択の状態にして、信号φ
s，φEを非アクティブとし、全ワード線Ｗ1〜Ｗmに８Ｖ
を印加すると共にソース線Ｓに０Ｖを印加して、信号φ
P，φcをアクティブにする。すると、ビット線Ｂ1〜Ｂn
が第１トランスファゲートアレイ５を介してソース線Ｓ
に接続され、各メモリセルトランジスタ１の電荷が放電
され、各ビット線Ｂ１〜Ｂｎの電位が０Ｖになる。ま
た、差動アンプアレイ７の各差動アンプには、第２トラ
ンスファゲートアレイ６を介してこのビット線Ｂ1〜Ｂn
の０Ｖの電位が入力されると共に、第３トランスファゲ
ートアレイ８を介して参照電圧発生回路９の参照電圧Ｖ
refが入力される。

【００２２】この状態で信号φPを非アクティブにして
ビット線Ｂ1〜Ｂnをソース線Ｓから切り離した後、ソー
ス線Ｓの電位を５Ｖまで引き上げる。すると、各メモリ
セルトランジスタ１を介してビット線Ｂ1〜Ｂnの電位が
上昇することになるが、このときのビット線Ｂ1〜Ｂnの
電位は、各ビット線Ｂ1〜Ｂnに接続されるメモリセルト
ランジスタ１のうちで最もしきい値電圧が低いメモリセ
ルトランジスタ１に依存することになる。即ち、例えば
あるビット線Ｂに接続されたメモリセルトランジスタ１
のしきい値が５Ｖ，６Ｖ及び７Ｖであったとすると、５
Ｖのしきい値電圧のメモリセルトランジスタ１に依存す
ることになり、このビット線Ｂはワード線Ｗ1〜Ｗmの電
位ＶW（８Ｖ）からメモリセルトランジスタ１のしきい
値電圧Ｖth（５Ｖ）を引いた３Ｖの電位となる。

【００２３】そして、信号φcを非アクティブにして第
２トランスファゲートアレイ６と第３トランスファゲー
トアレイ８を遮断すると共に、信号φsをアクティブに
して差動アンプアレイ７の各差動アンプを動作させる
と、ビット線Ｂ1〜Ｂnの電位が参照電圧Ｖrefよりも高
い場合に出力がＨレベルとなる。即ち、例えば参照電圧
発生回路９の参照電圧Ｖrefを３Ｖに設定しておけば、
ビット線Ｂ1〜Ｂnの電位が３Ｖを超えた場合にＨレベル
が出力され、このビット線Ｂ1〜Ｂnに接続されるいずれ
かのメモリセルトランジスタ１のしきい値電圧Ｖthが５
Ｖに満たないことを示すようになる。また、判定回路１
０は、信号φEがアクティブになることにより、いずれ
かの差動アンプの出力がＨレベルになると、アクティブ
なエラー信号ＥＲＲを出力する。

【００２４】したがって、この判定回路１０が出力する
エラー信号ＥＲＲがアクティブになると、しきい値電圧
Ｖthが十分高くないメモリセルトランジスタ１が存在す
ることになり、消去プログラムが完全ではないことを示
す。そして、この場合には、再度消去プログラムを実行
することになる。

【００２５】この結果、本実施例のフラッシュメモリに
よれば、消去対象となる全メモリセルトランジスタ１に
ついて一括して消去プログラムの確認を実行することが
できるので、消去時間を大幅に短縮することができるよ
うになる。

【００２６】図２は本発明の他の実施例を示すものであ
って、フラッシュメモリの構成を示すブロック図であ
る。なお、上記図１に示す第１実施例と同様の機能を有
する構成部材には同じ番号を付記して説明を省略する。

【００２７】上記図１に示す第１実施例では、差動アン
プアレイ７の差動アンプを１本のビット線Ｂごとに設け
ていたが、本実施例では、２本のビット線Ｂに１個の差
動アンプを設けている。そして、信号φcを信号φc1と
信号φc2に分けて、いずれをアクティブにするかによっ
て２本のビット線Ｂの選択を行うようにしている。

【００２８】実際のフラッシュメモリでは、ビット線Ｂ
1〜Ｂnの配列ピッチが短いため、第１実施例のように１
本のビット線Ｂごとに差動アンプを１個配置するのはレ
イアウト上困難が大きい。しかし、本実施例では、２本
のビット線Ｂごとに１個の差動アンプを配置すれば足り
るため、本実施例のフラッシュメモリのレイアウトに無
理が生じない。

【００２９】本実施例では、２本のビット線Ｂごとに１
個の差動アンプを配置したが、例えば４本のビット線Ｂ
ごとに１個の差動アンプを配置することも可能である。
ただし、本実施例でも２本のビット線Ｂについて２回に
分割して消去プログラムの確認を行う必要があり、さら
にビット線Ｂの本数が増えるとこの確認の回数も増加す
ることになる。もっとも、このように確認の回数が増加
しても、複数のビット線Ｂに接続されるメモリセルトラ
ンジスタ１の消去プログラムの確認を一括して実行でき
ることにはかわりないため、各メモリセルトランジスタ
１を個別にアクセスして確認を行う場合に比べれば、程
度の差こそあれ大幅な時間短縮が可能となる。

【００３０】図３は、本発明のさらに他の実施例を示す
もので、消去後の確認を行うことができるフラッシュメ
モリの構成を示すブロック図である。なお、上記図１に
示す第１実施例と同様の機能を有する構成部材には同じ
番号を付記して説明を省略する。

【００３１】上記図１に示す第１実施例の差動アンプア
レイ７における各差動アンプは、ビット線Ｂ1〜Ｂnの電
位の方が参照電圧発生回路９の参照電圧Ｖrefよりも高
電圧となった場合にＨレベルを出力する構成となってい
た。しかし、本回路例の各差動アンプは、逆にビット線
Ｂ1〜Ｂnの電位が参照電圧Ｖrefよりも低い電圧となっ
た場合にＨレベルを出力する構成となっている。従っ
て、消去動作が完了した後に消去プログラムの確認と同
様の動作を実行すれば、しきい値電圧Ｖthが十分に低下
せず消去が完全に行われなかったメモリセルトランジス
タ１が存在する場合にいずれかの差動アンプがＨレベル
を出力することになり、判定回路１０は、この消去動作
のエラーを検出することができるようになる。

【００３２】なお、この回路例は、第１実施例と差動ア
ンプの出力線の位置が異なる構成であり、他の構成は第
１実施例と類似するため、第１実施例と第２実施例との
各回路を組み合わせれば、容易に消去プログラムの確認
と、消去状態の確認との双方の確認を行うことができる
フラッシュメモリを構成することが可能となる。

【００３３】

【発明の効果】以上の説明から明らかなように、本発明
によれば、消去プログラムの確認を一括して行うことが
できるので、フラッシュメモリの消去時間を短縮するこ
とができるようになる。

【図面の簡単な説明】

【図１】本発明の一実施例のフラッシュメモリの構成を
示すブロック図である。

【図２】本発明の他の実施例のフラッシュメモリの構成
を示すブロック図である。

【図３】本発明の更に他の実施例であり、消去後の確認
を行うことができるフラッシュメモリの構成を示すブロ
ック図である。

【図４】従来例のフラッシュメモリの構成を示すブロッ
ク図である。

【符号の説明】

１ メモリセルトランジスタ ７ 差動アンプアレイ Ｂ1〜Ｂn ビット線 Ｗ1〜Ｗm ワード線 Ｓ ソース線 Ｖref 参照電圧

Claims (2)

【特許請求の範囲】
1. 【請求項１】 フローティングゲートを有するメモリセ
   ルトランジスタの制御ゲートとドレインがマトリクス状
   に配置されたワード線とビット線に接続され、かつソー
   スが共通のソース線に接続されたフラッシュメモリにお
   いて、 ビット線の電位を所定電圧と比較するビット線電位比較
   回路と、 ワード線に書込み時のしきい値電圧以上の電圧を印加す
   ると共に、ソース線に適当な電圧を印加する消去プログ
   ラム確認手段とを含むことを特徴とするフラッシュメモ
   リ。
2. 【請求項２】 ビット線電位比較回路のいずれか１つで
   もビット線の電位が所定電圧より高いと判定した場合
   に、これを検出する判定回路が設けられたことを特徴と
   する請求項１に記載のフラッシュメモリ。