JP2006228405A - 部分的な消去の確認 - Google Patents

Abstract

【課題】メモリアレイの消去パルス及び消去確認動作を低減する。
【解決手段】メモリアレイ内のメモリセルを消去するための方法であって、メモリセルアレイのセル集団のビットに消去パルスを加える段階と、メモリセルの閾値電圧（Ｖｔ）が消去確認（ＥＶ）電圧レベルまで下がっているか否かを検査するために、消去確認動作を、消去されているセル集団のサブグループだけで実行する段階と、を含んでいる方法である。
【選択図】図４Ａ

Description

本発明は、概括的には、プログラミングや消去のような、不揮発性メモリ（ＮＶＭ）アレイのメモリセルを作動させることに、具体的には、そのようなアレイでの消去パルス及び消去確認の動作を低減するための方法に関する。

本出願は、２００５年１月１９日出願の米国仮出願第６０／６４４，５６９号の優先権を請求し、同出願を参考文献としてここに援用する。

最近、不揮発性メモリ製品には、メモリセルを電気的にプログラムし、消去する能力が組み込まれている。殆どの場合、消去動作は、セル毎に個別にではなくセルのサブセットで実行され、プログラミング動作の間に普通に実行される。これは、最終（最も遅い）セルが消去を終了するまで、即ち、所定のレベルをパスしていると確認される（消去確認）まで、消去条件がサブセットに適用されることを意味している。

ＮＲＯＭ（窒化物読み取り専用メモリ）技術でのように、消去の間にトンネリング強化ホットホールインジェクションを組み込んだメモリ製品は、図１で分かるように、注入ホールを作るため、バンド間トンネリングを通して、トランジスタ接合に高いバイアスを掛ける必要がある。電荷注入は、正しいデバイス動作を保証するように制御されねばならないので、通常は、ステップ毎に確認するアルゴリズムが実施される。代表的なアルゴリズムでは、電荷が一定のバイアスを掛けて注入され、その後、セルがその目的地に達しているか否かを確認するため、確認動作が続く。目的地に到達していなければ、更に強い電荷注入がより高いバイアスを掛けて始動され、逆の場合も同じである。トンネリング強化ホットホールインジェクションでは、この流れが、通常、メモリセルの両側で別々に実行されねばならず、結果的に長い消去時間と低い性能に帰結する。

デバイスの寿命の間、特に集中的なサイクリング（連続的なプログラム及び消去動作）後は、ＮＲＯＭ又はＮＲＯＭ様のセルを消去するのに必要な電圧は上がる。例えば、図２は、代表的な先行技術による、サイクリング前後のＮＲＯＭセルの消去曲線の例を示している。グラフは、消去動作の劣化を示しており、サイクリング後にセルを消去するのに、より高い電圧が必要になっている。

図３は、サイクリングが消去電圧に及ぼす有害な影響の別の例を示している。具体的には、図３は、先行技術によるＮＲＯＭベースのメモリ製品の消去電圧とステップ計数を、デバイスで実行されたプログラム／消去の動作の数（サイクル計数）の関数として示している。ドレイン電圧（Ｖｐｐｄ）は、パルス数の増加と共に、一定の電圧まで上がる（例えば、７．１Ｖ、これはグラフに示している特定の製品の最大許容値である）。電圧レベルは、最大許容電圧に達した後、クランプされる。

初期消去電圧は、寿命試験の開始時に設定されるので、消去動作の時間的ペナルティが累積され、寿命範囲の中間から終期に、製品の性能が低下することになる。

先行技術では、ホールインジェクションに基づく消去フローの効率を高めるため、多くの選択肢が提案され、試されている。或る選択肢は、信頼性を改良するため完全消去を達成するのに用いられる最後のパルスより高いレベルで、余分の消去パルスを加えている。追加パルスの印加は、本出願の譲受人に譲渡されている米国特許第６，７００，８１８号、米国特許出願第２００５０１１７３９５号、第２００５００５８００５号のような様々な特許文書に教示されており、その開示を参考文献としてここに援用する。

別の選択肢は、連続するステップの間に大きな電圧ストライドを使用する。しかしながら、これは、結果的に、動作を上手く制御できない。別の選択肢は、多のストライドを使用する。電荷注入は、通常、多くのセルに平行して実行されるので、この選択肢の論理的根拠は、第１セル集団が目標に達するまで大きなストライドを組み込み、その後、一杯の母集団が形成されるまでは小さいストライドを組み込むということである。

別の選択肢は、学習位相の選択肢であり、迅速な収束を実現するために、先のセルグループ又は同じグループの消去動作から確認された前のステップレベルが、アレイの残りで実施される。更に別の選択肢は、製品分類の間に第１パルスレベルでのダイヤリングを必要とする。しかしながら、これは時間に亘って低いパルス計数を保証するものではない。

別の選択肢は、複数の確認レベルを使用する。これは、最終的なパルスレベルへの迅速な収束を実現するが、設計が更に複雑になり、確認時間が長くなる。別の選択肢は、パルス印加／確認動作において、セルの両サイドの間で交互することを必要とする。この方法は、消去性能において二倍の改良になるが、制御の低下に繋がる。

別の選択肢は、電力消費の低減を通して増大した消去並行処理を使用する。別の選択肢では、相当なセルが消去に失敗した場合は、消去確認が停止される。追加の消去パルスを印加した後、消去確認が、最初に失敗したアドレスで続く。しかしながら、上記先行技術の方法の全てにおいて、消去グループの全セルは、消去動作が完了する前に、関係するワードライン切り替えオーバーヘッドのペナルティを含め、幾つかの消去確認をパスしなければならない。
米国仮出願第６０／６４４，５６９号 米国特許第６，７００，８１８号 米国特許出願第２００５０１１７３９５号 米国特許出願第２００５００５８００５号

本発明は、メモリアレイのメモリセルのビットを消去するための方法、及びそのようなアレイの消去パルス及び消去確認動作を低減するための方法を提供するよう努めている。本発明について、ＮＶＭアレイのメモリセル、特に単一ビット、二重ビット、多重ビット及びマルチレベルＮＲＯＭセルに関連付けて以下に詳細に説明するが、消去は、一般的に、ビットの閾値電圧レベルを目標の閾値レベルに変更することを伴っている。しかしながら、本発明は、ＮＲＯＭアレイに限定されるものではない。

限定するわけではないが、或る実施形態では、消去動作の合計時間を減らすために、確認及び切り替え時間が短縮される。ホールインジェクションパルスの間の確認動作を短縮することによって、先行技術の上記時間ペナルティが短縮される。これは、製品性能を実質的に改良する。

従って、本発明の或る実施形態によれば、メモリアレイのメモリセルを消去するための方法が提供されており、本方法は、消去パルスを、メモリセルアレイのセル集団の全ビットに加える段階と、メモリセルの閾値電圧（Ｖｔ）が消去確認（ＥＶ）電圧レベルまで下げられているか否かを検査するために、消去されるセル集団のサブグループにだけ消去確認動作を実施する段階と、下げられている場合は、セル集団の残りのサブグループを検査し、又は検査しないで、セル集団全体の消去動作を停止する段階と、を含んでいる。

本発明の或る実施形態によれば、セル集団全体は、サブグループが消去されていると確認された後にのみ、消去されていると確認される。

更に、本発明の或る実施形態によれば、全てのセルが消去されていると確認されていなくても、セル集団全体が消去されていることを保証するために、サブグループは、目標のＥＶレベルより低いレベルまで消去されていると確認される。

本発明の或る実施形態によれば、本方法は、更に、確認時間オーバーヘッドを最小化する段階を含んでいる。

本発明の或る実施形態によれば、消去確認動作は、切り替えオーバーヘッドを更に減らすためサブグループを少数のワードラインに束ねた後で行われる。

更に、本発明の或る実施形態によれば、設定マージンは、読み取りレベルと消去確認レベルの間、又は読み取りレベルと消去確認及びプログラム確認レベルの間で増やされる。

本発明の或る実施形態によれば、本方法は、更に、消去パルスをセル集団の複数のサブグループに印加するが、全サブグループで消去確認動作を実施するわけではない、段階を含んでいる。

本発明の或る実施形態によれば、本方法は、更に、多数のビットが設定レベルをパスしたことを保証する段階と、セルの或るサブグループだけしか消去確認をパスしたと物理的に確認されていなくても、セル集団全体が消去確認をパスしているという高い可能性を作り出す段階と、を含んでいる。

本発明の或る実施形態によれば、本方法は、更に、消去確認が完了した後、余分の消去パルスを加える段階を含んでいる。

本発明の或る実施形態によれば、消去確認されるセル集団のサブグループは、セル集団を含んでいる全サブグループの間で、消去動作から消去動作まで規則的、定期的又は無作為に交互している。

本発明は、以下の詳細な説明を添付図面と関連付けて読めば、十分に理解し把握頂けるであろう。

セル集団の分割に関してここで用いている専門用語をより良く理解するために、本発明の或る実施形態による小区画に分割されたメモリアレイ内のセル集団の例を示している図４Ａと図４Ｂを参照する。図４Ａは、小区画１２（この場合はＤＱ）に分割されているメモリアレイのセル集団１０と、以下に説明するように（集団全体ではなく）消去確認されることになる全小区画１２からのセルが入っているサブグループ１４の概略例である。集団小区画１２とサブグループ１４は、どの様な形態でもよい。図４Ｂは、セル集団１０を小区画に分割する別の例である。この例では、セル集団１０は、ワードラインによって小区画１６に分けられている。

図４Ｃは、本発明の或る実施形態による、不揮発性メモリセルアレイ内のメモリセルのビットを消去するための方法を示している。

消去パルスが、セルのビットを消去するために選択されるが、負のゲート電圧（Ｖｇ又はＶｃｖｐｎ−電荷ポンプからの電圧）と正のドレイン電圧（Ｖｐｐｄ）を選択（ダイヤルイン）する段階（ステップ４０１）を備えている。限定するわけではないが、代表的な数値の範囲は、１００−１０００μ秒の持続時間に亘って、Ｖｇが−３Ｖから−７Ｖ、Ｖｐｐｄが３Ｖから７Ｖである。次いで、消去パルスが、セル集団内のビットに加えられる（ステップ４０２）。

本発明の或る実施形態によれば、消去確認動作は、セル集団全体ではなく、消去されているセル集団のサブグループだけに実行される（ステップ４０３）。消去確認動作は、メモリセルの閾値電圧（Ｖｔ）が消去確認（ＥＶ）電圧レベルまで下げられているか否かを検査する。セル集団のこのサブグループは、通常、別々の感度増幅器（小区画ＤＱと呼ばれる）に接続されている物理的アレイスライスのような、実装されているアーキテクチャによって定義されているメモリセル集団の全小区画からのセルを含んでいる。

消去済みセル集団の確認済みサブグループ内のセルの小区画がどれもＥＶをパスしていない場合は、新しいＶｐｐｄレベルが、強い（即ち大きい）増分で設定（ダイヤルイン）される（ステップ４０４）。何れかの小区画がＥＶをパスしていれば、新しいＶｐｐｄレベルは、弱い（即ち、比較的少ない）増分で設定される（ステップ４０５）。消去パルスは、確認済みのサブグループに含まれている小区画からのセルが全て消去された（ＥＶをパスした）と確認されるまで、セル集団のあらゆる小区画に加えられる（ステップ４０６）。サブグループ内の全セルが消去されたと確認されると、セル集団の他のサブグループを検査することなく、消去動作が終了する。随意的に、残りのサブグループを検査し、実際に完全に消去されていることを確認してもよい（ステップ４０８）。それにもかかわらず、例えば、米国特許第６，７００，８１８号や、米国特許出願第２００５０１１７３９５号及び第２００５００５８００５号に教示されているように、信頼性を改良するため、集団のセルは、完全消去を達成するために用いられた最後のパルスよりも高いレベルの余分の消去パルスを受け取るようにしてもよい（ステップ４０９）。通常は、この余分の消去パルスは、ＤＱ内のセル（又は、実際に確認されたセル）にＥＶをパスさせた消去パルスレベルに基づいて、セル集団の細分化、例えば異なるＤＱに従って、セルグループに掛けられる。

この様に、確認動作の数は減少し、消去動作はより迅速に完了する。更に、サブグループが、消去されたセル集団を含むワードラインの合計数以外の２、３のワードラインに制限されている場合は、切り替え時間オーバーヘッド（０Ｖから確認ゲート電圧までの及びその逆）も、実質的に低減する。

消去確認されたセル集団のサブグループは、そのセル集団を含む全サブグループの間で、消去動作から消去動作まで規則的に、定期的に又は無作為に交互している。

そのような部分的確認方式の成否は、消去された集団の均一性に依る。例えば、図５では、ＮＲＯＭアレイのサブグループ内の閾値電圧分布を、サブグループのサイズの関数として示している。グラフに示している例は、ほぼ均一な場合であり、全てのセル対セル変動が本質的に無作為的で、ガウス分布に従っている。これによって、或るサブグループの消去速度と集団全体の消去速度を関連付けることができるようになる。即ち、これによって、全セルで消去確認を行わず、或るセルのサブグループだけにＥＶを実施すればよいことになる。しかしながら、ＥＶが全セルに実施されるわけではないので、説明しているように、そのサブグループで行われる消去確認と残りのセルとの間に幾つかの不整合が生じる。

次に図６Ａと６Ｂを参照する。図６Ａは、先行技術による従来の技法で消去され、プログラムされた消去及びプログラム済みセルの閾値電圧の統計的分布を示している。消去済みセルはガウス分布をしており、全てが消去確認レベルを下回っている（曲線Ａ）。同様に、プログラム済みセルもガウス分布をしており、全てがプログラム確認レベルを超えている（曲線Ｂ）。

対照的に、図６Ｂは、本発明に従って消去された消去済みセルの閾値電圧の統計的分布を示している（曲線Ｃ）。先に述べたように、ＥＶが全セルに実施されているわけではないので、そのサブグループで行われる消去確認と残りのセルとの間に幾つかの不整合が生じる。不整合の原因は、セルの閾値電圧分布の統計的性質である。消去されるビットの量が増すと、閾値電圧の分布は更に広くなる（即ち、曲線Ｃは曲線Ａより広い。）これは、単一のビットが、周囲のサブグループの分布の外側にある可能性が増大していることを意味する。この不整合は、幾つかのセルを、消去確認レベルに到達させないことになる（曲線Ｃの右の部分はＥＶレベルを超えている）。

次に図７Ａと７Ｂを参照する。不整合を補償するため、追加マージンが、製品の操作ウインドウ内で、ＥＶレベルと読み取りレベルの間に設定される。随意的に、プログラム確認レベルは、そのマージンを読み取りレベルまで減らさないために、ずらしてもよい。加えて又は代わりに、余分のパルス機構を（例えば、米国特許第６，７００，８１８号、米国特許出願第２００５０１１７３９５号及び第２００５００５８００５号、又は背景技術で述べた他の技法で教示されているように）より積極的な値に設定し、全てのセルが確実に消去確認レベルを下回るように、即ち完全に消去されるようにしてもよい。別の選択肢として、先に述べたように、サブグループを少数のワードラインに束ねて、切替オーバーヘッドを更に少なくしてもよい。

メモリアレイ内に一定の変化があれば、セルの過剰消去を最小にするため、消去動作をサブグループに分割することによって、これに対処する。従って、アレイグループ内のセルの力学は、（サイクリング後の保存のように）更に均一となる。にもかかわらず、不整合のサブグループは個々に確認しなければならないので、この追加分割は、追加の消去確認動作を必要とする。この場合でも、全てのセルを確認する必要はない。

本発明の消去確認方式は本質的に統計的なことであるので、確率分布の「雑音を含む縁部」を無視することによって、その精度を改良することができる。図８は、同じアレイからのプログラムされたＮＲＯＭセルの、同じ履歴を有する２つのサブグループの閾値電圧分布を示している。分布は、非常に良く重なっており、セルのデータ内容を正しく感知できる最高読み取り基準レベルを定める最低閾値電圧を有するセルでも、（５．４５Ｖと５．６５Ｖで）２００ｍＶ離れているに過ぎない。更に、少なくとも８つのビットが不適切に感知されることになる（この場合、消去されていると感知されるプログラム済みのビット）レベルを用いれば、２つのサブグループは、５０ｍＶ（５．６５Ｖ対５．７Ｖ）だけ異なることになる。勿論、８つのビットをトリガー機構として使用するのは、一例に過ぎず、本発明を制限するものではない。従って、本発明の消去確認機構は、Ｘ番目のビット（Ｘ＞１；例えば、名目的にＸ＝８）が設定レベルをパスしていることを保証し、それによって、実質的に雑音を含む分布の尾部を減じ、セルの或るサブグループしか物理的に完全に消去されたと確認されていなくても、セル集団全体が完全に消去されている（ＥＶをパスしている）確率を高める。

以上、本発明を、特定の実施形態と関連付けて説明してきたが、当業者には、多くの代替、修正及び変更が自明であろう。従って、本発明は、そのような代替、修正及び変更の全てを包含するよう意図している。

先行技術のトンネリング強化ホットホールインジェクションによる、ＮＲＯＭセル消去の単純化したグラフである。 サイクリング前後のＮＲＯＭセルの代表的な先行技術の消去曲線であり、消去動作の劣化を示している。 先行技術によるＮＲＯＭベースのメモリ製品の消去電圧とステップ計数を、そのデバイスで実行されたプログラム／消去動作（サイクル計数）の関数として表す単純化したグラフである。 本発明の実施形態による、小区画に分割されたメモリアレイ内のセル集団の例を単純化した概略図で示している。 本発明の実施形態による、小区画に分割されたメモリアレイ内のセル集団の例を単純化した概略図で示している。 本発明の或る実施形態による、不揮発性メモリセルアレイ内のメモリセルのビットを消去するための方法の単純化した流れ図である。 本発明の或る実施形態による、ＮＲＯＭアレイのサブグループ内の閾値電圧分布を、サブグループのサイズの関数として表す単純化したグラフである。 先行技術の従来型技法で消去及びプログラムされた消去済みセル及びプログラム済みセルの閾値電圧の統計的分布を単純化して示している。 本発明の或る実施形態による、消去された消去済みセルの閾値電圧の統計的分布を単純化して示している。 本発明の或る実施形態による、プログラムされ、消去されたセル集団を単純化した概略図であり、セル集団全体に対するサブグループの不整合によるマージン損失を示している。 本発明の或る実施形態による、セル集団全体に対するサブグループの不整合によるマージン損失を補償する流れ図である。 本発明の或る実施形態による、同一アレイからプログラムされたＮＲＯＭセルの、同じ履歴を有する２つのサブグループの閾値電圧分布の単純化したグラフを示している。

Claims (11)

1. メモリアレイ内のメモリセルを消去するための方法において、
   メモリセルアレイのセル集団のビットに消去パルスを加える段階と、
   メモリセルの閾値電圧（Ｖｔ）が消去確認（ＥＶ）電圧レベルまで下がっているか否かを検査するために、消去確認動作を、消去されている前記セル集団のサブグループだけで実行し、下がっていれば、前記セル集団への消去パルスの印加を停止する段階と、から成る方法。
2. 前記セル集団全体は、前記サブグループが消去されていると確認された後にだけ、消去されていると確認される、請求項１に記載の方法。
3. 全てのセルが消去されていると確認されなくても、前記セル集団全体が消去されていることを保証するために、前記サブグループは、目標のＥＶレベルより低いレベルまで消去されていると確認される、請求項１に記載の方法。
4. 確認時間オーバーヘッドを最小にする段階を更に含んでいる、請求項１に記載の方法。
5. 前記消去確認動作を実行する段階は、切り替えオーバーヘッドを更に低減するため、前記サブグループを少数のワードラインに束ねた後に行われる、請求項１に記載の方法。
6. 読み取りレベルと消去確認レベルの間の設定マージンを増す段階を更に含んでいる、請求項１に記載の方法。
7. 読み取りレベルと、消去確認及びプログラム確認レベルの間の設定マージンを増す段階を更に含んでいる、請求項１に記載の方法。
8. 消去確認動作を前記サブグループの全てで実行するのではなく、前記セル集団の複数のサブグループに消去パルスを加える段階を更に含んでいる、請求項１に記載の方法。
9. 多数のビットが設定レベルをパスしていることを保証する段階と、セルの或るサブグループだけしか消去確認をパスしていると物理的に確認されていなくても、前記セル集団全体が消去確認をパスしている確率を高める段階と、を更に含んでいる、請求項１に記載の方法。
10. 消去確認が完了した後で、余分の消去パルスを加える段階を更に含んでいる、請求項１に記載の方法。
11. 消去確認されている前記セル集団のサブグループは、前記セル集団を含んでいる全サブグループの間で、消去動作から消去動作まで規則的に、定期的に又は無作為に交互している、請求項１に記載の方法。

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