JPH08115597A - 半導体ディスク装置 - Google Patents

半導体ディスク装置

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JPH08115597A
JPH08115597A JP6250786A JP25078694A JPH08115597A JP H08115597 A JPH08115597 A JP H08115597A JP 6250786 A JP6250786 A JP 6250786A JP 25078694 A JP25078694 A JP 25078694A JP H08115597 A JPH08115597 A JP H08115597A
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JP
Japan
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unit
data
erase
erasing
condition
Prior art date
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JP6250786A
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Inventor
Shigenori Miyauchi
成典 宮内
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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    • G—PHYSICS
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Abstract

(57)【要約】 【目的】 フラッシュメモリを用いた半導体ディスク装
置において、ブロックごとの消去時間を短く、かつ、一
定にすることにより、動作を安定化する。 【構成】 データ格納部及び予め消去処理の条件が書き
込まれている消去条件格納部からなるブロックを複数有
するフラッシュメモリ５と、メモリコントローラとして
のＣＰＵ４と、ＣＰＵ４の制御に基づき供給する電圧Ｖ
ＣＣ，ＶＰＰを変化させる電圧制御回路６とを備える。
ＣＰＵ４は、全てのブロックの実際の消去時間が短く、
かつ、同じになるように、フラッシュメモリ５の消去条
件格納部に書き込まれた消去条件と予め定められた標準
条件とを比較して、ブロックごとに最適な電源電圧を求
める電源電圧演算機能を備える。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、フラッシュメモリ等
の半導体記憶素子を記憶媒体として用いた半導体ディス
ク装置に関するものである。
【０００２】
【従来の技術】今日において、コンピュータの外部記憶
装置として、ハードディスク装置やフロッピーディスク
装置等の磁気ディスク装置が用いられることが多い。し
かし、磁気ディスク装置は一般に消費電力が大きいとい
う問題がある。そこで、このような欠点をもつ磁気ディ
スク装置を代替する外部記憶装置として、フラッシュメ
モリ等の半導体記憶素子を記憶媒体として用いた半導体
ディスク装置が注目されている。
【０００３】従来の、この種の半導体ディスク装置の構
成を図１０に示す。同図において、３は外部のホストシ
ステムとデータを入出力するためのインターフェイス回
路、４はインターフェース回路３を介して入力されたデ
ータを受けて書き込み処理を行うとともに、読み出した
データをインタフェース回路３を介してホストシステム
に出力するＣＰＵ、５はデータを記憶するフラッシュメ
モリである。
【０００４】フラッシュメモリ５は、電気的な書き込み
及び消去が可能な不揮発性メモリである。フラッシュメ
モリ５においてデータを消去するとき、一般的に、数Ｋ
Ｂｙｔｅ〜数十ＫＢｙｔｅ単位のブロックのデータが一
括して消去される。ＣＰＵ４は、また、フラッシュメモ
リ５を制御するメモリコントローラとしての機能も有す
る。これら、インターフェイス回路３、ＣＰＵ４及びフ
ラッシュメモリ５が半導体ディスク装置１を構成する。
また、同図に示されるように、半導体ディスク装置１
は、コンピュータ等のホストシステム１１と接続されて
いる。
【０００５】図１０に示される半導体ディスク装置は、
従来のハードディスク装置と同様に動作する。すなわ
ち、半導体ディスク装置は、ホストコンピュータ１１か
らデータを受けてフラッシュメモリ５に格納するととも
に、ホストコンピュータ１１からの指令に基づきデータ
を読み出す。しかし、フラッシュメモリを用いた半導体
ディスク装置は、従来のハードディスク装置の場合と異
なり、データを上書きすることができない。したがっ
て、データを書き込む際には特定のブロックの全体の内
容を消去する必要がある。
【０００６】
【発明が解決しようとする課題】従来の半導体ディスク
装置は、図１０に示されるようにフラッシュメモリを用
いて構成されており、上述のようにデータを書き込む際
にブロック消去の処理を行う必要があった。しかし、フ
ラッシュメモリのデータ消去時間はブロックごとにばら
ばらであり、データの書き込み時間がまちまちになる。
このことによりフラッシュメモリの特性や寿命等がブロ
ックごとに異なるようになるため、動作に不安定さが生
じることがあり、半導体ディスク装置全体の性能低下に
つながるという問題があった。
【０００７】この発明は、上述のような課題を解決する
ためになされたもので、データの書き込み時間を短く、
かつ、ほぼ一定とすることができる半導体ディスク装置
を提供することを目的とする。
【０００８】
【課題を解決するための手段】請求項１に係る半導体デ
ィスク装置は、データ格納部及び予め消去処理の条件が
書き込まれている消去条件格納部からなるブロックを複
数有するメモリ部と、外部からのデータを上記メモリ部
のデータ格納部に書き込むとともに、上記メモリ部のデ
ータ格納部からデータを読み出して外部に出力するデー
タ制御部と、上記メモリ部の消去条件格納部に書き込ま
れた消去条件と予め定められた標準条件とを比較して、
上記メモリ部のブロックごとの実際の消去処理の条件を
上記標準条件に近付ける電源電圧を求める電源電圧演算
部と、消去処理時に上記電源電圧演算部の出力に基づき
上記メモリ部に電源を供給するメモリ電源部と、上記メ
モリ部のブロックごとにデータを消去する消去制御部と
を備えたものである。
【０００９】請求項２に係る半導体ディスク装置は、さ
らに、上記電源電圧演算部が求めた電源電圧に基づき上
記メモリ部のブロックごとの消去処理を行ったときの実
際の消去条件を上記メモリ部の消去条件格納部に書き込
む消去条件更新部を備えたものである。
【００１０】請求項３に係る半導体ディスク装置は、デ
ータ格納部、予め消去処理の条件が書き込まれている消
去条件格納部及び予め不良ビットの存在情報が書き込ま
れている不良ビット情報格納部からなるブロックを複数
有するメモリ部と、外部からのデータを上記メモリ部の
データ格納部に書き込むとともに、上記メモリ部のデー
タ格納部からデータを読み出して外部に出力するデータ
制御部と、上記メモリ部の消去条件格納部に書き込まれ
た消去条件と予め定められた標準条件とを比較して、上
記メモリ部のブロックごとの実際の消去処理の条件を上
記標準条件に近付ける電源電圧を求める電源電圧演算部
と、消去処理時に上記電源電圧演算部の出力に基づき上
記メモリ部に電源を供給するメモリ電源部と、上記メモ
リ部のブロックごとにデータを消去する消去制御部と、
上記メモリ部の不良ビット情報格納部に書き込まれた情
報に基づき不良ビットの領域を求め、この不良ビットの
領域以外の部分についてデータの消去がなされたかどう
か確認する消去確認部とを備えるものである。
【００１１】請求項４に係る半導体ディスク装置は、さ
らに、上記電源電圧演算部が求めた電源電圧に基づき上
記メモリ部のブロックごとの消去処理を行ったときの実
際の消去条件を上記メモリ部の消去条件格納部に書き込
む消去条件更新部と、予め書き込まれていた不良ビット
の存在情報及び上記消去確認部により判断された不良ビ
ットの存在情報を上記メモリ部の不良ビット情報格納部
に書き込む不良ビット情報更新部とを備えるものであ
る。
【００１２】請求項５に係る半導体ディスク装置は、上
記消去条件格納部に書き込まれる消去処理の条件を、消
去処理に必要な消去パルス数に対応する電源電圧条件と
するものである。
【００１３】
【作用】請求項１の発明においては、メモリ部がデータ
格納部にデータを格納するとともに消去条件格納部に予
め消去処理の条件を格納し、データ制御部が外部からの
データを上記メモリ部のデータ格納部に書き込むととも
に、上記メモリ部のデータ格納部からデータを読み出し
て外部に出力し、電源電圧演算部が上記メモリ部の消去
条件格納部に書き込まれた消去条件と予め定められた標
準条件とを比較して、上記メモリ部のブロックごとの実
際の消去処理の条件を上記標準条件に近付ける電源電圧
を求め、メモリ電源部が消去処理時に上記電源電圧演算
部の出力に基づき上記メモリ部に電源を供給し、消去制
御部が上記メモリ部のブロックごとにデータを消去す
る。
【００１４】請求項２の発明においては、消去条件更新
部が上記電源電圧演算部が求めた電源電圧に基づき上記
メモリ部のブロックごとの消去処理を行ったときの実際
の消去条件を上記メモリ部の消去条件格納部に書き込
む。
【００１５】請求項３の発明においては、メモリ部がデ
ータ格納部にデータを格納し、消去条件格納部に予め消
去処理の条件を格納し、不良ビット情報格納部に予め不
良ビットの存在情報を格納し、データ制御部が外部から
のデータを上記メモリ部のデータ格納部に書き込むとと
もに、上記メモリ部のデータ格納部からデータを読み出
して外部に出力し、電源電圧演算部が上記メモリ部の消
去条件格納部に書き込まれた消去条件と予め定められた
標準条件とを比較して、上記メモリ部のブロックごとの
実際の消去処理の条件を上記標準条件に近付ける電源電
圧を求め、メモリ電源部が消去処理時に上記電源電圧演
算部の出力に基づき上記メモリ部に電源を供給し、消去
制御部が上記メモリ部のブロックごとにデータを消去
し、消去確認部が上記メモリ部の不良ビット情報格納部
に書き込まれた情報に基づき不良ビットの領域を求め、
この不良ビットの領域以外の部分についてデータの消去
がなされたかどうか確認する。
【００１６】請求項４の発明においては、消去条件更新
部が上記電源電圧演算部が求めた電源電圧に基づき上記
メモリ部のブロックごとの消去処理を行ったときの実際
の消去条件を上記メモリ部の消去条件格納部に書き込
み、不良ビット情報更新部が予め書き込まれていた不良
ビットの存在情報及び上記消去確認部により判断された
不良ビットの存在情報を上記メモリ部の不良ビット情報
格納部に書き込む。
【００１７】請求項５の発明においては、消去処理に必
要な消去パルス数に対応する電源電圧条件に基づき上記
電源電圧演算部が演算する。
【００１８】
【実施例】
実施例１．以下、この発明の一実施例を図について説明
する。図１は、この実施例１の半導体ディスク装置の構
成図である。同図において、３は外部のホストシステム
とデータを入出力するためのインターフェイス回路、４
はインターフェイス回路３を介して入力されたデータを
受けて書き込み処理を行うとともに、読み出したデータ
をインタフェース回路３を介してホストシステムに出力
するＣＰＵ、５はデータを記憶するフラッシュメモリ、
６はＣＰＵ４の制御（ＣＯＮＴ）に基づき所定の電圧の
電源ＶＣＣ，ＶＰＰを発生し、フラッシュメモリ５に供
給する電圧制御信号発生回路である。
【００１９】フラッシュメモリ５は、電気的な書き込み
及び消去が可能な不揮発性メモリである。フラッシュメ
モリ５においてデータを消去するとき、一般的に、数Ｋ
Ｂｙｔｅ〜数十ＫＢｙｔｅ単位のブロックのデータが一
括して消去される。ＣＰＵ４はフラッシュメモリ５を制
御するメモリコントローラとしての機能も有する。した
がって、ＣＰＵ４は、データの書き込み・読み出しにつ
いてのデータ制御機能、ブロックごとのデータの消去に
ついての消去制御機能及び電圧制御回路６に対する制御
信号（ＣＯＮＴ）を発生する電源電圧演算機能を有す
る。
【００２０】これら、インターフェイス回路３、ＣＰＵ
４、フラッシュメモリ５及び電圧制御信号発生回路６が
半導体ディスク装置１を構成する。また、同図に示され
るように、半導体ディスク装置１は、コンピュータ等の
ホストシステム１１と接続されている。
【００２１】図１に示される半導体ディスク装置は、従
来のハードディスク装置と同様に動作する。すなわち、
半導体ディスク装置は、ホストコンピュータ１１からデ
ータを受けてフラッシュメモリ５に格納するとともに、
ホストコンピュータ１１からの指令に基づきデータを読
み出す。
【００２２】図２及び図３は、フラッシュメモリ５に対
して書き込み動作を行うときになされる、ブロック消去
処理の動作を説明するためのフローチャートである。図
２と図３は、連続する１つのフローチャートを表してお
り、図２のステップＳＴ５の出力Ａは図３のステップＳ
Ｔ６の入力Ａとなる。
【００２３】図４は、フラッシュメモリ５においてデー
タを消去消去する際の単位となるブロックの説明図であ
る。上述のように、フラッシュメモリ５の消去処理は一
定の大きさのブロックごとになされる。フラッシュメモ
リ５のメモリ空間は、複数のブロックから構成されてい
る。図４は、そのうちの１つのブロックの配置を示すも
のである。
【００２４】同図において、３１は前回の消去処理時に
必要であった消去パルスの数及びそのときの電源電圧値
が格納されているパラメータ格納領域、３２はホストシ
ステム１１から受けたデータを格納する複数のデータ格
納領域である。１つのデータ格納領域３２は、データ書
き込み及び読み出しの際の単位のひとつであるセクタを
意味している。パラメータ格納領域３１は１つのブロッ
クについて１つ設けられている。また、パラメータ格納
領域３１は予め初期設定がなされている。
【００２５】図５は、フラッシュメモリに印加する電源
電圧と必要な消去パルス数との一般的な関係を示すグラ
フである。同図は、電源電圧を上げると必要な消去パル
ス数が減少することを意味する。図６は、この実施例１
において、消去パルス数を基準パルス数まで減少させる
めに、印加電圧をどれだけ増加すればよいかを説明する
ための図である。同図は、前回の消去の際に必要であっ
た消去パルス数と基準パルス数との差に応じて印加電圧
を増加させることを意味する。
【００２６】次に動作について説明する。この実施例１
の半導体ディスク装置は、フラッシュメモリの消去ブロ
ックごとの消去時間を一定とするために、以下のような
処理を行う。まず、前回の書き込み動作においてデータ
を消去するために必要であった消去パルスの数が記憶さ
れている。そして、消去動作の際に、この消去パルス数
が予め定められた基準パルス数を越える消去ブロックに
ついては、フラッシュメモリに与えられる電源ＶＣＣ，
ＶＰＰの電圧を動作保証範囲内で昇圧することにより基
準パルス数内の消去パルスにより消去できるようにし、
消去ブロックごとに消去時間がばらつきかないようにす
る。
【００２７】この処理は、図５のグラフに示されるよう
に、フラッシュメモリに印加するＶＣＣあるいはＶＰＰ
電圧を高くすると、消去に必要なパルスの数が減少する
という性質を利用したものである。同図のグラフは、印
加電圧（縦軸）が高くなると、これに対応してパルス数
（横軸）が減少することを模式的に示している。
【００２８】次に、図２及び図３のフローチャートに基
づき、この実施例１の半導体ディスク装置における処理
について、さらに詳細に説明する。 ＳＴ１：「フラッシュメモリへの書き込み要求」の受信 ホストシステム１１が出力するフラッシュメモリに対す
る書き込み要求が、インターフェイス回路３を介してＣ
ＰＵ４に入力される。これを受けてＣＰＵ４は動作を開
始する。
【００２９】ＳＴ２：「空き領域不足」かどうかの判定 ＣＰＵ４は、書き込み要求に係るデータを書き込むため
に十分な空き領域がフラッシュメモリ５にあるかどうか
を判定する。空き領域が存在する場合（Ｎｏ）は、空き
領域を確保するためのブロック消去処理は必要ないか
ら、ステップＳＴ２１に制御が移されてその空き領域に
データが書き込まれる。そして、この書き込み処理が終
了する。空き領域が予め定められた基準を下回る場合
（Ｙｅｓ）は、ステップＳＴ３に制御が移される。例え
ば、空き領域が必要な領域よりも１ブロックだけ少なか
った場合である。
【００３０】ＳＴ３：「消去ブロック決定」 ＣＰＵ４は、必要な領域の大きさに基づき消去すべきブ
ロックの数を決定し、これに基づき消去すべきブロック
を具体的に決定する。ここで消去ブロックを特定する基
準として、以下に示されるものがある。 ・消去回数の少ないブロックを選択する。 ・消去に要するパルス数が少ないブロックを選択する。 ・使用済みのデータが多く残っているブロックを選択す
る。 ここで、使用済みデータとは、例えば、同じ名前のファ
イルが更新された場合において、そのブロック内に残っ
ている更新前のデータである。フラッシュメモリは上書
き不可能なデバイスであるため、このような使用済みデ
ータが発生する。
【００３１】ＳＴ４：「消去予定ブロック内のデータを
空エリアに退避」 ＣＰＵ４は、消去予定ブロック内に必要なデータが残っ
ている場合、このデータを空きエリアに退避する。この
処理は、ブロック消去の際にこれら必要なデータを消去
しないためである。
【００３２】ＳＴ５：「消去予定ブロックのパルス数デ
ータ及び電圧データの読み込み」 ＣＰＵ４は、特定された消去予定ブロックのパラメータ
格納領域３１に格納されている前回の書き込み処理にお
いて必要とされた消去パルス数のデータ及び電源ＶＣ
Ｃ，ＶＰＰの電圧値を読み込む。
【００３３】ＳＴ６：「パルス数を基準パルス数と比
較」 ＣＰＵ４は、読み込まれた前回の消去パルス数と予め定
められている基準パルス数とを比較する。これらが等し
いか、あるいはこれらの間の差があまり大きくなけれ
ば、ステップＳＴ１１に処理が移されてブロック消去処
理が行われる。これらの間の差が大きければ、ステップ
ＳＴ７に処理が移される。
【００３４】ＳＴ７：「Ｖ＝Ｖ0＋α」 ＣＰＵ４は、予め定められた基準電圧Ｖ0に一定値αを
加える。これはＶＣＣ，ＶＰＰ電圧を高くすることによ
り必要な消去パルス数を減少させるためである。具体的
には、αは図６のグラフに基づき決定される。図６は、
前回の消去パルス数とこれに応じて加えるべき印加電圧
との関係を示すグラフである。図６は、消去パルス数が
基準パルス数と同じになるように、図５のグラフに基づ
き作成される。図６において、基準パルス数ｎ0には基
準電圧Ｖ0が対応し、前回のパルス数ｎには印加電圧Ｖ
が対応する。そして、Ｖ−Ｖ0＝αである。ＣＰＵ４
は、図６のグラフをテーブルデータとして、予め保持し
ている。
【００３５】ＳＴ８：「Ｖがスペックを越えているか」
どうか判定する。 ステップＳＴ７において求められた印加電圧Ｖが、フラ
ッシュメモリ５に許されている範囲（スペック）内にあ
るかどうか判定する。印加電圧Ｖがスペック内にあれば
（ＯＫ）、ステップＳＴ１１に処理が移される。印加電
圧Ｖがスペック内になければ（ＮＧ）、ステップＳＴ
９、ＳＴ１０に処理が移される。
【００３６】ＳＴ９：「ブロック内のＦａｉｌビット確
認」 印加電圧Ｖがスペック内にない場合、ブロック内のＦａ
ｉｌビットを確認する。ＦａｉｌビットとはＣＰＵ４に
予め記憶されている特定のビットのことであり、消去で
きない不良ビットであることを意味する。
【００３７】ＳＴ１０：「セクタ番号記憶」 ＣＰＵ４は、そのＦａｉｌビット（不良ビット）を含む
セクタ番号を読み出した後に、ステップＳＴ１３に制御
を移す。このように、ステップＳＴ９，ＳＴ１０におい
てＦａｉｌビットを含むセクタを確認するのは、一部に
不良ビットを含むブロックを有効利用するためである。
従来は、消去しきれないビットを含むブロックは全く使
用されていなかった。しかし、このような不良ビットは
ブロックのごく一部であることが多い。そこで、不良ビ
ットのあるセクタを使用しないようにすることにより、
ブロック内の他のセクタにデータを書き込み、このブロ
ックを有効活用しようとするものである。具体的には、
ステップＳＴ１０において読み出されたセクタ番号に基
づき、ＣＰＵ４がどのセクタにデータを書き込むか判断
する。ＣＰＵ４がスペック内の印加電圧でブロック消去
する場合でも、不良ビットを除き、基準パルス数のパル
スにより全てのデータを消去できるから、ブロック消去
の処理上の問題は生じない。
【００３８】ＳＴ１１：「ブロック消去開始」 ＣＰＵ４は上述のステップにより決定された印加電圧に
基づき制御信号ＣＯＮＴ生成し、電圧制御回路７に対し
て出力する。そして、電圧制御回路７は、所定の印加電
圧Ｖ＝Ｖ0＋αの電源ＶＣＣ，ＶＰＰをフラッシュメモ
リ５に加える。同時に、ＣＰＵ４は基準パルス数ｎ0の
消去パルスをフラッシュメモリ５に加える。なお、ＳＴ
８において、印加電圧Ｖがスペックを越えていた場合に
は、電圧制御回路７は許容される範囲で最大の電圧を加
える。消去パルスを加えた後に、ＣＰＵ４はブロック内
のデータが全て消去されたかどうか確認する。消去でき
ないアドレスがある場合には、ＣＰＵ４は、さらに消去
パルスを加えて再度消去処理を行ったり、そのアドレス
を不良ビットと認定してデータの書き込みを避けたりす
る。
【００３９】ＳＴ１２：「今回の消去時のパルス数デー
タ及び電圧データをブロック内に書き込む」 ＣＰＵ４は、今回のブロック消去処理に要したパルス数
及び印加電圧値をブロック内のパラメータ格納領域３１
に書き込む。なお、ステップＳＴ１１において、ブロッ
クを一度の消去処理で消去しきれなかった場合は、この
ステップにおいて、最終的に必要とされた消去パルス数
を書き込むことがある。このように、消去パルス数及び
印加電圧値を改めて書き込んでパラメータ格納領域３１
の内容を更新することにより、次にこのブロックを消去
するときのステップＳＴ６〜ＳＴ１０における処理が簡
単になる。
【００４０】以上でブロック消去処理が完了する。この
後、従来の場合と同様にしてデータをこのブロックに書
き込むが、その処理についての説明は省略する。
【００４１】以上のように、この実施例１の半導体ディ
スク装置は、消去動作の際に、前回の書き込み動作にお
いてデータを消去するために必要であった消去パルスの
数が予め定められた基準パルス数を越える消去ブロック
について、フラッシュメモリに与えられる電源ＶＣＣ，
ＶＰＰの電圧を動作保証範囲内で高めることにより基準
パルス数程度の消去パルスにより消去できるようにする
ので、消去時間を短くできるとともに、消去ブロックご
とに消去時間がばらつかない。
【００４２】さらに、この実施例１によれば、電圧制御
回路７が、フラッシュメモリ５の消去ブロックごとに電
源電圧（ＶＣＣ，ＶＰＰ）を変化させることができるた
め、適宜、電源電圧を一般的な電源電圧よりも高くする
ことによりブロック消去速度をさらに大きくすることが
できる。
【００４３】なお、上記の説明において、パラメータ格
納領域３１はフラッシュメモリ５内のブロックごとに分
散して設定されたが、これに限るものではない。データ
格納ブロック３２とは切り離して、フラッシュメモリ５
内の一部に集中して配置してもよいし、また、ＣＰＵ４
の内部で記憶してもよい。
【００４４】なお、パラメータ格納領域３１がＣＰＵ４
の内部に設けられている場合、消去処理において消去パ
ルス数等の条件は消去されないから、ステップＳＴ１２
はなくてもよい。
【００４５】なお、上記の説明において、パラメータ格
納領域３１に格納される情報の例として、消去パルス数
及び電源電圧値を挙げたが、これに限らず前回の消去処
理において必要とされた消去パルス数と基準パルス数と
の差に対応する電源電圧の補正値αであってもよい。こ
の場合、電源電圧は基準電源電圧Ｖ0と補正値αとを単
に加算することにより得られるので、ステップＳＴ７〜
ＳＴ１０の処理が簡単になり、処理速度が向上するとい
う効果がある。
【００４６】実施例２．上記実施例１は、消去ブロック
ごとに前回の消去処理に際して必要とされた消去パルス
数を記憶しておき、予め定められた基準パルス数を越え
るブロックについて消去処理をする場合、フラッシュメ
モリに入力される電源ＶＣＣ，ＶＰＰの電圧を動作保証
された範囲内で高めることにより消去パルスを減少さ
せ、ブロックごとの消去時間のばらつきを抑えた。
【００４７】しかし、不良のビットが含まれるブロック
は、この方法によっても消去できない場合がある。一
方、このブロック全体を無効としていまうとフラッシュ
メモリの記憶容量が減少してしまう。そこで、この実施
例２は、上記の方法を用いても消去できないブロックに
対して、フラグ領域に格納されたＦａｉｌビットに基づ
き不良ビットが含まれるセクタを使用不能にすることに
よりそのブロックを活用する。
【００４８】以下、この実施例２を図について説明す
る。図７及び図８は、フラッシュメモリ５に対して書き
込み動作を行うときになされる、ブロック消去処理の動
作を説明するためのフローチャートである。図７と図８
は、連続する１つのフローチャートを表しており、図７
のステップＳＴ１３、ＳＴ１４の出力Ｂは図８のステッ
プＳＴ６の入力Ｂとなる。図７及び図８は、図２及び図
３と類似するが、ステップＳＴ１３〜１５を備える点で
異なる。
【００４９】図９は、フラッシュメモリ５においてデー
タを消去消去する際の単位となるブロックの説明図であ
る。実施例１の場合と同様に、フラッシュメモリ５の消
去処理は一定の大きさのブロックごとになされる。フラ
ッシュメモリ５のメモリ空間は、複数のブロックから構
成されている。図９は、そのうちの１つのブロックの配
置を示すものである。
【００５０】同図において、３１は前回の消去処理時に
必要であった消去パルスの数及びそのときの電源電圧値
が格納されているパラメータ格納領域、３２はホストシ
ステム１１から受けたデータを格納する複数のデータ格
納領域である。１つのデータ格納領域３２は、データ書
き込み及び読み出しの際の単位のひとつであるセクタを
意味している。パラメータ格納領域３１は１つのブロッ
クについて１つ設けられている。３３は１つのデータ格
納領域３２に対して１つ設けられ、対応する任意のデー
タ格納領域を使用禁止にするためのフラグ領域である。
なお、半導体ディスク装置自体の構成は、図１と同じで
ある。
【００５１】次に動作について説明する。この実施例２
において、電源電圧を高くしても消去できないブロック
が存在する場合には、ＣＰＵ４はフラグ領域３３に不良
ビット（Ｆａｉｌビット）を立てる。また、ＣＰＵ４
は、予めセットされたＦａｉｌビットに基づき、そのＦ
ａｉｌビットに対応するデータ格納領域３２以外の領域
に対して書き込み処理を行う。
【００５２】次に、図７及び図８のフローチャートに基
づき、この実施例２の半導体ディスク装置における処理
について、さらに詳細に説明する。フロチャートのステ
ップＳＴ１〜ＳＴ５の処理内容は、実施例１の場合と同
じであるから、その説明を省略する。
【００５３】ＳＴ５：「消去予定ブロックのパルス数デ
ータ及び電圧データの読み込み」において、前回の書き
込み処理において必要とされた消去パルス数のデータ及
び電源ＶＣＣ，ＶＰＰの電圧値を読み込まれた後に、ス
テップＳＴ１３に制御が移される。
【００５４】ＳＴ１３：「禁止フラグがセットされたセ
クタが存在」するかどうかの判定 ＣＰＵ４が消去ブロック内のフラグ領域３３を調べ、使
用禁止フラグがセットされたセクタが存在するかどうか
を確認する。存在しない（Ｎｏ）ときは、ステップＳＴ
６に制御が移される。存在する（Ｙｅｓ）ときは、ステ
ップＳＴ１４に制御が移される。
【００５５】ＳＴ１４：「セクタ番号を記憶」 ＣＰＵ４は、使用が禁止されたセクタ（データ格納領域
３２）がどれであるか記憶する。この後、ステップＳＴ
６に制御が移される。
【００５６】ＳＴ６：「パルス数を基準パルス数と比
較」 ＣＰＵ４は、読み込まれた前回の消去パルス数と予め定
められている基準パルス数とを比較する。これらが等し
いか、あるいはこれらの間の差があまり大きくなけれ
ば、ステップＳＴ１１に処理が移されてブロック消去処
理が行われる。これらの間の差が大きければ、ステップ
ＳＴ７に処理が移される。
【００５７】ＳＴ７：「Ｖ＝Ｖ0＋α」 ＣＰＵ４は、予め定められた基準電圧Ｖ0に一定値αを
加える。これはＶＣＣ，ＶＰＰ電圧を高くすることによ
り必要な消去パルス数を減少させるためである。具体的
な補正値αの決定方法は、実施例１の場合と同じであ
る。
【００５８】ＳＴ８：「Ｖがスペックを越えているか」
どうか判定する。 ステップＳＴ７において求められた印加電圧Ｖが、フラ
ッシュメモリ５に許されている範囲（スペック）内にあ
るかどうか判定する。印加電圧Ｖがスペック内にあれば
（ＯＫ）、ステップＳＴ１１に処理が移される。印加電
圧Ｖがスペック内になければ（ＮＧ）、ステップＳＴ
９、ＳＴ１０に処理が移される。
【００５９】ＳＴ９：「ブロック内のＦａｉｌビット確
認」 印加電圧Ｖがスペック内にない場合、ブロック内のＦａ
ｉｌビットを確認する。ＦａｉｌビットとはＣＰＵ４に
予め記憶されている特定のビットのことであり、消去で
きない不良ビットであることを意味する。
【００６０】ＳＴ１０：「セクタ番号記憶」 ＣＰＵ４は、そのＦａｉｌビット（不良ビット）を含む
セクタ番号を読み出した後に、ステップＳＴ１３に制御
を移す。このように、ステップＳＴ９，ＳＴ１０におい
てＦａｉｌビットを含むセクタを確認するのは、実施例
１の場合と同様に、一部に不良ビットを含むブロックを
有効利用するためである。
【００６１】ＳＴ１１：「ブロック消去開始」 ＣＰＵ４は上述のステップにより決定された印加電圧に
基づき制御信号ＣＯＮＴ生成し、電圧制御回路７に対し
て出力する。そして、電圧制御回路７は、所定の印加電
圧Ｖ＝Ｖ0＋αの電源ＶＣＣ，ＶＰＰをフラッシュメモ
リ５に加える。同時に、ＣＰＵ４は基準パルス数ｎ0の
消去パルスをフラッシュメモリ５に加える。なお、ＳＴ
８において、印加電圧Ｖがスペックを越えていた場合に
は、電圧制御回路７は許容される範囲で最大の電圧を加
える。消去パルスを加えた後に、ＣＰＵ４はブロック内
のデータが全て消去されたかどうか確認する。ただし、
ステップＳＴ１３，ＳＴ１４において禁止フラグがセッ
トされたと判断されたセクタには、消去できないアドレ
スがあるから、ＣＰＵ４はこのセクタについてはベリフ
ァイを行わない。
【００６２】ＳＴ１２：「今回の消去時のパルス数デー
タ及び電圧データをブロック内に書き込む」 ＣＰＵ４は、今回のブロック消去処理に要したパルス数
及び印加電圧値をブロック内のパラメータ格納領域３１
に書き込む。
【００６３】ＳＴ１５：「禁止フラグをもとの状態に戻
す」 ＣＰＵ４は、このブロックのフラグ領域３３に、予め記
憶してあった使用禁止データを書き込む。これは、ブロ
ック消去によりフラグ領域３３も消去されるから、使用
禁止データを改めて書き込む必要があるためである。
【００６４】以上でブロック消去処理が完了する。この
後、データをこのブロックに書き込むが、その際に、Ｃ
ＰＵ４は、フラグ領域３３に使用禁止データが書き込ま
れたセクタ以外のセクタ（データ格納領域３２）に対し
てデータを書き込む。その処理についての説明は省略す
る。
【００６５】このように、フラグ領域３３に書き込まれ
た使用禁止データにより、ブロック内の任意のデータ格
納領域３２を使用禁止にすることができる。したがっ
て、電源電圧を高くしても消去できないビットがあるブ
ロックについても、消去時間を短くできるとともに、消
去ブロックごとに消去時間がばらつかない。
【００６６】さらに、ＣＰＵ４が、予め使用禁止のフラ
グが立っているセクタを読み出しておくことにより、フ
ラッシュメモリのブロック消去時において不良ビットを
含むセクタのアドレスをスキップさせることができる。
このことにより、次のブロック消去時において、ブロッ
ク消去を高速化することができる。
【００６７】なお、上記の説明において、フラグ領域３
３はフラッシュメモリ５内のブロックごとに分散して設
定されたが、これに限るものではない。データ格納ブロ
ック３２とは切り離して、フラッシュメモリ５内の一部
に集中して配置してもよいし、また、ＣＰＵ４の内部で
記憶してもよい。
【００６８】なお、フラグ領域３３がＣＰＵ４の内部に
設けられている場合、消去処理において禁止フラグは消
去されないから、ステップＳＴ１５はなくてもよい。
【００６９】
【発明の効果】以上のように、請求項１の発明によれ
ば、データ格納部及び予め消去処理の条件が書き込まれ
ている消去条件格納部からなるブロックを複数有するメ
モリ部と、外部からのデータを上記メモリ部のデータ格
納部に書き込むとともに、上記メモリ部のデータ格納部
からデータを読み出して外部に出力するデータ制御部
と、上記メモリ部の消去条件格納部に書き込まれた消去
条件と予め定められた標準条件とを比較して、上記メモ
リ部のブロックごとの実際の消去処理の条件を上記標準
条件に近付ける電源電圧を求める電源電圧演算部と、消
去処理時に上記電源電圧演算部の出力に基づき上記メモ
リ部に電源を供給するメモリ電源部と、上記メモリ部の
ブロックごとにデータを消去する消去制御部とを備えた
ので、消去するブロックごとによらずメモリ部の消去時
間を一定に、かつ、短時間にすることができ、安定に動
作する半導体ディスク装置を得ることができる。
【００７０】また、請求項２の発明によれば、さらに、
上記電源電圧演算部が求めた電源電圧に基づき上記メモ
リ部のブロックごとの消去処理を行ったときの実際の消
去条件を上記メモリ部の消去条件格納部に書き込む消去
条件更新部を備えるので、更新された、より適切な消去
条件に基づき消去処理ができて、消去処理の時間がさら
に短くなる。
【００７１】また、請求項３の発明によれば、データ格
納部、予め消去処理の条件が書き込まれている消去条件
格納部及び予め不良ビットの存在情報が書き込まれてい
る不良ビット情報格納部からなるブロックを複数有する
メモリ部と、外部からのデータを上記メモリ部のデータ
格納部に書き込むとともに、上記メモリ部のデータ格納
部からデータを読み出して外部に出力するデータ制御部
と、上記メモリ部の消去条件格納部に書き込まれた消去
条件と予め定められた標準条件とを比較して、上記メモ
リ部のブロックごとの実際の消去処理の条件を上記標準
条件に近付ける電源電圧を求める電源電圧演算部と、消
去処理時に上記電源電圧演算部の出力に基づき上記メモ
リ部に電源を供給するメモリ電源部と、上記メモリ部の
ブロックごとにデータを消去する消去制御部と、上記メ
モリ部の不良ビット情報格納部に書き込まれた情報に基
づき不良ビットの領域を求め、この不良ビットの領域以
外の部分についてデータの消去がなされたかどうか確認
する消去確認部とを備えたので、消去するブロックごと
によらずメモリ部の消去時間を一定に、かつ、短時間に
することができ、安定に動作する半導体ディスク装置を
得ることができる。さらに、不良ビット情報に基づき不
良ビットについての消去確認処理をスキップできて、消
去処理をより高速化することができる。
【００７２】また、請求項４の発明によれば、さらに、
上記電源電圧演算部が求めた電源電圧に基づき上記メモ
リ部のブロックごとの消去処理を行ったときの実際の消
去条件を上記メモリ部の消去条件格納部に書き込む消去
条件更新部と、予め書き込まれていた不良ビットの存在
情報及び上記消去確認部により判断された不良ビットの
存在情報を上記メモリ部の不良ビット情報格納部に書き
込む不良ビット情報更新部とを備えるので、更新された
不良ビット情報に基づき消去処理ができて、消去処理の
時間がさらに短くなる。
【００７３】また、請求項５の発明によれば、上記消去
条件格納部に書き込まれる消去処理の条件を、消去処理
に必要な消去パルス数に対応する電源電圧条件とするの
で、電源電圧演算部の処理が簡単になり、処理速度がさ
らに向上するという効果がある。
【図面の簡単な説明】
【図１】 この発明の実施例１に係る半導体ディスク装
置の構成を示すブロック図である。
【図２】 この発明の実施例１に係る半導体ディスク装
置のブロック消去処理を示すフローチャートである。
【図３】 この発明の実施例１に係る半導体ディスク装
置のブロック消去処理を示すフローチャートである。
【図４】 この発明の実施例１に係る半導体ディスク装
置を構成するフラッシュメモリのブロックごとのメモリ
空間の一例である。
【図５】 この発明の実施例１に係るフラッシュメモリ
に印加する電源電圧と必要な消去パルス数との一般的な
関係を示すグラフである。
【図６】 この発明の実施例１に係るフラッシュメモリ
に印加する電源電圧を、前回の消去パルス数及び基準パ
ルス数から定める方法を説明するためのグラフである。
【図７】 この発明の実施例２に係る半導体ディスク装
置のブロック消去処理を示すフローチャートである。
【図８】 この発明の実施例２に係る半導体ディスク装
置のブロック消去処理を示すフローチャートである。
【図９】 この発明の実施例２に係る半導体ディスク装
置を構成するフラッシュメモリのブロックごとのメモリ
空間の一例である。
【図１０】 従来の半導体ディスク装置の構成を示すブ
ロック図である。
【符号の説明】
１ 半導体ディスク装置、３ インターフェイス回路、
４ ＣＰＵ、５ フラッシュメモリ、６ 電源制御回
路。

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 データ格納部及び予め消去処理の条件が
    書き込まれている消去条件格納部からなるブロックを複
    数有するメモリ部と、外部からのデータを上記メモリ部
    のデータ格納部に書き込むとともに、上記メモリ部のデ
    ータ格納部からデータを読み出して外部に出力するデー
    タ制御部と、上記メモリ部の消去条件格納部に書き込ま
    れた消去条件と予め定められた標準条件とを比較して、
    上記メモリ部のブロックごとの実際の消去処理の条件を
    上記標準条件に近付ける電源電圧を求める電源電圧演算
    部と、消去処理時に上記電源電圧演算部の出力に基づき
    上記メモリ部に電源を供給するメモリ電源部と、上記メ
    モリ部のブロックごとにデータを消去する消去制御部と
    を備えた半導体ディスク装置。
  2. 【請求項２】 上記電源電圧演算部が求めた電源電圧に
    基づき上記メモリ部のブロックごとの消去処理を行った
    ときの実際の消去条件を上記メモリ部の消去条件格納部
    に書き込む消去条件更新部を備えることを特徴とする請
    求項１記載の半導体ディスク装置。
  3. 【請求項３】 データ格納部、予め消去処理の条件が書
    き込まれている消去条件格納部及び予め不良ビットの存
    在情報が書き込まれている不良ビット情報格納部からな
    るブロックを複数有するメモリ部と、外部からのデータ
    を上記メモリ部のデータ格納部に書き込むとともに、上
    記メモリ部のデータ格納部からデータを読み出して外部
    に出力するデータ制御部と、上記メモリ部の消去条件格
    納部に書き込まれた消去条件と予め定められた標準条件
    とを比較して、上記メモリ部のブロックごとの実際の消
    去処理の条件を上記標準条件に近付ける電源電圧を求め
    る電源電圧演算部と、消去処理時に上記電源電圧演算部
    の出力に基づき上記メモリ部に電源を供給するメモリ電
    源部と、上記メモリ部のブロックごとにデータを消去す
    る消去制御部と、上記メモリ部の不良ビット情報格納部
    に書き込まれた情報に基づき不良ビットの領域を求め、
    この不良ビットの領域以外の部分についてデータの消去
    がなされたかどうか確認する消去確認部とを備えた半導
    体ディスク装置。
  4. 【請求項４】 上記電源電圧演算部が求めた電源電圧に
    基づき上記メモリ部のブロックごとの消去処理を行った
    ときの実際の消去条件を上記メモリ部の消去条件格納部
    に書き込む消去条件更新部と、予め書き込まれていた不
    良ビットの存在情報及び上記消去確認部により判断され
    た不良ビットの存在情報を上記メモリ部の不良ビット情
    報格納部に書き込む不良ビット情報更新部とを備えるこ
    とを特徴とする請求項１記載の半導体ディスク装置。
  5. 【請求項５】 上記消去条件格納部に書き込まれる消去
    処理の条件を、消去処理に必要な消去パルス数に対応す
    る電源電圧条件とすることを特徴とする請求項１乃至請
    求項４いずれかに記載の半導体ディスク装置。
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