JPH10177563A - フラッシュメモリ内蔵マイクロコンピュータ - Google Patents
フラッシュメモリ内蔵マイクロコンピュータInfo
- Publication number
- JPH10177563A JPH10177563A JP8337345A JP33734596A JPH10177563A JP H10177563 A JPH10177563 A JP H10177563A JP 8337345 A JP8337345 A JP 8337345A JP 33734596 A JP33734596 A JP 33734596A JP H10177563 A JPH10177563 A JP H10177563A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- flash memory
- cpu
- flash
- control circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 title claims abstract description 144
- 238000012544 monitoring process Methods 0.000 claims description 54
- 238000012360 testing method Methods 0.000 claims description 23
- 238000010586 diagram Methods 0.000 description 16
- 238000000034 method Methods 0.000 description 12
- 238000012545 processing Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 6
- 230000006870 function Effects 0.000 description 6
- 230000003111 delayed effect Effects 0.000 description 4
- 230000002093 peripheral effect Effects 0.000 description 3
- 239000013256 coordination polymer Substances 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 101000860173 Myxococcus xanthus C-factor Proteins 0.000 description 1
- 230000002159 abnormal effect Effects 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000012217 deletion Methods 0.000 description 1
- 230000037430 deletion Effects 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- 238000012795 verification Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0793—Remedial or corrective actions
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0706—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment
- G06F11/0721—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment within a central processing unit [CPU]
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/102—External programming circuits, e.g. EPROM programmers; In-circuit programming or reprogramming; EPROM emulators
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Microcomputers (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】
【課題】 書き込み／消去中のポーリング、書き込み／
消去完了割り込み、監視タイマ割り込みなどを必要と
し、ソフトウエアが負荷過大になる課題があった。 【解決手段】 フラッシュメモリ３への書き込み／消去
中、フラッシュ制御回路４が出力するＣＰＵ書き替えモ
ード指定信号４１および書き込み／消去ビジー信号４２
は共に“１”になり、ＮＡＮＤゲート４５の出力信号４
６は“０”となるから、ＡＮＤゲート７６の出力７１ａ
は“０”に固定され、クロック生成回路７からＣＰＵ２
へのクロックの供給は停止する。書き込み／消去が完了
すると、ＣＰＵ２へのクロックの供給が再開する。
消去完了割り込み、監視タイマ割り込みなどを必要と
し、ソフトウエアが負荷過大になる課題があった。 【解決手段】 フラッシュメモリ３への書き込み／消去
中、フラッシュ制御回路４が出力するＣＰＵ書き替えモ
ード指定信号４１および書き込み／消去ビジー信号４２
は共に“１”になり、ＮＡＮＤゲート４５の出力信号４
６は“０”となるから、ＡＮＤゲート７６の出力７１ａ
は“０”に固定され、クロック生成回路７からＣＰＵ２
へのクロックの供給は停止する。書き込み／消去が完了
すると、ＣＰＵ２へのクロックの供給が再開する。
Description
【０００１】
【発明の属する技術分野】この発明はフラッシュメモリ
内蔵マイクロコンピュータに関するものである。
内蔵マイクロコンピュータに関するものである。
【０００２】
【従来の技術】フラッシュメモリは、消去時に紫外線を
必要とするＥＰＲＯＭと異なり、書き込みのみならず消
去も電気的に行うことができるから、一度書き込んだデ
ータを容易に変更することが可能である。この使い勝手
の良さにより急速に市場に浸透しつつある。
必要とするＥＰＲＯＭと異なり、書き込みのみならず消
去も電気的に行うことができるから、一度書き込んだデ
ータを容易に変更することが可能である。この使い勝手
の良さにより急速に市場に浸透しつつある。
【０００３】従来のマスクＲＯＭやＥＰＲＯＭの代わり
にフラッシュメモリを内蔵したマイクロコンピュータも
急速に市場を拡大している。マイクロコンピュータに内
蔵したフラッシュメモリは、プログラムやデータを格納
するためのメモリとして使用する。
にフラッシュメモリを内蔵したマイクロコンピュータも
急速に市場を拡大している。マイクロコンピュータに内
蔵したフラッシュメモリは、プログラムやデータを格納
するためのメモリとして使用する。
【０００４】フラッシュメモリ内蔵マイクロコンピュー
タが内蔵するフラッシュメモリは、単体のフラッシュメ
モリと同様にフラッシュメモリライタを用いてプログラ
ム（書き込み）およびイレーズ（消去）を行うことがで
きる。しかしながら、フラッシュメモリライタを用いる
方法では、フラッシュメモリ内蔵マイクロコンピュータ
を基板に実装した後は、内蔵フラッシュメモリへの書き
込み／消去（通常、書き替えと言われる）を行うことが
できない。その理由は、フラッシュメモリライタは、フ
ラッシュメモリ内蔵マイクロコンピュータ・パッケージ
を搭載して内蔵フラッシュメモリへの書き込み／消去を
行うものであり、基板に実装された状態では書き込み／
消去を行えないからである。
タが内蔵するフラッシュメモリは、単体のフラッシュメ
モリと同様にフラッシュメモリライタを用いてプログラ
ム（書き込み）およびイレーズ（消去）を行うことがで
きる。しかしながら、フラッシュメモリライタを用いる
方法では、フラッシュメモリ内蔵マイクロコンピュータ
を基板に実装した後は、内蔵フラッシュメモリへの書き
込み／消去（通常、書き替えと言われる）を行うことが
できない。その理由は、フラッシュメモリライタは、フ
ラッシュメモリ内蔵マイクロコンピュータ・パッケージ
を搭載して内蔵フラッシュメモリへの書き込み／消去を
行うものであり、基板に実装された状態では書き込み／
消去を行えないからである。
【０００５】この不都合を解消して、基板に実装された
後でもフラッシュメモリ内蔵マイクロコンピュータの内
蔵フラッシュメモリへの書き込み／消去を、内蔵ＣＰＵ
を使用して行えるようにしたＣＰＵ書き替え機能を有す
るフラッシュメモリ内蔵マイクロコンピュータが提案さ
れている。
後でもフラッシュメモリ内蔵マイクロコンピュータの内
蔵フラッシュメモリへの書き込み／消去を、内蔵ＣＰＵ
を使用して行えるようにしたＣＰＵ書き替え機能を有す
るフラッシュメモリ内蔵マイクロコンピュータが提案さ
れている。
【０００６】図７は従来のＣＰＵ書き替え機能を有する
フラッシュメモリ内蔵マイクロコンピュータの一例を示
すブロック構成図であり、図において、１はマイクロコ
ンピュータ本体、２はＣＰＵ、３はマイクロコンピュー
タ本体１が内蔵するフラッシュメモリ、４はＣＰＵ２が
発行するフラッシュメモリ３への書き込みコマンドまた
は消去コマンドを実行してフラッシュメモリ３への書き
込み／消去を行うフラッシュ制御回路、５はデータバ
ス、６はデータバス５と外部とのインタフェースをとる
入出力端子、７はクロック生成回路、８は監視タイマ、
９は割り込み制御回路、１０はマイクロコンピュータ本
体１の周辺装置、２０は外部データバス、２１はこの外
部データバス２０とパーソナルコンピュータ２２とを接
続するインタフェース（Ｉ／Ｆ）回路、２２はフラッシ
ュメモリ３に書き込むべきデータを出力するパーソナル
コンピュータ（ＰＣ）、２３は発振子である。
フラッシュメモリ内蔵マイクロコンピュータの一例を示
すブロック構成図であり、図において、１はマイクロコ
ンピュータ本体、２はＣＰＵ、３はマイクロコンピュー
タ本体１が内蔵するフラッシュメモリ、４はＣＰＵ２が
発行するフラッシュメモリ３への書き込みコマンドまた
は消去コマンドを実行してフラッシュメモリ３への書き
込み／消去を行うフラッシュ制御回路、５はデータバ
ス、６はデータバス５と外部とのインタフェースをとる
入出力端子、７はクロック生成回路、８は監視タイマ、
９は割り込み制御回路、１０はマイクロコンピュータ本
体１の周辺装置、２０は外部データバス、２１はこの外
部データバス２０とパーソナルコンピュータ２２とを接
続するインタフェース（Ｉ／Ｆ）回路、２２はフラッシ
ュメモリ３に書き込むべきデータを出力するパーソナル
コンピュータ（ＰＣ）、２３は発振子である。
【０００７】図８はフラッシュ制御回路４の詳細を示す
ブロック構成図であり、図において、３１はフラッシュ
メモリ３への書き込み／消去を実行するフラッシュ書き
込み／消去実行部、３２はフラッシュ書き込み／消去実
行部３１を制御する制御データをＣＰＵ２から入出力す
るフラッシュ制御レジスタ、ＣＰＵ書き替えモード指定
ビット３２ａはフラッシュ制御レジスタ３２中に設けら
れたビジービット、３３はＣＰＵ２が書き込みコマンド
や消去コマンドを書き込むフラッシュコマンドレジスタ
である。
ブロック構成図であり、図において、３１はフラッシュ
メモリ３への書き込み／消去を実行するフラッシュ書き
込み／消去実行部、３２はフラッシュ書き込み／消去実
行部３１を制御する制御データをＣＰＵ２から入出力す
るフラッシュ制御レジスタ、ＣＰＵ書き替えモード指定
ビット３２ａはフラッシュ制御レジスタ３２中に設けら
れたビジービット、３３はＣＰＵ２が書き込みコマンド
や消去コマンドを書き込むフラッシュコマンドレジスタ
である。
【０００８】次に動作について説明する。クロック生成
回路７は、端子１７，１８を介して発振子２３との間で
発振した基準周波数のクロックを用いて、ＣＰＵ２用の
クロック７１，監視タイマ８用のクロック７２および周
辺装置１０用のクロック７３を生成して各々の装置に供
給する。監視タイマ８用のクロック７２を入力する監視
タイマ８は、カウントアップ型の場合、監視タイマ８用
のクロック７２をカウントし、オーバーフローが発生す
るとオーバーフロー信号８１を割り込み制御回路９へ出
力する。カウントダウン型の場合には、監視タイマ８用
のクロック７２をカウントし、アンダーフローが発生す
るとアンダーフロー信号を割り込み制御回路９へ出力す
る。以下、説明を簡単化するために、監視タイマ８とし
てカウントアップ型のものを使用する場合を説明する。
監視タイマ８からオーバーフロー信号８１を入力した割
り込み制御回路９は、ＣＰＵ２に対して監視タイマ割り
込み要求信号９１を出力する。
回路７は、端子１７，１８を介して発振子２３との間で
発振した基準周波数のクロックを用いて、ＣＰＵ２用の
クロック７１，監視タイマ８用のクロック７２および周
辺装置１０用のクロック７３を生成して各々の装置に供
給する。監視タイマ８用のクロック７２を入力する監視
タイマ８は、カウントアップ型の場合、監視タイマ８用
のクロック７２をカウントし、オーバーフローが発生す
るとオーバーフロー信号８１を割り込み制御回路９へ出
力する。カウントダウン型の場合には、監視タイマ８用
のクロック７２をカウントし、アンダーフローが発生す
るとアンダーフロー信号を割り込み制御回路９へ出力す
る。以下、説明を簡単化するために、監視タイマ８とし
てカウントアップ型のものを使用する場合を説明する。
監視タイマ８からオーバーフロー信号８１を入力した割
り込み制御回路９は、ＣＰＵ２に対して監視タイマ割り
込み要求信号９１を出力する。
【０００９】本来、監視タイマ８はＣＰＵ２の暴走を検
出するために設けたものである。すなわち、ＣＰＵ２が
暴走した場合、所定時間経過後に割り込み制御回路９が
監視タイマ割り込み要求信号９１を出力するから、ＣＰ
Ｕ２はこの監視タイマ割り込み要求信号９１を検出する
ことにより自らの暴走を認識する。その結果、監視タイ
マ割り込み要求信号９１に対応する割り込み処理を実行
することにより正常動作に復帰する。
出するために設けたものである。すなわち、ＣＰＵ２が
暴走した場合、所定時間経過後に割り込み制御回路９が
監視タイマ割り込み要求信号９１を出力するから、ＣＰ
Ｕ２はこの監視タイマ割り込み要求信号９１を検出する
ことにより自らの暴走を認識する。その結果、監視タイ
マ割り込み要求信号９１に対応する割り込み処理を実行
することにより正常動作に復帰する。
【００１０】このような監視タイマ８に本来の役割を果
たさせるためには、不必要なオーバーフローは生じない
方がよい。そのためには、一定時間内にＣＰＵ２が監視
タイマ８をリセットするようにしている。
たさせるためには、不必要なオーバーフローは生じない
方がよい。そのためには、一定時間内にＣＰＵ２が監視
タイマ８をリセットするようにしている。
【００１１】次に、フラッシュメモリ３へのデータの書
き込みをＣＰＵ２を用いて行う場合の動作を説明する。
パーソナルコンピュータ（ＰＣ）２２は、書き込むべき
データをインタフェース（Ｉ／Ｆ）回路２１へ適宜、供
給している。また、ＣＰＵ２を用いてフラッシュメモリ
３へのデータの書き込みを行うためのプログラムは、フ
ラッシュメモリ３自体に格納されており、ＣＰＵ２はこ
のプログラムを実行することによりフラッシュメモリ３
へのデータの書き込みを行う。この場合、フラッシュメ
モリ３はこのデータ書き込みの対象となる領域と書き込
み用プログラムを格納する領域とに分かれており、後者
には書き込み不可の設定を行うことができ、かつ、前者
にデータを書き込み中であってもプログラムの読み出し
を行うことができる。ＣＰＵ２を用いてフラッシュメモ
リ３へのデータの書き込みを行うためのプログラムを内
蔵ＲＡＭ（図示せず）に格納する方式もあるが、ここで
は立ち入らない。
き込みをＣＰＵ２を用いて行う場合の動作を説明する。
パーソナルコンピュータ（ＰＣ）２２は、書き込むべき
データをインタフェース（Ｉ／Ｆ）回路２１へ適宜、供
給している。また、ＣＰＵ２を用いてフラッシュメモリ
３へのデータの書き込みを行うためのプログラムは、フ
ラッシュメモリ３自体に格納されており、ＣＰＵ２はこ
のプログラムを実行することによりフラッシュメモリ３
へのデータの書き込みを行う。この場合、フラッシュメ
モリ３はこのデータ書き込みの対象となる領域と書き込
み用プログラムを格納する領域とに分かれており、後者
には書き込み不可の設定を行うことができ、かつ、前者
にデータを書き込み中であってもプログラムの読み出し
を行うことができる。ＣＰＵ２を用いてフラッシュメモ
リ３へのデータの書き込みを行うためのプログラムを内
蔵ＲＡＭ（図示せず）に格納する方式もあるが、ここで
は立ち入らない。
【００１２】ＣＰＵ２は、フラッシュ制御回路４内に設
けたフラッシュ制御レジスタ３２の中のＣＰＵ書き替え
モード指定ビット３２ａにフラグを立てる（例えば
“１”を書き込む）。この結果、フラッシュ制御レジス
タ３２はフラッシュ書き込み／消去実行部３１へＣＰＵ
書き替えモード指定信号４１を出力する。フラッシュ書
き込み／消去実行部３１は、このＣＰＵ書き替えモード
指定信号４１を入力すると、フラッシュコマンドレジス
タ３３に書き込まれるコマンドを実行できるように待機
する。この待機中にＣＰＵ２がフラッシュコマンドレジ
スタ３３に書き込みコマンドを書き込むと、フラッシュ
書き込み／消去実行部３１はこの書き込みコマンドを解
読してフラッシュメモリ３への書き込みを行うシーケン
スを開始する。
けたフラッシュ制御レジスタ３２の中のＣＰＵ書き替え
モード指定ビット３２ａにフラグを立てる（例えば
“１”を書き込む）。この結果、フラッシュ制御レジス
タ３２はフラッシュ書き込み／消去実行部３１へＣＰＵ
書き替えモード指定信号４１を出力する。フラッシュ書
き込み／消去実行部３１は、このＣＰＵ書き替えモード
指定信号４１を入力すると、フラッシュコマンドレジス
タ３３に書き込まれるコマンドを実行できるように待機
する。この待機中にＣＰＵ２がフラッシュコマンドレジ
スタ３３に書き込みコマンドを書き込むと、フラッシュ
書き込み／消去実行部３１はこの書き込みコマンドを解
読してフラッシュメモリ３への書き込みを行うシーケン
スを開始する。
【００１３】まず、ＣＰＵ２が、書き込むべきデータを
インタフェース（Ｉ／Ｆ）回路２１を介してパーソナル
コンピュータ（ＰＣ）２２から読み込み、データバス５
を介してフラッシュメモリ３に転送する。次いで、フラ
ッシュ書き込み／消去実行部３１が、転送された書き込
むべきデータを所定のシーケンスに従ってフラッシュメ
モリ３に実際に書き込む。フラッシュメモリ３への書き
込みは、図示されていないがフラッシュ書き込み／消去
実行部３１が内蔵するリングオッシレータ，クロック生
成回路，シーケンサなどによりクロックを生成し、この
クロックをカウントして所定の時間ごとに各書き込み手
順を実行することにより行う。このフラッシュ書き込み
／消去実行部３１による書き込み処理は、ＣＰＵ２の動
作とは独立に実行される。つまり、ＣＰＵ２は、フラッ
シュコマンドレジスタ３３に書き込みコマンドを書き込
むだけでよいから、コマンド書き込み後は他の処理にＣ
ＰＵ時間を振り向けることができる。
インタフェース（Ｉ／Ｆ）回路２１を介してパーソナル
コンピュータ（ＰＣ）２２から読み込み、データバス５
を介してフラッシュメモリ３に転送する。次いで、フラ
ッシュ書き込み／消去実行部３１が、転送された書き込
むべきデータを所定のシーケンスに従ってフラッシュメ
モリ３に実際に書き込む。フラッシュメモリ３への書き
込みは、図示されていないがフラッシュ書き込み／消去
実行部３１が内蔵するリングオッシレータ，クロック生
成回路，シーケンサなどによりクロックを生成し、この
クロックをカウントして所定の時間ごとに各書き込み手
順を実行することにより行う。このフラッシュ書き込み
／消去実行部３１による書き込み処理は、ＣＰＵ２の動
作とは独立に実行される。つまり、ＣＰＵ２は、フラッ
シュコマンドレジスタ３３に書き込みコマンドを書き込
むだけでよいから、コマンド書き込み後は他の処理にＣ
ＰＵ時間を振り向けることができる。
【００１４】フラッシュ書き込み／消去実行部３１は、
書き込み処理実行中に書き込み／消去ビジー信号４２を
出力する。この書き込み／消去ビジー信号４２は、フラ
ッシュ制御レジスタ３２中のＣＰＵ書き替えモード指定
ビット３２ａにイネーブル（例えば“１”）をセットす
る。ＣＰＵ２はデータバス５を介してＣＰＵ書き替えモ
ード指定ビット３２ａの内容を読み出すことができるか
ら、ＣＰＵ２は書き込み期間中絶えずＣＰＵ書き替えモ
ード指定ビット３２ａを読み出し続け（ポーリングと呼
ばれる）、書き込みが終了してＣＰＵ書き替えモード指
定ビット３２ａがディセーブル（この場合“０”）とな
るのを待つ。
書き込み処理実行中に書き込み／消去ビジー信号４２を
出力する。この書き込み／消去ビジー信号４２は、フラ
ッシュ制御レジスタ３２中のＣＰＵ書き替えモード指定
ビット３２ａにイネーブル（例えば“１”）をセットす
る。ＣＰＵ２はデータバス５を介してＣＰＵ書き替えモ
ード指定ビット３２ａの内容を読み出すことができるか
ら、ＣＰＵ２は書き込み期間中絶えずＣＰＵ書き替えモ
ード指定ビット３２ａを読み出し続け（ポーリングと呼
ばれる）、書き込みが終了してＣＰＵ書き替えモード指
定ビット３２ａがディセーブル（この場合“０”）とな
るのを待つ。
【００１５】このＣＰＵ書き替えモード指定ビット３２
ａがディセーブルになったのを確認したら、ＣＰＵ２は
フラッシュメモリ３にデータが正しく書き込まれたか否
かのベリファイチェックを行う。このベリファイチェッ
クには、フラッシュメモリ３に書き込んだデータを直接
読み出してベリファイする方式と、フラッシュコマンド
レジスタ３３に書き込み比較コマンドを書き込む方式の
二つがある。
ａがディセーブルになったのを確認したら、ＣＰＵ２は
フラッシュメモリ３にデータが正しく書き込まれたか否
かのベリファイチェックを行う。このベリファイチェッ
クには、フラッシュメモリ３に書き込んだデータを直接
読み出してベリファイする方式と、フラッシュコマンド
レジスタ３３に書き込み比較コマンドを書き込む方式の
二つがある。
【００１６】ベリファイチェックの結果、フラッシュメ
モリ３へのデータの書き込みが正常に行われているのが
確認できたら、ＣＰＵ２はフラッシュコマンドレジスタ
３３に書き込みコマンドを書き込んで次のデータの書き
込みを行う。
モリ３へのデータの書き込みが正常に行われているのが
確認できたら、ＣＰＵ２はフラッシュコマンドレジスタ
３３に書き込みコマンドを書き込んで次のデータの書き
込みを行う。
【００１７】続いて、ＣＰＵ２を用いてフラッシュメモ
リ３の消去を行う場合の動作について説明する。まず、
ＣＰＵ２はフラッシュ制御回路４内に設けたフラッシュ
制御レジスタ３２中のＣＰＵ書き替えモード指定ビット
３２ａにフラグを立てた後、フラッシュコマンドレジス
タ３３に消去コマンドを書き込む。この場合、フラッシ
ュメモリ３はこの消去の対象となる領域と消去用プログ
ラムを格納する領域とに分かれており、後者には消去不
可の設定を行うことができ、かつ、前者の領域を消去中
であってもプログラムの読み出しを行うことができる。
フラッシュ書き込み／消去実行部３１は、フラッシュコ
マンドレジスタ３３に書き込まれた消去コマンドを解読
すると、所定のシーケンスに従ってフラッシュメモリ３
の消去を実行する。
リ３の消去を行う場合の動作について説明する。まず、
ＣＰＵ２はフラッシュ制御回路４内に設けたフラッシュ
制御レジスタ３２中のＣＰＵ書き替えモード指定ビット
３２ａにフラグを立てた後、フラッシュコマンドレジス
タ３３に消去コマンドを書き込む。この場合、フラッシ
ュメモリ３はこの消去の対象となる領域と消去用プログ
ラムを格納する領域とに分かれており、後者には消去不
可の設定を行うことができ、かつ、前者の領域を消去中
であってもプログラムの読み出しを行うことができる。
フラッシュ書き込み／消去実行部３１は、フラッシュコ
マンドレジスタ３３に書き込まれた消去コマンドを解読
すると、所定のシーケンスに従ってフラッシュメモリ３
の消去を実行する。
【００１８】フラッシュ書き込み／消去実行部３１は、
消去処理実行中に書き込み／消去ビジー信号４２を出力
する。この書き込み／消去ビジー信号４２は、フラッシ
ュ制御レジスタ３２中のＣＰＵ書き替えモード指定ビッ
ト３２ａにイネーブル（例えば“１”）をセットする。
上述したように、ＣＰＵ２はデータバス５を介してＣＰ
Ｕ書き替えモード指定ビット３２ａの内容を読み出すこ
とができるから、ＣＰＵ２は消去期間中絶えずＣＰＵ書
き替えモード指定ビット３２ａをポーリングし続け、消
去が終了してＣＰＵ書き替えモード指定ビット３２ａが
ディセーブル（この場合“０”）となるのを待つ。
消去処理実行中に書き込み／消去ビジー信号４２を出力
する。この書き込み／消去ビジー信号４２は、フラッシ
ュ制御レジスタ３２中のＣＰＵ書き替えモード指定ビッ
ト３２ａにイネーブル（例えば“１”）をセットする。
上述したように、ＣＰＵ２はデータバス５を介してＣＰ
Ｕ書き替えモード指定ビット３２ａの内容を読み出すこ
とができるから、ＣＰＵ２は消去期間中絶えずＣＰＵ書
き替えモード指定ビット３２ａをポーリングし続け、消
去が終了してＣＰＵ書き替えモード指定ビット３２ａが
ディセーブル（この場合“０”）となるのを待つ。
【００１９】ところで、フラッシュメモリ３への書き込
み時間および消去時間は、ＣＰＵ２の動作時間（サイク
ル時間）に比べて１００倍〜１０００倍の単位で長い。
このため、監視タイマ８がオーバーフローを起こし、不
要な監視タイマ割り込みが発生する。これを防ぐため
に、ＣＰＵ２は一定期間内に必ず監視タイマ８をリセッ
トする必要がある。監視タイマ８は本来、ＣＰＵ２の暴
走を検出するために設けたものであり、不必要なオーバ
ーフローは起こさない方がよい。しかしながら、フラッ
シュメモリ３への書き込みおよび消去に起因してオーバ
ーフローが生じるから、通常よりも頻繁に監視タイマ８
をリセットする必要がある。この結果、ソフトウエアに
過大な負荷がかかることになる。
み時間および消去時間は、ＣＰＵ２の動作時間（サイク
ル時間）に比べて１００倍〜１０００倍の単位で長い。
このため、監視タイマ８がオーバーフローを起こし、不
要な監視タイマ割り込みが発生する。これを防ぐため
に、ＣＰＵ２は一定期間内に必ず監視タイマ８をリセッ
トする必要がある。監視タイマ８は本来、ＣＰＵ２の暴
走を検出するために設けたものであり、不必要なオーバ
ーフローは起こさない方がよい。しかしながら、フラッ
シュメモリ３への書き込みおよび消去に起因してオーバ
ーフローが生じるから、通常よりも頻繁に監視タイマ８
をリセットする必要がある。この結果、ソフトウエアに
過大な負荷がかかることになる。
【００２０】上述の例では、フラッシュメモリ３への書
き込みまたは消去の間中、ＣＰＵ２がＣＰＵ書き替えモ
ード指定ビット３２ａを常時ポーリングすることにより
書き込みまたは消去の完了を知得する方法を示した。し
かしながら、この方法ではＣＰＵ２がスタンバイできな
い。すなわち、ＣＰＵ２は、ポーリングにＣＰＵ時間を
取られ、他の処理に対応する状態になれない。ＣＰＵ２
がスタンバイできるようにするには、ポーリングを不要
にする必要がある。これを実現するために、フラッシュ
メモリ３への書き込みまたは消去が完了した時点で、フ
ラッシュ書き込み／消去実行部３１が割り込み制御回路
９に割り込み要求を出力するようにして、書き込みまた
は消去の完了を割り込み信号によってＣＰＵ２に伝達す
る方法がある。
き込みまたは消去の間中、ＣＰＵ２がＣＰＵ書き替えモ
ード指定ビット３２ａを常時ポーリングすることにより
書き込みまたは消去の完了を知得する方法を示した。し
かしながら、この方法ではＣＰＵ２がスタンバイできな
い。すなわち、ＣＰＵ２は、ポーリングにＣＰＵ時間を
取られ、他の処理に対応する状態になれない。ＣＰＵ２
がスタンバイできるようにするには、ポーリングを不要
にする必要がある。これを実現するために、フラッシュ
メモリ３への書き込みまたは消去が完了した時点で、フ
ラッシュ書き込み／消去実行部３１が割り込み制御回路
９に割り込み要求を出力するようにして、書き込みまた
は消去の完了を割り込み信号によってＣＰＵ２に伝達す
る方法がある。
【００２１】上述の例では、フラッシュメモリ３は書き
込み／消去対象領域と、書き込み／消去プログラム格納
領域とが分割されており、後者は書き込み／消去中に書
き込み／消去プログラムを読み出すことができる構成の
ものを示した。しかしながら、フラッシュメモリ内蔵マ
イクロコンピュータの中にはフラッシュメモリ３が書き
込み／消去対象領域と、書き込み／消去プログラム格納
領域とが分割されており、書き込み／消去プログラム格
納領域のように書き込み／消去の対象とならない領域を
設定することができるが、書き込み／消去対象領域に対
する書き込み／消去中は、この領域を読み出し不可とす
るものもある。このようなものでは、書き込み／消去中
に書き込み／消去プログラムを読み出すことができない
から、書き込み／消去を実行する前に書き込み／消去プ
ログラムを一旦ＲＡＭに転送し、このＲＡＭ内に格納さ
れた書き込み／消去プログラムによりフラッシュメモリ
３の書き込み／消去を実行する必要がある。
込み／消去対象領域と、書き込み／消去プログラム格納
領域とが分割されており、後者は書き込み／消去中に書
き込み／消去プログラムを読み出すことができる構成の
ものを示した。しかしながら、フラッシュメモリ内蔵マ
イクロコンピュータの中にはフラッシュメモリ３が書き
込み／消去対象領域と、書き込み／消去プログラム格納
領域とが分割されており、書き込み／消去プログラム格
納領域のように書き込み／消去の対象とならない領域を
設定することができるが、書き込み／消去対象領域に対
する書き込み／消去中は、この領域を読み出し不可とす
るものもある。このようなものでは、書き込み／消去中
に書き込み／消去プログラムを読み出すことができない
から、書き込み／消去を実行する前に書き込み／消去プ
ログラムを一旦ＲＡＭに転送し、このＲＡＭ内に格納さ
れた書き込み／消去プログラムによりフラッシュメモリ
３の書き込み／消去を実行する必要がある。
【００２２】
【発明が解決しようとする課題】従来のフラッシュメモ
リ内蔵マイクロコンピュータは以上のように構成されて
いるので、次のような課題があった。 （１）フラッシュメモリへの書き込みまたは消去の間
中、ＣＰＵは書き込みまたは消去の完了を検出するため
に常時ポーリングを実行する必要があるので、このポー
リングの実行のためにソフトウエアに過大な負荷がかか
るという課題があった。 （２）ポーリングの代わりに、フラッシュメモリへの書
き込みまたは消去の完了を割り込み信号によってＣＰＵ
に伝達する方法を採用すると、割り込み処理を実行する
ためにＣＰＵ時間が浪費されるという課題が生じる。 （３）フラッシュメモリへの書き込みまたは消去に起因
して監視タイマのオーバーフローが生じるため、監視タ
イマのリセットを所定時間内に頻繁に行う必要がある。
したがって、プログラムの随所に監視タイマをリセット
する命令を挿入する必要があるので、ソフトウエアに過
大な負荷がかかるとともに、監視タイマリセット命令が
適所に配置されているいるか否かを検証するのに時間を
要し、ソフトウエアの開発に手間がかかるという課題が
あった。 （４）フラッシュメモリへの書き込み／消去中には、書
き込み／消去の対象となっていない領域から読み出しが
できないフラッシュメモリ内蔵マイクロコンピュータで
は、書き込み／消去プログラムを一旦ＲＡＭに転送して
からＲＡＭ内に格納したプログラムにより書き込み／消
去を実行する必要があるため、ソフトウエアの負荷が増
大するとともに、ＲＡＭの容量（一般にＲＯＭの容量の
数％）の制限を受けるので、精緻なアルゴリズムを具体
化するのに十分な大きさのサイズを有する書き込み／消
去用プログラムを搭載することができないという課題が
あった。
リ内蔵マイクロコンピュータは以上のように構成されて
いるので、次のような課題があった。 （１）フラッシュメモリへの書き込みまたは消去の間
中、ＣＰＵは書き込みまたは消去の完了を検出するため
に常時ポーリングを実行する必要があるので、このポー
リングの実行のためにソフトウエアに過大な負荷がかか
るという課題があった。 （２）ポーリングの代わりに、フラッシュメモリへの書
き込みまたは消去の完了を割り込み信号によってＣＰＵ
に伝達する方法を採用すると、割り込み処理を実行する
ためにＣＰＵ時間が浪費されるという課題が生じる。 （３）フラッシュメモリへの書き込みまたは消去に起因
して監視タイマのオーバーフローが生じるため、監視タ
イマのリセットを所定時間内に頻繁に行う必要がある。
したがって、プログラムの随所に監視タイマをリセット
する命令を挿入する必要があるので、ソフトウエアに過
大な負荷がかかるとともに、監視タイマリセット命令が
適所に配置されているいるか否かを検証するのに時間を
要し、ソフトウエアの開発に手間がかかるという課題が
あった。 （４）フラッシュメモリへの書き込み／消去中には、書
き込み／消去の対象となっていない領域から読み出しが
できないフラッシュメモリ内蔵マイクロコンピュータで
は、書き込み／消去プログラムを一旦ＲＡＭに転送して
からＲＡＭ内に格納したプログラムにより書き込み／消
去を実行する必要があるため、ソフトウエアの負荷が増
大するとともに、ＲＡＭの容量（一般にＲＯＭの容量の
数％）の制限を受けるので、精緻なアルゴリズムを具体
化するのに十分な大きさのサイズを有する書き込み／消
去用プログラムを搭載することができないという課題が
あった。
【００２３】この発明は上記のような課題を解決するた
めになされたもので、フラッシュメモリへの書き込み／
消去時におけるソフトウエアの負荷を軽減させることの
できるフラッシュメモリ内蔵マイクロコンピュータを得
ることを目的とする。
めになされたもので、フラッシュメモリへの書き込み／
消去時におけるソフトウエアの負荷を軽減させることの
できるフラッシュメモリ内蔵マイクロコンピュータを得
ることを目的とする。
【００２４】
【課題を解決するための手段】請求項１記載の発明に係
るフラッシュメモリ内蔵マイクロコンピュータは、ＣＰ
Ｕが発行するフラッシュメモリへの書き込み／消去コマ
ンドを実行してフラッシュメモリへの書き込み／消去を
行うフラッシュ制御回路が出力する信号に基づいて、フ
ラッシュメモリへの書き込み／消去期間中クロック生成
手段からＣＰＵへのクロックの供給を停止するものであ
る。
るフラッシュメモリ内蔵マイクロコンピュータは、ＣＰ
Ｕが発行するフラッシュメモリへの書き込み／消去コマ
ンドを実行してフラッシュメモリへの書き込み／消去を
行うフラッシュ制御回路が出力する信号に基づいて、フ
ラッシュメモリへの書き込み／消去期間中クロック生成
手段からＣＰＵへのクロックの供給を停止するものであ
る。
【００２５】請求項２記載の発明に係るフラッシュメモ
リ内蔵マイクロコンピュータは、ＣＰＵが発行するフラ
ッシュメモリへの書き込み／消去コマンドを実行してフ
ラッシュメモリへの書き込み／消去を行うフラッシュ制
御回路が出力する信号に基づいて、フラッシュメモリへ
の書き込み／消去期間中クロック生成手段から監視タイ
マへのクロックの供給を停止するものである。
リ内蔵マイクロコンピュータは、ＣＰＵが発行するフラ
ッシュメモリへの書き込み／消去コマンドを実行してフ
ラッシュメモリへの書き込み／消去を行うフラッシュ制
御回路が出力する信号に基づいて、フラッシュメモリへ
の書き込み／消去期間中クロック生成手段から監視タイ
マへのクロックの供給を停止するものである。
【００２６】請求項３記載の発明に係るフラッシュメモ
リ内蔵マイクロコンピュータは、ＣＰＵが発行するフラ
ッシュメモリへの書き込み／消去コマンドを実行してフ
ラッシュメモリへの書き込み／消去を行うフラッシュ制
御回路が出力する信号に基づいて、フラッシュメモリへ
の書き込み／消去期間中クロック生成手段からＣＰＵへ
のクロックの供給およびクロック生成手段から監視タイ
マへのクロックの供給を停止するものである。
リ内蔵マイクロコンピュータは、ＣＰＵが発行するフラ
ッシュメモリへの書き込み／消去コマンドを実行してフ
ラッシュメモリへの書き込み／消去を行うフラッシュ制
御回路が出力する信号に基づいて、フラッシュメモリへ
の書き込み／消去期間中クロック生成手段からＣＰＵへ
のクロックの供給およびクロック生成手段から監視タイ
マへのクロックの供給を停止するものである。
【００２７】請求項４記載の発明に係るフラッシュメモ
リ内蔵マイクロコンピュータは、消去エラーフラグレジ
スタを設け、フラッシュメモリの消去時にエラーが生じ
た場合にフラッシュ制御回路が出力する消去エラー信号
によりセットするようにしたものである。
リ内蔵マイクロコンピュータは、消去エラーフラグレジ
スタを設け、フラッシュメモリの消去時にエラーが生じ
た場合にフラッシュ制御回路が出力する消去エラー信号
によりセットするようにしたものである。
【００２８】請求項５記載の発明に係るフラッシュメモ
リ内蔵マイクロコンピュータは、ビジー信号出力許可ビ
ット保持手段がフラッシュ制御回路の状態を外部へ出力
するか否かを決定するビットを保持し、ポート入出力制
御回路がビジー信号出力許可ビット保持手段の状態に応
じて、テスト端子兼用入出力ポートをテスト端子と成す
か汎用入出力ポートと成すかを制御するものである。
リ内蔵マイクロコンピュータは、ビジー信号出力許可ビ
ット保持手段がフラッシュ制御回路の状態を外部へ出力
するか否かを決定するビットを保持し、ポート入出力制
御回路がビジー信号出力許可ビット保持手段の状態に応
じて、テスト端子兼用入出力ポートをテスト端子と成す
か汎用入出力ポートと成すかを制御するものである。
【００２９】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１によるフ
ラッシュメモリ内蔵マイクロコンピュータを示すブロッ
ク構成図である。図において、１はマイクロコンピュー
タ本体、２はＣＰＵ、３はマイクロコンピュータ本体１
が内蔵するフラッシュメモリ、４はＣＰＵ２が発行する
フラッシュメモリ３への書き込みコマンドまたは消去コ
マンドを実行してフラッシュメモリ３への書き込み／消
去を行うフラッシュ制御回路、５はデータバス、６はデ
ータバス５と外部とのインタフェースをとる入出力端
子、７はクロック生成回路（クロック生成手段）、８は
監視タイマ、９は割り込み制御回路、１０はタイマ，シ
リアルＩ／Ｏ，ＡＤ変換器などのマイクロコンピュータ
本体１の周辺装置、２０は外部データバス、２１はこの
外部データバス２０とパーソナルコンピュータ２２とを
接続するインタフェース（Ｉ／Ｆ）回路、２２はフラッ
シュメモリ３に書き込むべきデータを出力するパーソナ
ルコンピュータ（ＰＣ）、２３は例えばセラミック発振
子，水晶発振子などの発振子（クロック生成手段）であ
る。
説明する。 実施の形態１．図１はこの発明の実施の形態１によるフ
ラッシュメモリ内蔵マイクロコンピュータを示すブロッ
ク構成図である。図において、１はマイクロコンピュー
タ本体、２はＣＰＵ、３はマイクロコンピュータ本体１
が内蔵するフラッシュメモリ、４はＣＰＵ２が発行する
フラッシュメモリ３への書き込みコマンドまたは消去コ
マンドを実行してフラッシュメモリ３への書き込み／消
去を行うフラッシュ制御回路、５はデータバス、６はデ
ータバス５と外部とのインタフェースをとる入出力端
子、７はクロック生成回路（クロック生成手段）、８は
監視タイマ、９は割り込み制御回路、１０はタイマ，シ
リアルＩ／Ｏ，ＡＤ変換器などのマイクロコンピュータ
本体１の周辺装置、２０は外部データバス、２１はこの
外部データバス２０とパーソナルコンピュータ２２とを
接続するインタフェース（Ｉ／Ｆ）回路、２２はフラッ
シュメモリ３に書き込むべきデータを出力するパーソナ
ルコンピュータ（ＰＣ）、２３は例えばセラミック発振
子，水晶発振子などの発振子（クロック生成手段）であ
る。
【００３０】４５はＣＰＵ書き替えモード指定信号４１
と書き込み／消去ビジー信号４２とのＮＡＮＤをとるＮ
ＡＮＤゲート、７６はクロック生成回路７が生成するＣ
ＰＵ２用のクロック７１とＮＡＮＤゲート４５の出力信
号４６とのＡＮＤをとるＡＮＤゲート（ＣＰＵ用クロッ
ク制御手段）である。
と書き込み／消去ビジー信号４２とのＮＡＮＤをとるＮ
ＡＮＤゲート、７６はクロック生成回路７が生成するＣ
ＰＵ２用のクロック７１とＮＡＮＤゲート４５の出力信
号４６とのＡＮＤをとるＡＮＤゲート（ＣＰＵ用クロッ
ク制御手段）である。
【００３１】次に動作について説明する。この実施の形
態１のフラッシュ制御回路４の詳細も図８に示したもの
と同じであるから、ＣＰＵ２は、フラッシュメモリ３へ
の書き込みまたは消去に先立って、フラッシュ制御レジ
スタ３２中のＣＰＵ書き替えモード指定ビット３２ａに
“１”を書き込むので、ＣＰＵ書き替えモード指定信号
４１は“１”となる。このＣＰＵ書き替えモード指定信
号４１を受信したフラッシュ書き込み／消去実行部３１
は書き込み／消去ビジー信号４２を出力する。この結
果、フラッシュメモリ３への書き込み中または消去中に
フラッシュ制御回路４が出力するＣＰＵ書き替えモード
指定信号４１および書き込み／消去ビジー信号４２は共
に“１”であるから、ＮＡＮＤゲート４５の出力信号４
６は“０”となる。したがって、ＡＮＤゲート７１の出
力７１ａは“０”に固定されるから、ＣＰＵ２へのクロ
ックの供給は停止する。フラッシュメモリ３への書き込
みまたは消去が完了すると書き込み／消去ビジー信号４
２が“０”となるから、ＮＡＮＤゲート４５の出力信号
４６は“１”となる。したがって、ＡＮＤゲート７６の
出力７１ａが“１”となるから、ＣＰＵ２へのクロック
の供給が再開する。
態１のフラッシュ制御回路４の詳細も図８に示したもの
と同じであるから、ＣＰＵ２は、フラッシュメモリ３へ
の書き込みまたは消去に先立って、フラッシュ制御レジ
スタ３２中のＣＰＵ書き替えモード指定ビット３２ａに
“１”を書き込むので、ＣＰＵ書き替えモード指定信号
４１は“１”となる。このＣＰＵ書き替えモード指定信
号４１を受信したフラッシュ書き込み／消去実行部３１
は書き込み／消去ビジー信号４２を出力する。この結
果、フラッシュメモリ３への書き込み中または消去中に
フラッシュ制御回路４が出力するＣＰＵ書き替えモード
指定信号４１および書き込み／消去ビジー信号４２は共
に“１”であるから、ＮＡＮＤゲート４５の出力信号４
６は“０”となる。したがって、ＡＮＤゲート７１の出
力７１ａは“０”に固定されるから、ＣＰＵ２へのクロ
ックの供給は停止する。フラッシュメモリ３への書き込
みまたは消去が完了すると書き込み／消去ビジー信号４
２が“０”となるから、ＮＡＮＤゲート４５の出力信号
４６は“１”となる。したがって、ＡＮＤゲート７６の
出力７１ａが“１”となるから、ＣＰＵ２へのクロック
の供給が再開する。
【００３２】この実施の形態１は、以上のように動作す
るから、フラッシュメモリ３への書き込み／消去中にク
ロックの供給が停止することによりＣＰＵ２が自動的に
停止するとともに、書き込み／消去完了後にはクロック
の供給が再開することによりＣＰＵ２も自動的に動作を
再開する。したがって、ＣＰＵ２は、例えば、フラッシ
ュメモリ３へのデータ書き込みの際に、データ書き込み
完了後にポーリングを実行することなく、次の処理であ
る書き込み比較を実行することができる。
るから、フラッシュメモリ３への書き込み／消去中にク
ロックの供給が停止することによりＣＰＵ２が自動的に
停止するとともに、書き込み／消去完了後にはクロック
の供給が再開することによりＣＰＵ２も自動的に動作を
再開する。したがって、ＣＰＵ２は、例えば、フラッシ
ュメモリ３へのデータ書き込みの際に、データ書き込み
完了後にポーリングを実行することなく、次の処理であ
る書き込み比較を実行することができる。
【００３３】以上のように、この実施の形態１によれ
ば、フラッシュメモリへの書き込み／消去の完了を検出
するためにポーリングを実行する必要がないから、その
ためのプログラムが不要になる。また、書き込み／消去
完了割り込みも必要としないから、そのためのハードウ
エアや割り込み処理プログラムを必要としない。これら
の結果、フラッシュメモリへの書き込み／消去時におけ
るソフトウエアの負荷が軽減する。また、フラッシュメ
モリへの書き込み／消去中に、書き込み／消去の対象で
ない領域の読み出しができないフラッシュメモリ内蔵マ
イクロコンピュータにおいては、書き込み／消去中にＣ
ＰＵが停止し、ＣＰＵは書き込み／消去プログラムの読
み出しを行わないから、書き込み／消去プログラムを格
納している領域を読み出すことができなくとも何ら差し
支えがない。したがって、書き込み／消去プログラムを
一旦ＲＡＭに転送するといった手間を省くことができ
る。これにより、書き込み／消去プログラムのサイズが
ＲＡＭの容量の制限を受けることもない。
ば、フラッシュメモリへの書き込み／消去の完了を検出
するためにポーリングを実行する必要がないから、その
ためのプログラムが不要になる。また、書き込み／消去
完了割り込みも必要としないから、そのためのハードウ
エアや割り込み処理プログラムを必要としない。これら
の結果、フラッシュメモリへの書き込み／消去時におけ
るソフトウエアの負荷が軽減する。また、フラッシュメ
モリへの書き込み／消去中に、書き込み／消去の対象で
ない領域の読み出しができないフラッシュメモリ内蔵マ
イクロコンピュータにおいては、書き込み／消去中にＣ
ＰＵが停止し、ＣＰＵは書き込み／消去プログラムの読
み出しを行わないから、書き込み／消去プログラムを格
納している領域を読み出すことができなくとも何ら差し
支えがない。したがって、書き込み／消去プログラムを
一旦ＲＡＭに転送するといった手間を省くことができ
る。これにより、書き込み／消去プログラムのサイズが
ＲＡＭの容量の制限を受けることもない。
【００３４】実施の形態２．図２はこの発明の実施の形
態２によるフラッシュメモリ内蔵マイクロコンピュータ
を示すブロック構成図である。図において図１に示した
ものと同一あるいは相当する部分には同一符号を付しそ
の説明を省略する。
態２によるフラッシュメモリ内蔵マイクロコンピュータ
を示すブロック構成図である。図において図１に示した
ものと同一あるいは相当する部分には同一符号を付しそ
の説明を省略する。
【００３５】７７はクロック生成回路が生成する監視タ
イマ８用のクロック７２とＮＡＮＤゲート４５の出力信
号４６とのＡＮＤをとるＡＮＤゲート（監視タイマ用ク
ロック制御手段）である。
イマ８用のクロック７２とＮＡＮＤゲート４５の出力信
号４６とのＡＮＤをとるＡＮＤゲート（監視タイマ用ク
ロック制御手段）である。
【００３６】次に動作について説明する。フラッシュメ
モリ３への書き込み中または消去中、フラッシュ制御回
路４が出力するＣＰＵ書き替えモード指定信号４１およ
び書き込み／消去ビジー信号４２は共に“１”であるか
ら、ＮＡＮＤゲート４５の出力信号４６は“０”とな
り、ＡＮＤゲート７７の出力７２ａは“０”に固定され
るから、監視タイマ８へのクロックの供給は停止する。
フラッシュメモリ３への書き込みまたは消去が完了する
と書き込み／消去ビジー信号４２が“０”となるから、
ＮＡＮＤゲート４５の出力信号４６は“１”となり、Ａ
ＮＤゲート７７の出力７２ａが“１”となるので、監視
タイマ８へのクロックの供給が再開する。
モリ３への書き込み中または消去中、フラッシュ制御回
路４が出力するＣＰＵ書き替えモード指定信号４１およ
び書き込み／消去ビジー信号４２は共に“１”であるか
ら、ＮＡＮＤゲート４５の出力信号４６は“０”とな
り、ＡＮＤゲート７７の出力７２ａは“０”に固定され
るから、監視タイマ８へのクロックの供給は停止する。
フラッシュメモリ３への書き込みまたは消去が完了する
と書き込み／消去ビジー信号４２が“０”となるから、
ＮＡＮＤゲート４５の出力信号４６は“１”となり、Ａ
ＮＤゲート７７の出力７２ａが“１”となるので、監視
タイマ８へのクロックの供給が再開する。
【００３７】この実施の形態２は、以上のように動作す
るから、フラッシュメモリ３への書き込み／消去中にク
ロックの供給が停止することにより監視タイマ８が自動
的にカウントを停止するとともに、書き込み／消去完了
後にはクロックの供給が再開することにより監視タイマ
８も自動的にカウントを再開する。
るから、フラッシュメモリ３への書き込み／消去中にク
ロックの供給が停止することにより監視タイマ８が自動
的にカウントを停止するとともに、書き込み／消去完了
後にはクロックの供給が再開することにより監視タイマ
８も自動的にカウントを再開する。
【００３８】以上のように、この実施の形態２によれ
ば、監視タイマ８のカウントが従来に比べて大幅に遅れ
るから、これに応じてＣＰＵ２が監視タイマ８をリセッ
トする回数を大幅に少なくすることができるので、フラ
ッシュメモリへの書き込み／消去時におけるソフトウエ
アの負荷を軽減することができる。
ば、監視タイマ８のカウントが従来に比べて大幅に遅れ
るから、これに応じてＣＰＵ２が監視タイマ８をリセッ
トする回数を大幅に少なくすることができるので、フラ
ッシュメモリへの書き込み／消去時におけるソフトウエ
アの負荷を軽減することができる。
【００３９】実施の形態３．図３はこの発明の実施の形
態３によるフラッシュメモリ内蔵マイクロコンピュータ
を示すブロック構成図である。図において図１および図
２に示したものと同一あるいは相当する部分には同一符
号を付しその説明を省略する。
態３によるフラッシュメモリ内蔵マイクロコンピュータ
を示すブロック構成図である。図において図１および図
２に示したものと同一あるいは相当する部分には同一符
号を付しその説明を省略する。
【００４０】次に動作について説明する。フラッシュメ
モリ３への書き込み中または消去中、フラッシュ制御回
路４が出力するＣＰＵ書き替えモード指定信号４１およ
び書き込み／消去ビジー信号４２は共に“１”であるか
ら、ＮＡＮＤゲート４５の出力信号４６は“０”とな
る。この結果、ＡＮＤゲート７６の出力７１ａおよびＡ
ＮＤゲート７７の出力７２ａは“０”に固定されるか
ら、ＣＰＵ２および監視タイマ８へのクロックの供給は
停止する。フラッシュメモリ３への書き込みまたは消去
が完了すると書き込み／消去ビジー信号４２が“０”と
なるから、ＮＡＮＤゲート４５の出力信号４６は“１”
となる。この結果、ＡＮＤゲート７６の出力７１ａおよ
びＡＮＤゲート７７の出力７２ａが“１”となるので、
ＣＰＵ２および監視タイマ８へのクロックの供給が再開
する。
モリ３への書き込み中または消去中、フラッシュ制御回
路４が出力するＣＰＵ書き替えモード指定信号４１およ
び書き込み／消去ビジー信号４２は共に“１”であるか
ら、ＮＡＮＤゲート４５の出力信号４６は“０”とな
る。この結果、ＡＮＤゲート７６の出力７１ａおよびＡ
ＮＤゲート７７の出力７２ａは“０”に固定されるか
ら、ＣＰＵ２および監視タイマ８へのクロックの供給は
停止する。フラッシュメモリ３への書き込みまたは消去
が完了すると書き込み／消去ビジー信号４２が“０”と
なるから、ＮＡＮＤゲート４５の出力信号４６は“１”
となる。この結果、ＡＮＤゲート７６の出力７１ａおよ
びＡＮＤゲート７７の出力７２ａが“１”となるので、
ＣＰＵ２および監視タイマ８へのクロックの供給が再開
する。
【００４１】この実施の形態３によるフラッシュメモリ
内蔵マイクロコンピュータは、以上のように動作するか
ら、フラッシュメモリ３への書き込み／消去中にクロッ
クの供給が停止することによりＣＰＵ２の動作および監
視タイマ８のカウントが自動的に停止するとともに、書
き込み／消去完了後にはクロックの供給が再開すること
によりＣＰＵ２の動作および監視タイマ８のカウントが
自動的に再開する。
内蔵マイクロコンピュータは、以上のように動作するか
ら、フラッシュメモリ３への書き込み／消去中にクロッ
クの供給が停止することによりＣＰＵ２の動作および監
視タイマ８のカウントが自動的に停止するとともに、書
き込み／消去完了後にはクロックの供給が再開すること
によりＣＰＵ２の動作および監視タイマ８のカウントが
自動的に再開する。
【００４２】以上のように、この実施の形態３によれ
ば、フラッシュメモリへの書き込み／消去の完了を検出
するためにポーリングを実行する必要がないから、その
ためのプログラムが不要になるとともに、書き込み／消
去完了割り込みも必要としないから、そのためのハード
ウエアや割り込み処理プログラムを必要としない。また
は、監視タイマ８のカウントが従来に比べて大幅に遅れ
るから、これに応じてＣＰＵ２が監視タイマ８をリセッ
トする回数を大幅に少なくすることができる。この結
果、フラッシュメモリへの書き込み／消去時におけるソ
フトウエアの負荷が軽減する。
ば、フラッシュメモリへの書き込み／消去の完了を検出
するためにポーリングを実行する必要がないから、その
ためのプログラムが不要になるとともに、書き込み／消
去完了割り込みも必要としないから、そのためのハード
ウエアや割り込み処理プログラムを必要としない。また
は、監視タイマ８のカウントが従来に比べて大幅に遅れ
るから、これに応じてＣＰＵ２が監視タイマ８をリセッ
トする回数を大幅に少なくすることができる。この結
果、フラッシュメモリへの書き込み／消去時におけるソ
フトウエアの負荷が軽減する。
【００４３】実施の形態４．図４はこの発明の実施の形
態４によるフラッシュメモリ内蔵マイクロコンピュータ
を示すブロック構成図である。図において図１に示した
ものと同一あるいは相当する部分には同一符号を付しそ
の説明を省略する。
態４によるフラッシュメモリ内蔵マイクロコンピュータ
を示すブロック構成図である。図において図１に示した
ものと同一あるいは相当する部分には同一符号を付しそ
の説明を省略する。
【００４４】４３はフラッシュ制御回路４内に設けたフ
ラッシュ書き込み／消去実行部３１が生成する消去エラ
ー信号であり、例えば所定時間内に消去が完了しない等
の消去時エラーが発生した場合にアクティブとなる信号
である。
ラッシュ書き込み／消去実行部３１が生成する消去エラ
ー信号であり、例えば所定時間内に消去が完了しない等
の消去時エラーが発生した場合にアクティブとなる信号
である。
【００４５】１２は消去エラー信号４３によりセットさ
れ、かつ、ＣＰＵ２からの読み出しによりリセットされ
る消去エラーフラグレジスタである。
れ、かつ、ＣＰＵ２からの読み出しによりリセットされ
る消去エラーフラグレジスタである。
【００４６】図５は消去エラーフラグレジスタ１２の詳
細を示す図であり、図において、５１はＣＰＵ２が出力
するアドレス、５２はＣＰＵ２が出力する読み出し信
号、５３はＣＰＵ２が出力するアドレス５１を解読する
アドレスデコード回路、５５はアドレスデコード回路５
３が出力する読み出し信号５４がアクティブからイナク
ティブになった直後に１ショットパルスを生成出力する
パルス発生回路、５６，５７はフリップフロップを構成
するＮＯＲゲート、５８はインバータ、５９はデータバ
ス５への出力バッファである。
細を示す図であり、図において、５１はＣＰＵ２が出力
するアドレス、５２はＣＰＵ２が出力する読み出し信
号、５３はＣＰＵ２が出力するアドレス５１を解読する
アドレスデコード回路、５５はアドレスデコード回路５
３が出力する読み出し信号５４がアクティブからイナク
ティブになった直後に１ショットパルスを生成出力する
パルス発生回路、５６，５７はフリップフロップを構成
するＮＯＲゲート、５８はインバータ、５９はデータバ
ス５への出力バッファである。
【００４７】次に動作について説明する。消去エラーフ
ラグレジスタ１２のＮＯＲゲート５６，５７で構成する
フリップフロップは通常“１”を出力しており、インバ
ータ５８の出力は“０”となっている。フラッシュメモ
リ３の消去時にエラーが発生し、フラッシュ制御回路４
が出力する消去エラー信号４３が“１”となると、ＮＯ
Ｒゲート５６，５７で構成するフリップフロップは反転
し、インバータ５８の出力は“１”となる。
ラグレジスタ１２のＮＯＲゲート５６，５７で構成する
フリップフロップは通常“１”を出力しており、インバ
ータ５８の出力は“０”となっている。フラッシュメモ
リ３の消去時にエラーが発生し、フラッシュ制御回路４
が出力する消去エラー信号４３が“１”となると、ＮＯ
Ｒゲート５６，５７で構成するフリップフロップは反転
し、インバータ５８の出力は“１”となる。
【００４８】また、ＣＰＵ２が消去エラーフラグレジス
タ１２の値を読み出すと、パルス発生回路５５が出力す
る１ショットパルスがＮＯＲゲート５６に入力するか
ら、フリップフロップは初期状態にリセットされ、イン
バータ５８の出力は“０”となる。
タ１２の値を読み出すと、パルス発生回路５５が出力す
る１ショットパルスがＮＯＲゲート５６に入力するか
ら、フリップフロップは初期状態にリセットされ、イン
バータ５８の出力は“０”となる。
【００４９】ＣＰＵ２は、消去コマンド発行後は、実施
の形態１と同様にクロックの供給が停止されて動作を止
めているが、正常終了であるか異常終了であるかに拘ら
ず消去が終了すると、クロックの供給が再開するから、
動作を再開する。ＣＰＵ２は、動作再開後、消去エラー
フラグレジスタ１２の値を読むことにより消去が正常に
終了したか異常終了であったかを知得することができる
から、以後の処理を適切に行うことができる。
の形態１と同様にクロックの供給が停止されて動作を止
めているが、正常終了であるか異常終了であるかに拘ら
ず消去が終了すると、クロックの供給が再開するから、
動作を再開する。ＣＰＵ２は、動作再開後、消去エラー
フラグレジスタ１２の値を読むことにより消去が正常に
終了したか異常終了であったかを知得することができる
から、以後の処理を適切に行うことができる。
【００５０】以上の例では、フリップフロップのリセッ
ト条件としてＣＰＵ２による読み出しを用いたが、フラ
ッシュ制御回路４が出力する書き込み／消去ビジー信号
４２の立ち上がりでリセットするようにしてもよい。す
なわち、図５中に破線で示すようにフラッシュ制御回路
４が出力する書き込み／消去ビジー信号４２をパルス発
生回路５５に入力して、書き込み／消去ビジー信号４２
の立ち上がりで１ショットパルスを生成出力するように
する。
ト条件としてＣＰＵ２による読み出しを用いたが、フラ
ッシュ制御回路４が出力する書き込み／消去ビジー信号
４２の立ち上がりでリセットするようにしてもよい。す
なわち、図５中に破線で示すようにフラッシュ制御回路
４が出力する書き込み／消去ビジー信号４２をパルス発
生回路５５に入力して、書き込み／消去ビジー信号４２
の立ち上がりで１ショットパルスを生成出力するように
する。
【００５１】以上のように、この実施の形態４によれ
ば、ＣＰＵ２は、動作再開後、消去エラーフラグレジス
タ１２の値を読むことにより消去が正常に終了したか異
常終了であったかを知得することができるから、消去時
間超過等の消去時エラーを検出することができる。した
がって、以後の処理を適切に行うことが可能になる。
ば、ＣＰＵ２は、動作再開後、消去エラーフラグレジス
タ１２の値を読むことにより消去が正常に終了したか異
常終了であったかを知得することができるから、消去時
間超過等の消去時エラーを検出することができる。した
がって、以後の処理を適切に行うことが可能になる。
【００５２】実施の形態５．図６はこの発明の実施の形
態５によるフラッシュメモリ内蔵マイクロコンピュータ
を示すブロック構成図である。図において図１に示した
ものと同一あるいは相当する部分には同一符号を付しそ
の説明を省略する。
態５によるフラッシュメモリ内蔵マイクロコンピュータ
を示すブロック構成図である。図において図１に示した
ものと同一あるいは相当する部分には同一符号を付しそ
の説明を省略する。
【００５３】６２はＣＰＵ２が書き込みすることができ
るビジー信号出力許可ビット保持ラッチ（ビジー信号出
力許可ビット保持手段）、６３はテスト端子兼用入出力
ポート６４の入出力を制御するポート入出力制御回路、
６４はテスト終了後は汎用入出力ポートとして機能する
テスト端子兼用入出力ポート、６５はフラッシュ制御回
路４が出力するＣＰＵ書き替えモード指定信号４１と、
ビジー信号出力許可ビット保持ラッチ６２が保持してい
る値とのＡＮＤをとるＡＮＤゲートである。
るビジー信号出力許可ビット保持ラッチ（ビジー信号出
力許可ビット保持手段）、６３はテスト端子兼用入出力
ポート６４の入出力を制御するポート入出力制御回路、
６４はテスト終了後は汎用入出力ポートとして機能する
テスト端子兼用入出力ポート、６５はフラッシュ制御回
路４が出力するＣＰＵ書き替えモード指定信号４１と、
ビジー信号出力許可ビット保持ラッチ６２が保持してい
る値とのＡＮＤをとるＡＮＤゲートである。
【００５４】次に動作について説明する。ポート入出力
制御回路６３は、ＡＮＤゲート６５の出力が“０”のと
きにはＣＰＵ２の制御下でテスト端子兼用入出力ポート
６４とデータバス５との間で通常の入出力制御を行い、
ＡＮＤゲート６５の出力が“１”のときにはフラッシュ
制御回路４が出力する書き込み／消去ビジー信号４２を
テスト端子兼用入出力ポート６４から外部に出力する。
制御回路６３は、ＡＮＤゲート６５の出力が“０”のと
きにはＣＰＵ２の制御下でテスト端子兼用入出力ポート
６４とデータバス５との間で通常の入出力制御を行い、
ＡＮＤゲート６５の出力が“１”のときにはフラッシュ
制御回路４が出力する書き込み／消去ビジー信号４２を
テスト端子兼用入出力ポート６４から外部に出力する。
【００５５】ポート入出力制御回路６３は以上のように
機能するから、マイクロコンピュータ本体１の出荷時に
ビジー信号出力許可ビット保持ラッチ６２に“１”を設
定しておけば、テスタによりテスト端子兼用入出力ポー
ト６４の状態を読むことによってフラッシュメモリ３の
制御状態を知ることができる。すなわち、テスト端子兼
用入出力ポート６４が“１”のときには書き込み／消去
ビジー信号４２がアクティブであるから、フラッシュメ
モリ３は書き込みまたは消去中であることが分かる。一
方、テスト端子兼用入出力ポート６４が“０”のときに
は書き込み／消去ビジー信号４２がイナクティブである
から、フラッシュメモリ３は書き込み中でも消去中でも
ないことが分かる。
機能するから、マイクロコンピュータ本体１の出荷時に
ビジー信号出力許可ビット保持ラッチ６２に“１”を設
定しておけば、テスタによりテスト端子兼用入出力ポー
ト６４の状態を読むことによってフラッシュメモリ３の
制御状態を知ることができる。すなわち、テスト端子兼
用入出力ポート６４が“１”のときには書き込み／消去
ビジー信号４２がアクティブであるから、フラッシュメ
モリ３は書き込みまたは消去中であることが分かる。一
方、テスト端子兼用入出力ポート６４が“０”のときに
は書き込み／消去ビジー信号４２がイナクティブである
から、フラッシュメモリ３は書き込み中でも消去中でも
ないことが分かる。
【００５６】このように、テスト端子兼用入出力ポート
６４の状態を読むことによりフラッシュメモリ３の制御
状態が分かるから、これに合わせて入力データの供給や
出力データのチェックなどの動作タイミングをとること
が可能になる。
６４の状態を読むことによりフラッシュメモリ３の制御
状態が分かるから、これに合わせて入力データの供給や
出力データのチェックなどの動作タイミングをとること
が可能になる。
【００５７】以上のように、この実施の形態５によれ
ば、テスト端子兼用入出力ポート６４の状態を読むこと
によりフラッシュメモリ３の制御状態が分かるから、フ
ラッシュメモリ３への書き込みまたは消去期間中はＣＰ
Ｕ２が自動的に停止し、書き込み／消去終了後自動的に
ＣＰＵ２が動作を再開しても、テスタとマイクロコンピ
ュータ本体１との同期をとることが可能になる。しか
も、テスト端子兼用入出力ポート６４はテスタが利用し
た後は汎用入出力ポートとして機能するので、一般ユー
ザにとっては不要なテスト専用の端子を増設する必要が
ない。
ば、テスト端子兼用入出力ポート６４の状態を読むこと
によりフラッシュメモリ３の制御状態が分かるから、フ
ラッシュメモリ３への書き込みまたは消去期間中はＣＰ
Ｕ２が自動的に停止し、書き込み／消去終了後自動的に
ＣＰＵ２が動作を再開しても、テスタとマイクロコンピ
ュータ本体１との同期をとることが可能になる。しか
も、テスト端子兼用入出力ポート６４はテスタが利用し
た後は汎用入出力ポートとして機能するので、一般ユー
ザにとっては不要なテスト専用の端子を増設する必要が
ない。
【００５８】
【発明の効果】以上のように、請求項１記載の発明によ
れば、ＣＰＵが発行するフラッシュメモリへの書き込み
／消去コマンドを実行してフラッシュメモリへの書き込
み／消去を行うフラッシュ制御回路が出力する信号に基
づいて、フラッシュメモリへの書き込み／消去期間中ク
ロック生成手段からＣＰＵへのクロックの供給を停止す
るように構成したので、フラッシュメモリへの書き込み
／消去の完了を検出するためにポーリングを実行する必
要がなく、そのためのプログラムが不要になるととも
に、書き込み／消去完了割り込みも必要とせず、そのた
めのハードウエアや割り込み処理プログラムを必要とし
ないから、フラッシュメモリへの書き込み／消去時にお
けるソフトウエアの負荷が軽減する効果がある。
れば、ＣＰＵが発行するフラッシュメモリへの書き込み
／消去コマンドを実行してフラッシュメモリへの書き込
み／消去を行うフラッシュ制御回路が出力する信号に基
づいて、フラッシュメモリへの書き込み／消去期間中ク
ロック生成手段からＣＰＵへのクロックの供給を停止す
るように構成したので、フラッシュメモリへの書き込み
／消去の完了を検出するためにポーリングを実行する必
要がなく、そのためのプログラムが不要になるととも
に、書き込み／消去完了割り込みも必要とせず、そのた
めのハードウエアや割り込み処理プログラムを必要とし
ないから、フラッシュメモリへの書き込み／消去時にお
けるソフトウエアの負荷が軽減する効果がある。
【００５９】請求項２記載の発明によれば、ＣＰＵが発
行するフラッシュメモリへの書き込み／消去コマンドを
実行してフラッシュメモリへの書き込み／消去を行うフ
ラッシュ制御回路が出力する信号に基づいて、フラッシ
ュメモリへの書き込み／消去期間中クロック生成手段か
ら監視タイマへのクロックの供給を停止するように構成
したので、監視タイマのカウントが従来に比べて大幅に
遅れるから、これに応じてＣＰＵが監視タイマをリセッ
トする回数を大幅に少なくすることができ、フラッシュ
メモリへの書き込み／消去時におけるソフトウエアの負
荷を軽減する効果がある。
行するフラッシュメモリへの書き込み／消去コマンドを
実行してフラッシュメモリへの書き込み／消去を行うフ
ラッシュ制御回路が出力する信号に基づいて、フラッシ
ュメモリへの書き込み／消去期間中クロック生成手段か
ら監視タイマへのクロックの供給を停止するように構成
したので、監視タイマのカウントが従来に比べて大幅に
遅れるから、これに応じてＣＰＵが監視タイマをリセッ
トする回数を大幅に少なくすることができ、フラッシュ
メモリへの書き込み／消去時におけるソフトウエアの負
荷を軽減する効果がある。
【００６０】請求項３記載の発明によれば、ＣＰＵが発
行するフラッシュメモリへの書き込み／消去コマンドを
実行してフラッシュメモリへの書き込み／消去を行うフ
ラッシュ制御回路が出力する信号に基づいて、フラッシ
ュメモリへの書き込み／消去期間中クロック生成手段か
らＣＰＵへのクロックの供給およびクロック生成手段か
ら監視タイマへのクロックの供給を停止するように構成
したので、フラッシュメモリへの書き込み／消去の完了
を検出するためにポーリングを実行する必要がないか
ら、そのためのプログラムが不要になるとともに、書き
込み／消去完了割り込みも必要としないから、そのため
のハードウエアや割り込み処理プログラムを必要としな
い効果がある。また、監視タイマのカウントが従来に比
べて大幅に遅れるから、これに応じてＣＰＵが監視タイ
マをリセットする回数を大幅に少なくすることができる
効果がある。これらの結果、フラッシュメモリへの書き
込み／消去時におけるソフトウエアの負荷が軽減する効
果がある。
行するフラッシュメモリへの書き込み／消去コマンドを
実行してフラッシュメモリへの書き込み／消去を行うフ
ラッシュ制御回路が出力する信号に基づいて、フラッシ
ュメモリへの書き込み／消去期間中クロック生成手段か
らＣＰＵへのクロックの供給およびクロック生成手段か
ら監視タイマへのクロックの供給を停止するように構成
したので、フラッシュメモリへの書き込み／消去の完了
を検出するためにポーリングを実行する必要がないか
ら、そのためのプログラムが不要になるとともに、書き
込み／消去完了割り込みも必要としないから、そのため
のハードウエアや割り込み処理プログラムを必要としな
い効果がある。また、監視タイマのカウントが従来に比
べて大幅に遅れるから、これに応じてＣＰＵが監視タイ
マをリセットする回数を大幅に少なくすることができる
効果がある。これらの結果、フラッシュメモリへの書き
込み／消去時におけるソフトウエアの負荷が軽減する効
果がある。
【００６１】請求項４記載の発明によれば、消去エラー
フラグレジスタを設け、フラッシュメモリの消去時にエ
ラーが生じた場合にフラッシュ制御回路が出力する消去
エラー信号によりセットするように構成したので、ＣＰ
Ｕは、動作再開後、消去エラーフラグレジスタの値を読
むことにより消去が正常に終了したか異常終了であった
かを知得することができるから、消去時エラーを検出す
ることができ、以後の処理を適切に行うことが可能にな
る効果がある。
フラグレジスタを設け、フラッシュメモリの消去時にエ
ラーが生じた場合にフラッシュ制御回路が出力する消去
エラー信号によりセットするように構成したので、ＣＰ
Ｕは、動作再開後、消去エラーフラグレジスタの値を読
むことにより消去が正常に終了したか異常終了であった
かを知得することができるから、消去時エラーを検出す
ることができ、以後の処理を適切に行うことが可能にな
る効果がある。
【００６２】請求項５記載の発明によれば、ビジー信号
出力許可ビット保持手段がフラッシュ制御回路の状態を
外部へ出力するか否かを決定するビットを保持し、ポー
ト入出力制御回路がビジー信号出力許可ビット保持手段
の状態に応じて、テスト端子兼用入出力ポートをテスト
端子と成すか汎用入出力ポートと成すかを制御するよう
に構成したので、テスト端子兼用入出力ポートの状態を
読むことによりフラッシュメモリの制御状態が分かるか
ら、書き込み／消去終了後自動的にＣＰＵが動作を再開
しても、テスタとマイクロコンピュータ本体との同期を
とることが可能になる効果がある。しかも、テスト端子
兼用入出力ポートはテスタが利用した後は汎用入出力ポ
ートとして機能するから、一般ユーザにとっては不要な
テスト専用の端子を増設することなく、テスト端子兼用
入出力ポートを設けることができる効果がある。
出力許可ビット保持手段がフラッシュ制御回路の状態を
外部へ出力するか否かを決定するビットを保持し、ポー
ト入出力制御回路がビジー信号出力許可ビット保持手段
の状態に応じて、テスト端子兼用入出力ポートをテスト
端子と成すか汎用入出力ポートと成すかを制御するよう
に構成したので、テスト端子兼用入出力ポートの状態を
読むことによりフラッシュメモリの制御状態が分かるか
ら、書き込み／消去終了後自動的にＣＰＵが動作を再開
しても、テスタとマイクロコンピュータ本体との同期を
とることが可能になる効果がある。しかも、テスト端子
兼用入出力ポートはテスタが利用した後は汎用入出力ポ
ートとして機能するから、一般ユーザにとっては不要な
テスト専用の端子を増設することなく、テスト端子兼用
入出力ポートを設けることができる効果がある。
【図１】 この発明の実施の形態１によるフラッシュメ
モリ内蔵マイクロコンピュータを示すブロック構成図で
ある。
モリ内蔵マイクロコンピュータを示すブロック構成図で
ある。
【図２】 この発明の実施の形態２によるフラッシュメ
モリ内蔵マイクロコンピュータを示すブロック構成図で
ある。
モリ内蔵マイクロコンピュータを示すブロック構成図で
ある。
【図３】 この発明の実施の形態３によるフラッシュメ
モリ内蔵マイクロコンピュータを示すブロック構成図で
ある。
モリ内蔵マイクロコンピュータを示すブロック構成図で
ある。
【図４】 この発明の実施の形態４によるフラッシュメ
モリ内蔵マイクロコンピュータを示すブロック構成図で
ある。
モリ内蔵マイクロコンピュータを示すブロック構成図で
ある。
【図５】 消去エラーフラグレジスタの詳細を示す図で
ある。
ある。
【図６】 この発明の実施の形態５によるフラッシュメ
モリ内蔵マイクロコンピュータを示すブロック構成図で
ある。
モリ内蔵マイクロコンピュータを示すブロック構成図で
ある。
【図７】 従来のＣＰＵ書き替え機能を有するフラッシ
ュメモリ内蔵マイクロコンピュータの一例を示すブロッ
ク構成図である。
ュメモリ内蔵マイクロコンピュータの一例を示すブロッ
ク構成図である。
【図８】 フラッシュ制御回路の詳細を示すブロック構
成図である。
成図である。
【符号の説明】 ２ ＣＰＵ、３ フラッシュメモリ、４ フラッシュ制
御回路、７ クロック生成回路（クロック生成手段）、
８ 監視タイマ、１２ 消去エラーフラグレジスタ、２
３ 発振子（クロック生成手段）、６２ ビジー信号出
力許可ビット保持ラッチ（ビジー信号出力許可ビット保
持手段）、７６ ＡＮＤゲート（ＣＰＵ用クロック制御
手段）、７７ ＡＮＤゲート（監視タイマ用クロック制
御手段）。
御回路、７ クロック生成回路（クロック生成手段）、
８ 監視タイマ、１２ 消去エラーフラグレジスタ、２
３ 発振子（クロック生成手段）、６２ ビジー信号出
力許可ビット保持ラッチ（ビジー信号出力許可ビット保
持手段）、７６ ＡＮＤゲート（ＣＰＵ用クロック制御
手段）、７７ ＡＮＤゲート（監視タイマ用クロック制
御手段）。
Claims (5)
- 【請求項１】 クロックを生成するクロック生成手段
と、このクロック生成手段が生成するクロックにより動
作するＣＰＵと、このＣＰＵが発行する書き込みコマン
ドまたは消去コマンドを実行してフラッシュメモリへの
書き込みまたは消去を行うフラッシュ制御回路と、この
フラッシュ制御回路が出力する信号に基づいて前記フラ
ッシュメモリへの書き込み期間中または消去期間中、前
記クロック生成手段から前記ＣＰＵへのクロックの供給
を停止するＣＰＵ用クロック制御手段とを備えたフラッ
シュメモリ内蔵マイクロコンピュータ。 - 【請求項２】 クロックを生成するクロック生成手段
と、このクロック生成手段が生成するクロックにより動
作するＣＰＵと、このＣＰＵが発行する書き込みコマン
ドまたは消去コマンドを実行してフラッシュメモリへの
書き込みまたは消去を行うフラッシュ制御回路と、前記
クロック生成手段が生成するクロックにより動作し、割
り込みを発生させて前記ＣＰＵの暴走を防止する監視タ
イマと、前記フラッシュ制御回路が出力する信号に基づ
いて前記フラッシュメモリへの書き込み期間中または消
去期間中、前記クロック生成手段から前記監視タイマへ
のクロックの供給を停止する監視タイマ用クロック制御
手段とを備えたフラッシュメモリ内蔵マイクロコンピュ
ータ。 - 【請求項３】 クロックを生成するクロック生成手段
と、このクロック生成手段が生成するクロックにより動
作するＣＰＵと、前記クロック生成手段が生成するクロ
ックにより動作し、割り込みを発生させて前記ＣＰＵの
暴走を防止する監視タイマと、前記ＣＰＵが発行する書
き込みコマンドまたは消去コマンドを実行してフラッシ
ュメモリへの書き込みまたは消去を行うフラッシュ制御
回路と、前記フラッシュ制御回路が出力する信号に基づ
いて前記フラッシュメモリへの書き込み期間中または消
去期間中、前記クロック生成手段から前記ＣＰＵへのク
ロックの供給を停止するＣＰＵ用クロック制御手段およ
び前記クロック生成手段から前記監視タイマへのクロッ
クの供給を停止する監視タイマ用クロック制御手段とを
備えたフラッシュメモリ内蔵マイクロコンピュータ。 - 【請求項４】 フラッシュメモリの消去時にエラーが生
じた場合にフラッシュ制御回路が出力する消去エラー信
号によりセットされる消去エラーフラグレジスタを設け
たことを特徴とする請求項１から請求項３のうちのいず
れか１項記載のフラッシュメモリ内蔵マイクロコンピュ
ータ。 - 【請求項５】 フラッシュ制御回路の状態を外部へ出力
するか否かを決定するビットを保持するビジー信号出力
許可ビット保持手段と、前記フラッシュ制御回路の状態
を外部へ出力するテスト端子と汎用入出力ポートとを兼
ねるテスト端子兼用入出力ポートと、このテスト端子兼
用入出力ポートを、ビジー信号出力許可ビット保持手段
に許可ビットが立っており、フラッシュ制御回路がＣＰ
Ｕ書き替えモード信号を出力しているときにテスト端子
と成し、それ以外のときには汎用入出力ポートと成すよ
うに制御するポート入出力制御回路とを備えたことを特
徴とする請求項１から請求項４のうちのいずれか１項記
載のフラッシュメモリ内蔵マイクロコンピュータ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8337345A JPH10177563A (ja) | 1996-12-17 | 1996-12-17 | フラッシュメモリ内蔵マイクロコンピュータ |
| US08/835,361 US5923838A (en) | 1996-12-17 | 1997-04-07 | Microcomputer with built-in flash memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8337345A JPH10177563A (ja) | 1996-12-17 | 1996-12-17 | フラッシュメモリ内蔵マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10177563A true JPH10177563A (ja) | 1998-06-30 |
Family
ID=18307762
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8337345A Pending JPH10177563A (ja) | 1996-12-17 | 1996-12-17 | フラッシュメモリ内蔵マイクロコンピュータ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5923838A (ja) |
| JP (1) | JPH10177563A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6601131B2 (en) | 2000-06-08 | 2003-07-29 | Mitsubishi Denki Kabushiki Kaisha | Flash memory access control via clock and interrupt management |
| KR100474622B1 (ko) * | 2001-11-15 | 2005-03-10 | 미쓰비시덴키 가부시키가이샤 | 마이크로컴퓨터 |
| KR100878527B1 (ko) * | 2002-07-08 | 2009-01-13 | 삼성전자주식회사 | Ｎａｎｄ 형 플래쉬 메모리 제어기와 제어기에서 사용되는클럭제어방법 |
| US7711918B2 (en) | 2006-02-22 | 2010-05-04 | Samsung Electronics Co., Ltd. | Apparatus and method for operating flash memory according to priority order |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3056131B2 (ja) * | 1997-06-25 | 2000-06-26 | 日本電気アイシーマイコンシステム株式会社 | システムのリセット方式 |
| JPH11203266A (ja) * | 1998-01-07 | 1999-07-30 | Mitsubishi Electric Corp | マイクロコンピュータ |
| JP3214469B2 (ja) * | 1998-11-13 | 2001-10-02 | 日本電気株式会社 | マイクロコンピュータによるフラッシュｅｅｐｒｏｍの書き込み制御方法及び装置 |
| JP2000181898A (ja) * | 1998-12-14 | 2000-06-30 | Nec Corp | フラッシュメモリ搭載型シングルチップマイクロコンピュータ |
| JP2002269065A (ja) * | 2001-03-08 | 2002-09-20 | Mitsubishi Electric Corp | プログラム可能な不揮発性メモリを内蔵したマイクロコンピュータ |
| US6888418B2 (en) * | 2003-06-24 | 2005-05-03 | Stmicroelectronics, Inc. | Control circuit and method for a crystal oscillator using a timer |
| US6891442B2 (en) * | 2003-06-30 | 2005-05-10 | Intel Corporation | Ring oscillator gates in a matrix for aberrant logic gate timing detection |
| JP2005309799A (ja) * | 2004-04-22 | 2005-11-04 | Nec Electronics Corp | フラッシュメモリ内蔵マイクロコンピュータ |
| US7644239B2 (en) | 2004-05-03 | 2010-01-05 | Microsoft Corporation | Non-volatile memory cache performance improvement |
| US8090916B2 (en) * | 2004-06-29 | 2012-01-03 | Macronix International Co., Ltd. | In-circuit programming architecture with processor and delegable flash controller |
| KR20060009446A (ko) * | 2004-07-22 | 2006-02-01 | 삼성전자주식회사 | 프로세서의 오동작을 방지할 수 있는 정보 처리 장치 |
| US7490197B2 (en) | 2004-10-21 | 2009-02-10 | Microsoft Corporation | Using external memory devices to improve system performance |
| ITMI20050063A1 (it) * | 2005-01-20 | 2006-07-21 | Atmel Corp | Metodo e sistema per la gestione di una richiesta di sospensione in una memoria flash |
| US8914557B2 (en) | 2005-12-16 | 2014-12-16 | Microsoft Corporation | Optimizing write and wear performance for a memory |
| CN101501639A (zh) * | 2006-08-15 | 2009-08-05 | 皇家飞利浦电子股份有限公司 | 快闪存储器存取电路 |
| US7890690B2 (en) * | 2007-06-07 | 2011-02-15 | International Business Machines Corporation | System and method for dual-ported flash memory |
| US8631203B2 (en) | 2007-12-10 | 2014-01-14 | Microsoft Corporation | Management of external memory functioning as virtual cache |
| US8032707B2 (en) | 2008-09-15 | 2011-10-04 | Microsoft Corporation | Managing cache data and metadata |
| US9032151B2 (en) | 2008-09-15 | 2015-05-12 | Microsoft Technology Licensing, Llc | Method and system for ensuring reliability of cache data and metadata subsequent to a reboot |
| US7953774B2 (en) | 2008-09-19 | 2011-05-31 | Microsoft Corporation | Aggregation of write traffic to a data store |
| JP5657211B2 (ja) * | 2009-02-10 | 2015-01-21 | ニスカ株式会社 | マイクロプロセッサの監視装置 |
| CN113641393A (zh) * | 2021-10-18 | 2021-11-12 | 深圳市智想科技有限公司 | 一种在单片机运行期间在线更新闪存数据的装置及方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4079454A (en) * | 1976-01-02 | 1978-03-14 | Data General Corporation | Data processing system using read-only-memory arrays to provide operation in a plurality of operating states |
| FR2461301A1 (fr) * | 1978-04-25 | 1981-01-30 | Cii Honeywell Bull | Microprocesseur autoprogrammable |
| US4227798A (en) * | 1978-08-14 | 1980-10-14 | Xerox Corporation | Protection system for electrostatographic machines |
| US4752871A (en) * | 1985-09-30 | 1988-06-21 | Motorola, Inc. | Single-chip microcomputer having a program register for controlling two EEPROM arrays |
| JPS6299856A (ja) * | 1985-10-25 | 1987-05-09 | Mitsubishi Electric Corp | マイクロコンピユ−タ |
| JPH08115597A (ja) * | 1994-10-17 | 1996-05-07 | Mitsubishi Electric Corp | 半導体ディスク装置 |
| US5794054A (en) * | 1996-07-19 | 1998-08-11 | Compaq Computer Corporation | Flash ROM sharing between a processor and a controller |
| US5719880A (en) * | 1996-09-20 | 1998-02-17 | Texas Instruments Incorporated, A Delaware Corporation | On-chip operation for memories |
-
1996
- 1996-12-17 JP JP8337345A patent/JPH10177563A/ja active Pending
-
1997
- 1997-04-07 US US08/835,361 patent/US5923838A/en not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6601131B2 (en) | 2000-06-08 | 2003-07-29 | Mitsubishi Denki Kabushiki Kaisha | Flash memory access control via clock and interrupt management |
| KR100474622B1 (ko) * | 2001-11-15 | 2005-03-10 | 미쓰비시덴키 가부시키가이샤 | 마이크로컴퓨터 |
| US6959365B2 (en) | 2001-11-15 | 2005-10-25 | Renesas Technology Corp. | Microcomputer including a flash memory and a flash memory rewrite program stored therein |
| KR100878527B1 (ko) * | 2002-07-08 | 2009-01-13 | 삼성전자주식회사 | Ｎａｎｄ 형 플래쉬 메모리 제어기와 제어기에서 사용되는클럭제어방법 |
| US7711918B2 (en) | 2006-02-22 | 2010-05-04 | Samsung Electronics Co., Ltd. | Apparatus and method for operating flash memory according to priority order |
Also Published As
| Publication number | Publication date |
|---|---|
| US5923838A (en) | 1999-07-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH10177563A (ja) | フラッシュメモリ内蔵マイクロコンピュータ | |
| KR100444537B1 (ko) | 데이타처리장치 | |
| JP2842750B2 (ja) | Ｉｃカード | |
| US6587916B2 (en) | Microcomputer with built-in programmable nonvolatile memory | |
| US4694393A (en) | Peripheral unit for a microprocessor system | |
| JP2009517741A (ja) | マイクロコントローラによるフラッシュメモリデジタルコントローラシステム | |
| US6601131B2 (en) | Flash memory access control via clock and interrupt management | |
| CN114661368B (zh) | 一种芯片及其启动方法 | |
| JPH10269109A (ja) | マイクロコンピュータ | |
| TW403880B (en) | Relocatable code storage in an integrated circuit with an embedded microcontroller | |
| JP3056131B2 (ja) | システムのリセット方式 | |
| JP3376306B2 (ja) | データ処理装置、そのデータ処理方法 | |
| US6543008B1 (en) | Computer system and program rewriting method | |
| JPH10133714A (ja) | 集積回路装置 | |
| US20040172233A1 (en) | Semiconductor integrated circuit device and microcomputer development assisting apparatus | |
| US6212646B1 (en) | Microprocessor including flash memory with its verification simplified | |
| JP3214469B2 (ja) | マイクロコンピュータによるフラッシュｅｅｐｒｏｍの書き込み制御方法及び装置 | |
| JPH0789346B2 (ja) | Ｄｍａコントローラ | |
| US6370651B1 (en) | Synchronizing user commands to a microcontroller in a memory device | |
| JP2701752B2 (ja) | マイクロプロセッサのクロック供給制御回路 | |
| JP2870083B2 (ja) | ウオッチドッグタイマ内蔵マイクロコンピュータ | |
| JP3977694B2 (ja) | リセット装置 | |
| JPH06324956A (ja) | データ処理装置 | |
| JP2003256402A (ja) | マイクロコンピュータ | |
| JPS62286143A (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20031209 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050329 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050726 |