JPH08306196A

JPH08306196A - 不揮発性半導体記憶装置

Info

Publication number: JPH08306196A
Application number: JP10623895A
Authority: JP
Inventors: Hiroshi Nakamura; 寛中村; Yasushi Sakui; 康司作井; Junichi Miyamoto; 順一宮本
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1995-04-28
Filing date: 1995-04-28
Publication date: 1996-11-22

Abstract

(57)【要約】【目的】機能低下やコスト増大等を招くことなく、デ
ータ消去動作所要時間を短縮してデータ書替え動作の高
速化をはかる。【構成】複数のブロックに分割され、該ブロックを最
小消去単位として構成されたメモリセルアレイを備えた
不揮発性半導体記憶装置において、データ消去のために
選択された複数の消去選択ブロックに対して同時にデー
タ消去用の電圧を印加し（Ｓ４，Ｓ５）、消去選択ブロ
ックが消去十分であるか否かを各ブロック毎に検査し
（Ｓ７，Ｓ８）、消去十分と判定された消去選択ブロッ
クを消去非選択状態に変更し（Ｓ９）、消去不十分と判
定された消去選択状態にある消去選択ブロックに対し、
Ｓ５〜Ｓ９の動作を繰り返し、かつ消去選択ブロックの
検査開始時から該ブロックを消去非選択状態とする動作
の終了時まで、ロウアドレスによる該ブロックの選択が
継続している。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体記憶装置に係わ
り、特に複数のメモリセルを接続してメモリセルユニッ
ト（ＮＡＮＤセル，ＡＮＤセル，ＤＩＮＯＲセル等）を
構成した不揮発性半導体記憶装置に関する。

【０００２】

【従来の技術】従来、ダイナミック型メモリ（ＤＲＡ
Ｍ）のように電気的書替えが可能で、かつリフレッシュ
を不要とした各種の不揮発性半導体記憶装置（ＥＥＰＲ
ＯＭ）が開発されてる。この種のＥＥＰＲＯＭにおける
データ書替えは、一般にブロック単位で行われている。

【０００３】本発明に関連する従来例は、“United Sta
tes Patent No.5,297,148 Harari et al. Mar.22,1994
”の実施例の中に記載されている。この従来例の内容
をここで簡単に述べる。図１に、マイクロプロセッサシ
ステムの一例を示す。このマイクロプロセッサシステム
の説明に関しては、本明細書の実施例中や上記した従来
例文献中に詳細に説明されている。

【０００４】図１に示したマイクロプロセッサシステム
には、フラッシュＥＥＰＲＯＭメモリシステムが含まれ
ている。このフラッシュメモリチップ中のメモリセルは
複数のメモリセルを含むブロックに分割されている。通
常フラッシュメモリチップ中では、このメモリセルのデ
ータ書替えは、まずデータ書替えを行う全てのメモリセ
ル中のデータを消去した後、書替えデータに応じてデー
タ書き込みを行う。即ち、まずデータ書替えを行うメモ
リセル内のデータを全て“０”としておき、続いて
“１”データに設定するメモリセルに対してのみデータ
書き込みを行う、という方式を用いる。このメモリセル
データの消去を行う最小単位は、通常上記したブロック
単位で行うため、データ書替えの最小単位は１ブロック
となる。

【０００５】このフラッシュメモリのデータ書替えの所
要時間を短縮するために、消去動作の高速化をはかる方
法が従来から採用されている（上記従来例文献中に記
載）。この方法は、フラッシュメモリ中の複数のブロッ
クのうち、一度のデータ消去シーケンスにおいてデータ
を消去するブロックの数や組み合わせを任意に設定可能
とする方式であり、この方式を用いるといかなるデータ
パターンにデータを書き替える場合においてもデータ消
去シーケンスを行う回数は１回で済む。従って、この方
式を用いることによりデータ消去に要する所要時間を短
縮できる。

【０００６】図３に、この方式を用いる場合に、つまり
複数ブロックを消去する場合に選択されるブロックの位
置を表す模式図を示す。このように、任意のブロック数
・組み合わせを選択できる。この方法を実現するため
に、従来からブロック１個に対して１個の割合でブロッ
クレジスタが設けられ、このブロックレジスタ内データ
に従って消去シーケンス中に各ブロックに対して消去パ
ルスを印加するか否かが制御される。

【０００７】図５１に、従来方式に係わる複数ブロック
データ消去動作を行う際のアルゴリズムを表すフローチ
ャートを示す。まず始めに、コントローラからフラッシ
ュメモリチップ中に消去選択ブロック（データ消去を行
うブロック）のうちの一つのアドレスを入力する（Ｓ
１）。続いて、チップ中に入力されたアドレスに対応す
るブロックレジスタのデータを選択状態とする（Ｓ
２）。続いて、消去選択ブロックをさらに追加するか否
かを判定し（Ｓ３）、追加する場合には（Ｓ１）の動作
に戻る。消去ブロックを追加しない場合には、消去シー
ケンスを開始する（Ｓ４）。

【０００８】消去シーケンスが始まると、まず消去選択
ブロック中のメモリセルにのみ消去パルスが印加される
（Ｓ５）。つまり、マイクロプロセッサシステム内の全
メモリセルのうち、選択状態にあるブロックレジスタに
対応するブロック内のメモリセルに対してのみ、メモリ
セルデータを消去状態とするようなバイアスが印加され
る。続いて、全消去選択ブロック中のメモリセルデータ
を読み出し、各消去選択ブロックが消去十分な状態にあ
るか否かを調べる（Ｓ６）。続いて、消去選択ブロック
中に消去十分なブロックが存在するか否かを判定し（Ｓ
７）、ない場合には（Ｓ５）の動作に戻る。

【０００９】消去選択ブロック中に消去十分なブロック
が存在する場合には、消去選択ブロック中の消去十分な
ブロックに対応するブロックレジスタを非選択状態とす
る（Ｓ８）。続いて、全消去選択ブロックが消去十分な
状態にあるか否かを判定し（Ｓ９）、１個でも消去不十
分な消去選択ブロックが存在すれば、（Ｓ５）の動作に
戻る。（Ｓ５〜Ｓ９）の動作は、消去不十分な消去選択
ブロックが存在しなくなるまで、つまり全てのブロック
レジスタが非選択状態になるまで繰り返される。そし
て、全てのブロックが消去非選択状態となった後、消去
シーケンスが終了する（Ｓ１０）。

【００１０】このような、従来方式のマルチブロック消
去動作のアルゴリズムでは、消去パルス印加後に、まず
各消去選択ブロックが消去十分な状態にあるか否かを全
消去選択ブロックにわたって調べた後、消去十分な消去
選択ブロックに対応するブロックレジスタを全て非選択
状態とする。従って、各消去選択ブロックが消去十分な
状態にあるか否かを全消去選択ブロックにわたって判定
する際に判定結果が消去十分となったブロックのアドレ
スを全て記憶しておかないと、次に消去十分な消去選択
ブロックに対応する全てのブロックレジスタを非選択状
態にすることができない。従って、消去十分な状態にあ
る消去選択ブロックのアドレスを一時記憶する手段、例
えばラッチ回路やメモリ素子などが必要となる。

【００１１】任意の位置かつ任意の数の消去選択ブロッ
クの選択を可能とするには、全ブロック数と同数程度の
アドレスを一時記憶する手段が必要となり、通常全ブロ
ック数は数百個〜数千個あるためこの記憶手段が占める
領域は大きくなってしまう。この記憶手段は、各ＥＥＰ
ＲＯＭチップ中に備えても、或いはコントローラなどの
ＥＥＰＲＯＭチップ外に備えても構わないが、いずれに
しても上記した大領域が必要となる。このため、記憶手
段が各ＥＥＰＲＯＭチップ内に備えられる場合にはＥＥ
ＰＲＯＭチップの面積増大・コスト増加が、記憶手段が
ＥＥＰＲＯＭチップ外に備えられる場合にはその備えら
れる部分のコスト増加若しくは記憶領域の減少による機
能低下が起こり、いずれにしてもマイクロプロセッサシ
ステムのコスト増加若しくは機能低下を引き起こしてし
まう、という問題があった。

【００１２】

【発明が解決しようとする課題】このように、従来のフ
ラッシュメモリチップ若しくはフラッシュメモリチップ
を含むマイクロプロセッサシステムにおいては、データ
書替え動作の高速化を実現するために、任意の数・組み
合わせのブロック内のデータを１回の消去シーケンスで
消去する方式を用いており、この場合には通常数百個〜
数千個のブロックアドレスを記憶する領域が必要とな
る。このため、マイクロプロセッサシステムのコスト増
加若しくは機能低下を引き起こしてしまう、という問題
があった。

【００１３】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、機能低下やコスト増大
等を招くことなく、データ消去動作所要時間を短縮して
データ書替え動作の高速化をはかり得る不揮発性半導体
記憶装置を提供することにある。

【００１４】

【課題を解決するための手段】上記課題を解決するため
に本発明は、次のような構成を採用している。

【００１５】即ち、本発明（請求項１）は、複数のブロ
ックに分割され、該ブロックを最小消去単位として構成
されたメモリセルアレイを備えた不揮発性半導体記憶装
置において、データ消去のために選択された複数の消去
選択ブロックに対して同時にデータ消去用の電圧を印加
する手段と、前記消去選択ブロックが消去十分であるか
否かを各ブロック毎に検査する手段と、前記検査の結果
により消去十分と判定された消去選択ブロックを消去非
選択状態に変更する手段と、前記検査の結果により消去
不十分と判定された消去選択状態にある消去選択ブロッ
クに対し、前記データ消去用電圧の印加、消去十分であ
るか否かの検査、消去非選択状態への変更の動作を繰り
返す手段とを設け、第１の消去選択ブロックの検査動作
後、他の消去選択ブロックの検査動作前に、第１の消去
選択ブロックを消去非選択ブロックとする動作が行われ
ることを特徴とする。

【００１６】また、本発明（請求項２）は、複数のブロ
ックに分割され、該ブロックを最小消去単位として構成
されたメモリセルアレイを備えた不揮発性半導体記憶装
置において、データ消去のために選択された複数の消去
選択ブロックに対し消去十分であるか否かを各ブロック
毎に検査する手段と、前記検査の結果により消去十分と
判定された消去選択ブロックを消去非選択状態に変更す
る手段と、前記検査の結果により消去不十分と判定され
た消去選択状態にある消去選択ブロックに対して同時に
データ消去用の電圧を印加する手段と、前記消去十分で
あるか否かの検査、消去非選択状態への変更、データ消
去用電圧の印加の動作を繰り返す手段とを設け、第１の
消去選択ブロックの検査動作後、他の消去選択ブロック
の検査動作前に、第１の消去選択ブロックを消去非選択
ブロックとする動作が行われることを特徴とする。

【００１７】また、本発明（請求項３）は、複数のブロ
ックに分割され、該ブロックを最小消去単位として構成
されたメモリセルアレイを備えた不揮発性半導体記憶装
置において、データ消去のために選択された複数の消去
選択ブロックに対して同時にデータ消去用の電圧を印加
する手段と、前記消去選択ブロックが消去十分であるか
否かを各ブロック毎に検査する手段と、前記検査の結果
により消去十分と判定された消去選択ブロックを追加消
去ブロックに変更する手段と、前記追加消去ブロックに
対して１回のデータ消去用の電圧を印加する手段と、前
記検査の結果により消去不十分と判定された消去選択ブ
ロックに対し、前記データ消去用電圧の印加、消去十分
であるか否かの検査、追加消去ブロックへの変更の動作
を繰り返す手段とを設け、第１の消去選択ブロックの検
査動作後、他の消去選択ブロックの検査動作前に、第１
の消去選択ブロックを追加消去ブロックとする動作が行
われることを特徴とするまた、本発明（請求項４）は、
複数のブロックに分割され、該ブロックを最小消去単位
として構成されたメモリセルアレイを備えた不揮発性半
導体記憶装置において、データ消去のために選択された
複数の消去選択ブロックに対し消去十分であるか否かを
各ブロック毎に検査する手段と、前記検査の結果により
消去十分と判定された消去選択ブロックを追加消去ブロ
ックに変更する手段と、前記追加消去ブロックに対して
１回のデータ消去用電圧を印加する手段と、前記検査の
結果により消去不十分と判定された消去選択ブロック及
び追加消去ブロックに対して同時にデータ消去用の電圧
を印加する手段と、前記消去十分であるか否かの検査、
追加消去ブロックへの変更、前記データ消去用電圧の印
加の動作を繰り返す手段とを設け、第１の消去選択ブロ
ックの検査動作後、他の消去選択ブロックの検査動作前
に、第１の消去選択ブロックを追加消去ブロックとする
動作が行われることを特徴とする。

【００１８】

【作用】本発明においては、複数ブロック内データを同
時に消去するデータ消去シーケンスにおいて、第１の選
択ブロックが消去十分な状態にあるか否かを調べる動作
終了後、消去十分な状態にある場合にこの第１の選択ブ
ロックを消去非選択状態（消去パルス印加動作時に消去
パルスが印加されない状態）とする動作を、他の選択ブ
ロックが消去十分な状態にあるか否かを調べる動作を行
わないうちに行うことが可能となる。従って、消去十分
か否かを調べる動作時に消去十分と判定されたブロック
のアドレスを一時記憶する領域を設ける必要がなくな
る。このようにして本発明によれば、従来よりデータ書
替え所要時間を長くすることなく、また従来より性能を
低下させることなく、従来より安価なフラッシュメモリ
チップやマイクロプロセッサシステムを実現できる。

【００１９】

【実施例】以下、本発明の実施例を図面を参照して説明
する。

【００２０】図１及び図２に、本発明の第１の実施例に
係わるマイクロプロセッサシステムを示す。図１に示し
たシステムは、フラッシュＥＥＰＲＯＭメモリシステム
を含むものである。上記システムには、システム配線２
に接続されたマイクロプロセッサ１、メインシステムメ
モリ（ＲＡＭ）３、１個以上の入出力デバイス４（例え
ば、キーボード，モニター，モデム（変復調装置）等に
相当）、が含まれる。コンピュータシステム配線２に接
続された他のメインコンピュータシステムは不揮発性メ
モリ５である。通常、この不揮発性メモリ５は数十メガ
バイトのデータ記憶容量を持つディスクドライブとして
使われる。不揮発性メモリ５内のデータはシステム揮発
性メモリ３に読み出され、データ変換などが行われる。

【００２１】不揮発性メモリ５は、コンピュータシステ
ム配線２に接続されたメモリコントローラ６とＥＥＰＲ
ＯＭ集積回路チップアレイ７から構成されている。コン
トローラ６からＥＥＰＲＯＭチップアレイ７への命令や
データは、データ線８を介して伝達される。同様に、Ｅ
ＥＰＲＯＭチップアレイ７からコントローラ６へのデー
タやステータス信号はデータ線９を介して伝達される。
図１中では、コントローラ６とＥＥＰＲＯＭチップ７の
間の他の制御回路やステータス回路は省略されている。

【００２２】図２に、コントローラ６と複数のフラッシ
ュＥＥＰＲＯＭメモリチップアレイ７を含むシステムを
表すブロック図を示す。コントローラ６は、通常のコン
ピュータシステムコントロール線を含むシステムコント
ロール線１１、システムアドレス／データ配線１０、及
びＥＥＰＲＯＭチップアレイ７中のシステム配線の一部
と接続されている。

【００２３】上記ＥＥＰＲＯＭチップアレイ７は、１
３，１４，１５などの多くのＥＥＰＲＯＭ集積回路チッ
プを含んでいる。チップ１３，１４，１５は、それぞれ
のチップセレクト／イネーブル線１６，１７，１８を含
んでおり、このチップセレクト／イネーブル線を介して
インターフェース回路１２から各ＥＥＰＲＯＭチップに
信号が送られる。このインターフェース回路１２は、デ
ータ線８，９と配線１９とのインターフェースの役割も
果たす。メモリアドレスやＥＥＰＲＯＭチップ１３，１
４，１５などへの書き込みデータ、ＥＥＰＲＯＭチップ
１３，１４，１５などからの読み出しデータは、ロジッ
ク／レジスタ回路２０、配線２１を介して、配線１９か
らそれぞれのＥＥＰＲＯＭチップ１３，１４，１５など
に転送される。

【００２４】図１、図２に関する説明の詳細に関して
は、“United States Patent No.5,297,148 Harari et
al. Mar.22,1994 ”中の FIG.1A.や FIG.1B.の説明を参
照。

【００２５】システムの中では、ファイルやブロックに
記憶されているデータは、定期的に更新されねばならな
い。また、不要なデータの上に新しいデータをオーバー
ライトすることが望ましい。フラッシュＥＥＰＲＯＭメ
モリでは、メモリセルはデータを書き込む前にまずデー
タ消去されねばならない。データ書き込み動作は常にデ
ータ消去動作の後に行われる。

【００２６】フラッシュＥＥＰＲＯＭメモリでは、メモ
リが複数のブロック（又はセクタと呼ばれる）に分割さ
れており、このブロックはデータ消去動作によりデータ
消去可能なデータ量の最小単位となっているため、ブロ
ック内のメモリセルは同時にデータ消去を行われる。そ
れぞれのブロックは異なるアドレスが付けられ、消去時
に独立に選択される。このようなフラッシュＥＥＰＲＯ
Ｍメモリでは、一度のデータ消去動作により、任意の位
置のブロックを任意の数だけ組み合わせてデータ消去を
行うことが可能となる方法は、データ消去動作所要時間
を短縮するために非常に重要である。このデータ消去方
法を用いることにより、任意のデータ書き替えの場合に
おいても、必要なデータ消去動作の回数が１回で済み、
消去動作所要時間を最短にすることができる。

【００２７】図３に、複数のブロックを消去する場合に
選択されるブロックの位置を表す模式図を示す。フラッ
シュＥＥＰＲＯＭシステムは１個以上のフラッシュメモ
リチップ、例えば２２，２３，２４，２５のようなチッ
プを含む。これらのチップは、信号線２６を介してコン
トローラ６と情報の伝達をする。通常、コントローラ６
は、マイクロプロセッサシステムと情報の伝達を行う
（マイクロプロセッサシステムは図３中では省略、図１
を参照）。個々のフラッシュＥＥＰＲＯＭチップ中のメ
モリセルは複数のブロックに分割されており、個々のブ
ロックは同時に消去可能な複数のメモリセルを含む。個
々のブロックは別々のアドレスを付けられており、マル
チブロック消去動作時には図３の２７，２８，２９，３
０，３１のように、複数のブロックが同時に選択され、
データ消去される。

【００２８】図３では、システム中に含まれている複数
のフラッシュメモリチップ中に含まれるブロックにおい
て、任意の位置のブロックを任意の数だけ組み合わせて
一度にデータ消去を行うことができる場合のデータ消去
ブロック（消去選択ブロック）を斜線で示している。図
３に示したように、単一フラッシュメモリチップ内のブ
ロックばかりでなく、複数のフラッシュメモリチップに
わたって、任意の位置・数のブロックにおいて同時にデ
ータ消去を実現できる。

【００２９】図４に、選択的に複数のブロックを同時に
消去（マルチブロック消去）可能なフラッシュＥＥＰＲ
ＯＭチップのブロック図を示す。図４では、図３中のフ
ラッシュメモリチップ２２を例にとって、２個のブロッ
ク２７，２８がデータ消去動作時に同時に選択されてい
る場合を示している。上記したマルチブロック動作を実
現するために、ブロック１個に対して１個のブロックレ
ジスタが備えられている。

【００３０】消去動作時には、このブロックレジスタの
うち消去選択ブロック（データ消去動作時にデータの消
去を実行するブロックであり、図３中の斜線で示したブ
ロックに相当）に対応するブロックレジスタは選択状態
に、消去非選択ブロック（データ消去動作時にデータの
消去を実行しない、つまりデータの変更を行わないブロ
ック）に対応するブロックレジスタは非選択状態に設定
される。つまり、図４においてはデータ消去動作時の消
去選択ブロックは２７（ブロック−２），２８（ブロッ
ク−５）であるため、２個のブロックレジスタ３４−
２，３４−５内のデータは選択状態に、上記２個以外の
ブロックレジスタ３４−１，３４−３，３４−４，３４
−６内のデータは非選択状態に設定される。

【００３１】消去動作開始前には、消去動作によりデー
タを消去する全ブロックに対応するブロックレジスタの
データが設定される。このブロックレジスタのデータ設
定時の動作を次に説明する。データ設定時の始めには、
全ブロック（フラッシュメモリチップ２２内のブロック
に限らずマイクロプロセッサシステム内の全チップ中の
全ブロックに相当、図２を参照）内のブロックレジスタ
は消去非選択状態にある。

【００３２】そして、消去動作によりデータを消去する
消去選択ブロックのうちの一つのアドレスがコントロー
ラ６から指定され、信号線２６、データ入出力インター
フェース３８、フラッシュメモリチップ内信号線３７を
介して消去選択ブロックのアドレスがアドレスレジスタ
３６に伝達される。アドレスデコーダ３５により、アド
レスレジスタ内のアドレスに対応するブロックが選ば
れ、この対応するブロックに対応するブロックレジスタ
内のデータが選択状態に設定される。マイクロプロセッ
サシステム内の全チップ中の全ての消去選択ブロック
（図２を参照）のアドレスに対して同様のブロックレジ
スタ設定動作を繰り返し、消去選択ブロックに対応する
全てのブロックレジスタのデータ設定を行う。

【００３３】図５に、マルチブロック消去動作を行う際
のアルゴリズムを表すフローチャートを示す。まず始め
に、コントローラ６からＥＥＰＲＯＭチップ中に消去選
択ブロックのうちの一つのアドレスを入力する（Ｓ
１）。続いて、チップ中に入力されたアドレスに対応す
るブロックレジスタのデータを選択状態とする（Ｓ
２）。続いて、消去選択ブロックをさらに追加するか否
かを判定し（Ｓ３）、追加する場合には（Ｓ１）の動作
に戻る。消去ブロックを追加しない場合には、消去シー
ケンスを開始する（Ｓ４）。（Ｓ１，Ｓ２，Ｓ３）の動
作に関しては前段落中に詳細な説明を行っているため、
ここでの詳細な説明は省略する。

【００３４】消去シーケンスが始まると、まず消去選択
ブロック中のメモリセルにのみ消去パルスが印加される
（Ｓ５）。つまり、マイクロプロセッサシステム中の全
メモリセルのうち、選択状態にあるブロックレジスタに
対応するブロック内のメモリセルに対してのみ、メモリ
セルデータを消去状態とするようなバイアスが印加され
る。続いて、消去選択ブロック、つまりブロックレジス
タが選択状態にあるブロックを一つ選択し（Ｓ６）、選
択されたブロックが消去十分な状態にあるか否かを確認
する（消去ベリファイ動作）（Ｓ７，Ｓ８）。

【００３５】確認の結果、この確認したブロックが消去
十分な状態にあれば、この確認したブロックに対応する
ブロックレジスタを非選択状態とし（Ｓ９）、この結果
確認したブロックは消去非選択ブロックとなる。一方、
確認の結果、この確認したブロックが消去不十分な状態
にあれば、対応するブロックレジスタを選択状態のまま
保持する。続いて、消去十分か否かを未確認の消去選択
ブロックの有無を調べる（Ｓ１０，Ｓ１１）。未確認の
消去選択ブロックがあれば、（Ｓ６）の動作に戻って未
確認の消去選択ブロックが消去十分な状態にあるか否か
を調べる。

【００３６】（Ｓ６〜Ｓ９）（確認するブロックが消去
十分である場合のみ（Ｓ９の動作を行う））、（Ｓ１
０，Ｓ１１）の動作は、消去十分か否かを未確認の消去
選択ブロックが有る限り繰り返され、未確認の消去選択
ブロックが無くなると、続いて全ブロックが消去選択の
状態にあるか否かが判定される（Ｓ１２）。全ブロック
のうち、選択状態のブロックが一つでも有れば、（Ｓ
５）の動作に戻る。（Ｓ５〜Ｓ１２）の動作は、消去不
十分な消去選択ブロックが存在しなくなるまで、つまり
全てのブロックレジスタが非選択の状態になるまで繰り
返される。そして、全てのブロックが消去非選択状態と
なった後、消去シーケンスが終了する（Ｓ１３）。

【００３７】図６に、マルチブロック消去動作を行う際
のアルゴリズムを表すフローチャートの別の実施例を示
す。まず始めに、コントローラ６からＥＥＰＲＯＭチッ
プ中に消去選択ブロックのうちの一つのアドレスを入力
する（Ｓ１）。続いて、チップ中に入力されたアドレス
に対応するブロックレジスタのデータを選択状態とする
（Ｓ２）。続いて、消去選択ブロックをさらに追加する
か否かを判定し（Ｓ３）、追加する場合には（Ｓ１）の
動作に戻る。消去ブロックを追加しない場合には、消去
シーケンスを開始する（Ｓ４）。

【００３８】消去シーケンスが始まると、まず消去選択
ブロック、つまりブロックレジスタが選択状態にあるブ
ロックを一つ選択し（Ｓ５）、選択されたブロックが消
去十分な状態にあるか否かを確認する（消去ベリファイ
動作）（Ｓ６，Ｓ７）。

【００３９】確認の結果、この確認したブロックが消去
十分な状態にあれば、この確認したブロックに対応する
ブロックレジスタを非選択状態とし（Ｓ８）、この結果
確認したブロックは消去非選択ブロックとなる。一方、
確認の結果、この確認したブロックが消去不十分な状態
にあれば、対応するブロックレジスタを選択状態のまま
保持する。続いて、消去十分か否かを未確認の消去選択
ブロックの有無を調べる（Ｓ９，Ｓ１０）。未確認の消
去選択ブロックがあれば、（Ｓ５）の動作に戻って未確
認の消去選択ブロックが消去十分な状態にあるか否かを
調べる。

【００４０】（Ｓ５〜Ｓ８）（確認するブロックが消去
十分である場合のみ（Ｓ８）の動作を行う）、（Ｓ９，
Ｓ１０）の動作は、消去十分か否かを未確認の消去選択
ブロックが有る限り繰り返され、未確認の消去選択ブロ
ックが無くなると、続いて全ブロックが消去非選択の状
態にあるか否かが判定される（Ｓ１１）。全てのブロッ
クのうち、選択状態のブロックが一つでも有れば、消去
選択ブロック中のメモリセルにのみ消去パルスが印加さ
れる（Ｓ１２）。

【００４１】つまり、マイクロプロセッサシステム中の
全メモリセルのうち、選択状態にあるブロックレジスタ
に対応するブロック内のメモリセルに対してのみ、メモ
リセルデータを消去状態とするようなバイアスが印加さ
れる。続いて、（Ｓ５）の動作に戻る。（Ｓ５〜Ｓ１
２）の動作は、消去不十分な消去選択ブロックが存在し
なくなるまで、つまり全てのブロックレジスタが非選択
の状態になるまで繰り返される。そして、全てのブロッ
クが消去非選択状態となった後、消去シーケンスが終了
する（Ｓ１３）。

【００４２】次に、従来例を用いる場合に比べて、図
５、図６に示した実施例を用いる場合の利点を説明す
る。従来方式を用いてマルチブロック消去動作を行う際
のアルゴリズムは前記図５１に示した通りであり、各消
去選択ブロックが消去十分な状態にあるか否かを全消去
選択ブロックにわたって判定する際に判定結果が消去十
分となったブロックのアドレスを全て記憶しておかない
と、次に消去十分な消去選択ブロックに対応する全ての
ブロックレジスタを非選択状態にすることができない。

【００４３】従って、前述したように、消去十分な状態
にある消去選択ブロックのアドレスを一時記憶する手
段、例えばラッチ回路やメモリ素子などが必要となり、
全ブロック数と同数程度のアドレスを一時記憶する手段
が必要となり、この記憶手段が占める領域は大きくなっ
てしまう。このため、記憶手段が各ＥＥＰＲＯＭチップ
内に備えられる場合にはＥＥＰＲＯＭチップの面積増大
・コスト増加が、記憶手段がＥＥＰＲＯＭチップ外に備
えられる場合にはその備えられる部分のコスト増加若し
くは記憶領域の減少による機能低下が起こり、いずれに
してもマイクロプロセッサシステムのコスト増加若しく
は機能低下を引き起こしてしまう。

【００４４】本発明は、以上の問題点を解決することが
主目的である。まず、図５の実施例について考える。図
５の方式では、消去パルス印加後に消去選択ブロックの
うちの１個に対応するアドレスにロウアドレスを保った
まま、この選択ブロックの消去状態（消去十分か否か）
の確認動作、及び消去十分な状態にある場合には対応す
るブロックレジスタの非選択状態への設定動作を続けて
行った後、次の消去状態未確認の消去選択ブロックのア
ドレスを選択することが可能である。

【００４５】従ってこの方式では、消去十分の状態の確
認動作と消去十分なブロックに対応するブロックレジス
タの非選択状態への変換動作の間に選択ロウアドレスを
不変にできる。つまり、第１の消去選択ブロックの消去
状態確認動作終了後、他の消去選択ブロックの消去状態
確認動作を行う前に、第１のブロックの非選択状態への
設定動作を行うことができる。消去十分な消去選択ブロ
ックのアドレスを一時記憶する手段が不要となり、上記
した記憶手段の大領域を無くすことができる。このよう
に、第１の実施例である図５のアルゴリズムを用いるこ
とにより、上記した全ブロック数と同程度の数のブロッ
クアドレスの記憶手段が不要になり、従って機能低下を
招くことなく従来よりも安価なマイクロプロセッサシス
テムを提供できる。

【００４６】次に、図６の実施例について考える。図６
の実施例と図５の実施例の違いは、消去パルス印加動作
と消去状態確認・ブロックレジスタデータ変換動作の順
番である。図５の動作では、消去シーケンスを開始する
と、まず消去パルスを印加した後、消去状態確認・ブロ
ックレジスタデータ変換動作を行い、場合によってはさ
らにこれらの動作が消去パルス印加、消去状態確認・ブ
ロックレジスタデータ変換動作の順番で繰り返される。
一方、図６の動作では、消去シーケンスを開始すると、
まず消去状態確認・ブロックレジスタデータ変換動作を
行った後、消去パルスを印加し、場合によってはさらに
これらの動作が消去状態確認・ブロックレジスタデータ
変換動作、消去パルス印加動作の順番で繰り返される。
つまり、図５の実施例と図６の実施例の違いは、消去シ
ーケンスの始めに行う動作が消去パルス印加動作か消去
状態確認・ブロックレジスタデータ変換動作かの違いだ
けである。

【００４７】図５のアルゴリズムを用いると、消去シー
ケンスの始めに消去パルス印加動作を行うため、消去シ
ーケンスに入る前から既に消去十分の状態にある消去選
択ブロック内の消去パルスを印加する必要のないメモリ
セルに対しても、一度だけは消去パルスを印加すること
になる。この場合には、消去十分のブロック内のメモリ
セルに不必要なストレスを印加することになり、メモリ
セルの信頼性を低下させる原因となり得る。さらに、既
に消去状態にあるメモリセルに消去パルスを印加するた
め、メモリセルのしきい値電圧がさらに低い値となり、
消去シーケンスに入る前には書き込み状態にあった消去
選択ブロック内のメモリセルのしきい値電圧に比べて、
消去シーケンスに入る前に既に消去十分の状態にあった
消去選択ブロック中のメモリセルのしきい値電圧はずっ
と低い値となりやすい。

【００４８】従って、図５の方式を用いると消去状態の
メモリセルのしきい値電圧の分布幅が広くなるという問
題もある。図５の方式と同様に、図５１の従来方式にお
いても消去シーケンスの始めにまず消去パルス印加を行
うため、このようなメモリセルへのストレスに起因する
信頼性の問題や消去状態メモリセルのしきい値電圧分布
幅が広くなる問題は、図５のアルゴリズムばかりでな
く、図５１の従来方式のアルゴリズムにおいても同様に
起こる。

【００４９】一方、図６のアルゴリズムを用いると、消
去シーケンスの始めに消去状態確認・ブロックレジスタ
データ変換動作を行うため、消去シーケンスに入る前か
ら既に消去十分の状態にある消去選択ブロック内のメモ
リセルに対して一度も消去パルスを印加することなく、
対応するブロックレジスタを非選択状態にすることがで
き、従って消去シーケンスに入る前から既に消去十分の
状態にある消去選択ブロック内のメモリセルに印加され
るストレスを無くすことができ、従って、メモリセルの
信頼性を高めることができると共に、消去状態にあるメ
モリセルのしきい値電圧の分布幅を小さくすることがで
きる。

【００５０】図５や図６に示したアルゴリズムは、種々
変更可能である。例えば、図５や図６の方式では、ＥＥ
ＰＲＯＭチップへのアドレス入力（図５の（Ｓ１）や図
６の（Ｓ１））を行う前には、全てのブロックレジスタ
が非選択状態に設定されている。この状態を確実に実現
するため、図５の（Ｓ１）や図６の（Ｓ１）の前に全て
のブロックレジスタを非選択状態に設定する動作を入れ
る場合や、図５の（Ｓ１２）と図５の（Ｓ１３）の間や
図６の（Ｓ１２）と図６の（Ｓ１３）の間に全てのブロ
ックレジスタを非選択状態に設定する動作を入れる場
合、等においても本発明は有効である。

【００５１】また、図５や図６では、図５の（Ｓ１）や
図６の（Ｓ１）の動作開始の時点で全てのブロックレジ
スタが非選択状態にあり、図５の（Ｓ１）や図６の（Ｓ
１）の動作以降にＥＥＰＲＯＭチップ外部からＥＥＰＲ
ＯＭチップ内に消去選択アドレスを入力する場合の実施
例を示したが、本発明は上記実施例に限定されるもので
はなく、種々変更可能である。例えば、ＥＥＰＲＯＭチ
ップ外部からＥＥＰＲＯＭチップ内部へのアドレス入力
を開始する時点で全てのブロックレジスタが選択状態に
あり、ＥＥＰＲＯＭチップ外部からＥＥＰＲＯＭチップ
内部に入力されるアドレスが消去非選択ブロックのアド
レスであり、入力されたアドレスに対応するブロックレ
ジスタが選択状態から非選択状態に設定される場合にも
本発明は有効である。この場合の実施例を図７と図８に
示す。

【００５２】図７、図８はそれぞれ図５、図６において
入力アドレスが消去選択ブロックである場合の動作を、
入力アドレスが消去非選択ブロックである場合の動作に
変更した場合のアルゴリズムを示している。

【００５３】また、図７や図８の方式では、ＥＥＰＲＯ
Ｍチップへのアドレス入力（図７の（Ｓ１）や図８の
（Ｓ１））を行う際には全てのアドレスレジスタが選択
状態に設定されている。この状態を確実に実現するた
め、図７の（Ｓ１）や図８の（Ｓ１）の前に全てのブロ
ックレジスタを選択状態に設定する動作を入れる場合
や、図７の（Ｓ１２）と図７の（Ｓ１３）の間や図８の
（Ｓ１２）と図８の（Ｓ１３）の間に全てのブロックレ
ジスタを選択状態に設定する動作を入れる場合、等にお
いても本発明は有効である。

【００５４】図７、図８の方式は全ブロック中消去選択
ブロックが半数以上ある場合に特に有効であり、この場
合には図５、図６の方式を用いる場合よりもアドレス入
力の回数を減らせるため、アドレス入力所要時間を短縮
できる、という特徴がある。つまり、全ブロック中消去
選択ブロックが半数以上ある場合には図７、図８の方式
を、また半数以下の場合には図５、図６の方式を用いる
方がアドレス入力所要時間の短縮を実現できる。

【００５５】次に、本発明をＮＡＮＤセル型ＥＥＰＲＯ
Ｍの単一チップに適用した場合の実施例について説明す
る。図９に、本発明をＮＡＮＤセル型ＥＥＰＲＯＭの単
一チップに適用した場合の実施例に係わるＮＡＮＤセル
型ＥＥＰＲＯＭの構成を示すブロック図を示す。

【００５６】メモリセルアレイ３２に対して、データ書
き込み、データ読み出し、再書き込み、書き込みベリフ
ァイ、及び消去ベリファイを行うために、ビット線制御
回路４３が設けられている。このビット線制御回路４３
は、データ入出力インターフェース３８につながり、ア
ドレスレジスタ３６からのアドレス信号を受けるカラム
デコーダ４４の出力を入力として受ける。また、メモリ
セルアレイ３２に対して制御ゲート及び選択ゲートを制
御するためにロウデコーダ４１が設けられ、メモリセル
アレイ３２が形成されるｐ型ウェル（又はｐ型基板）の
電位を制御するための基板電位制御回路４２が設けられ
ている。

【００５７】カラムレジスタ検知回路４５はビット線制
御回路４３中のカラムレジスタ内データを検知する。ロ
ウデコーダ４１は各ブロック毎にブロックレジスタを備
え、カラムレジスタ検知回路４５の検知結果を受けて、
場合によってはロウデコーダ内のブロックレジスタ回路
内のデータを変更する。ロウデコーダ内のブロックレジ
スタ回路内データはブロックレジスタ検知回路４６によ
り検知され、消去・書き込み終了検知回路４７はこの検
知結果を受けて消去終了信号若しくは書き込み終了信号
を出力する。消去終了信号若しくは書き込み終了信号は
データ入出力インターフェース３８からチップ外部に出
力される。

【００５８】ビット線制御回路４３は、主にＣＭＯＳフ
リップフロップからなり、書き込むためのデータのラッ
チやビット線の電位を読むためのセンス動作、また書き
込み後及び消去後のベリファイのためのセンス動作、さ
らに再書き込みデータのラッチを行う。

【００５９】図９中のコントローラ、メモリセルアレ
イ、データ入出力インターフェース、ロウデコーダ、ア
ドレスレジスタは図４中のそれぞれと対応している。

【００６０】図１０（ａ）（ｂ）は、メモリセルアレイ
の一つのＮＡＮＤセル部分の平面図と等価回路図であ
り、図１１（ａ）（ｂ）はそれぞれ図１０（ａ）の矢視
Ａ−Ａ′及びＢ−Ｂ′断面図である。素子分離酸化膜１
１２で囲まれたｐ型ウェル（又はｐ型シリコン基板）１
１１に、複数のＮＡＮＤセルからなるメモリセルアレイ
が形成されている。一つのＮＡＮＤセルに着目して説明
するとこの実施例では、８個のメモリセルＭ１〜Ｍ８が
直列接続されて一つのＮＡＮＤセルを構成している。

【００６１】メモリセルはそれぞれ、基板１１１にゲー
ト絶縁膜１１３を介して浮遊ゲート１１４（１１４₁，
１１４₂，…，１１４₈）を形成し、この上に層間絶縁
膜１１５を介して制御ゲート１１６（１１６₁，１１６
₂，…，１１６₈）を形成して、構成されている。これ
らのメモリセルのソース・ドレインであるｎ型拡散層１
１９は、隣接するもの同士共用する形で接続され、これ
によりメモリセルが直列接続される。

【００６２】ＮＡＮＤセルのドレイン側及びソース側に
は、メモリセルの浮遊ゲート、制御ゲートと同時に形成
された選択ゲート１１４₉，１１６₉及び１１４₁₀，１
１６₁₀がそれぞれ設けられている。素子形成された基板
上はＣＶＤ酸化膜１１７により覆われ、この上にビット
線１１８が配設されている。ビット線１１８はＮＡＮＤ
セルの一端のドレイン側拡散層１１９にコンタクトさせ
ている。行方向に並ぶＮＡＮＤセルの制御ゲート１１６
は、共通に制御ゲート線ＣＧ（１），ＣＧ（２），…，
ＣＧ（８）として配設されている。これら制御ゲート線
はワード線となる。選択ゲート１１４₉，１１６₉及び
１１４₁₀，１１６₁₀もそれぞれ行方向に連続的に選択ゲ
ート線ＳＧ（１），ＳＧ（２）として配設されている。

【００６３】なお、選択ゲート１１４₉，１１４₁₀とウ
ェル１１１との間のゲート絶縁膜１１３をメモリセル部
のゲート酸化膜１１３より厚くして、その信頼性を高め
るようにしてもよい。

【００６４】図１２は、このようなＮＡＮＤセルがマト
リックス配列されたメモリセルアレイの等価回路を示し
ている。図１２中の破線内の部分がＮＡＮＤセルブロッ
クであり、上記してきた１個のブロックに相当する。

【００６５】このＮＡＮＤセル型ＥＥＰＲＯＭの動作は
次の通りである。データ書き込みの動作は、ビット線コ
ンタクトから最も離れた位置のメモリセルから順に行
う。選択されたメモリセルの制御ゲートには高電圧Ｖpp
（＝２０Ｖ程度）を印加し、それよりビット線コンタク
ト側にあるメモリセルの制御ゲート及び選択ゲートには
中間電位Ｖｍ（＝１０Ｖ程度）を印加し、ビット線には
データに応じて０Ｖ又は中間電位Ｖｍを与える。ビット
線に０Ｖが与えられた時、その電位は選択メモリセルの
ドレインまで伝達されて、ドレインから浮遊ゲートに電
子注入が生じる。これにより、その選択されたメモリセ
ルのしきい値は正方向にシフトする。この状態を例えば
“１”とする。ビット線に中間電位が与えられた時は電
子注入が起こらず、従ってしきい値は変化せず、負に止
まる。この状態は“０”である。

【００６６】データ消去は、選択されたＮＡＮＤセルブ
ロック内の全てのメモリセルに対して同時に行われる。
即ち、選択されたＮＡＮＤセルブロック内の全ての制御
ゲートを０Ｖとし、ビット線・ソース線・ｐ型ウェル
（又はｐ型基板）・非選択ＮＡＮＤセルブロック中の制
御ゲート及び全ての選択ゲートに高電圧２０Ｖ程度の電
圧を印加する。これにより、選択ＮＡＮＤセルブロック
中の全てのメモリセルで浮遊ゲートの電子がｐ型ウェル
（又はｐ型基板）に放出され、しきい値電圧は負方向に
シフトする。

【００６７】データ読み出し動作は、選択されたメモリ
セルの制御ゲートを０Ｖとし、それ以外のメモリセルの
制御ゲート及び選択ゲートを電源電圧Ｖcc若しくは電源
電圧より高い電圧Ｖ_Hとして、選択メモリセルで電流が
流れるか否かを検出することにより行われる。

【００６８】図１３に、図９のロウデコーダ４１の具体
的な構成例を示す。この実施例でのロウデコーダ回路に
は、２個のインバータＩ１，Ｉ２で構成されるブロック
レジスタＢＲが含まれている。消去パルス印加時や書き
込みパルス印加時に、このレジスタにより対応するブロ
ックを選択するか否か、つまり対応するブロックに消去
パルスや書き込みパルスを印加するか否かを制御する。
また、データ読み出し動作時や消去ベリファイ動作時、
書き込みベリファイ動作時にチップ中の全ブロックの中
からロウアドレスにより１個のブロックを選択する場合
には、Ａ１，Ａ２のＮＡＮＤゲートによりロウアドレス
に対応するブロックが選択される。

【００６９】書き込み・消去パルス印加時にはブロック
レジスタ内のデータにより対応するブロックの選択・非
選択が制御され、読み出し・書き込みベリファイ・消去
ベリファイ動作時にはロウアドレスにより１個のブロッ
クが選択される方式を実現するために、トランジスタＱ
n1，Ｑn2，Ｑp1，Ｑp2が備えられている。書き込み・消
去パルス印加時にはＥＳＥＬＥＣＴとＳ１を導通させる
ことにより、ブロックレジスタ内のデータに応じて複数
のブロックを同時に選択する動作を実現させる。読み出
し・書き込みベリファイ・消去ベリファイ動作時にはＡ
ＳＥＬＥＣＴとＳ１を導通させることにより、ロウアド
レスに相当する１個のブロックを選択する動作が実現さ
れる。

【００７０】また、トランジスタＱn3，Ｑn4，Ｑn5によ
り、各ブロックに対応するブロックレジスタ内データを
ロウアドレスに応じて個別に設定することができる。つ
まり、信号ＲＤＥＣが“Ｈ”レベル、ブロックアドレス
全選択信号／ＳＬＡＬＬが“Ｈ”レベルにある場合に
は、ロウアドレスに対応するブロックにおいてのみＡＳ
ＥＬＥＣＴが“Ｈ”となるため、トランジスタＱn4がオ
ン状態となり、この時に信号ＳＥＴ、ＣＬＥＡＲを
“Ｈ”とすることによりそれぞれ、ロウアドレスに対応
するブロックのみにおいてブロックレジスタ内データを
“１”（ＥＳＥＬＥＣＴが“Ｈ”となるデータラッチ状
態に相当）、“０”（ＥＳＥＬＥＣＴが“Ｌ”となるデ
ータラッチ状態に相当）に設定できる。

【００７１】また、ブロックアドレス全選択信号／ＳＬ
ＡＬＬを“Ｌ”とすることにより全ブロック中でＡＳＥ
ＬＥＣＴを“Ｈ”とすることができ、この時に信号ＳＥ
Ｔ，ＣＬＥＡＲを“Ｈ”とすることによりそれぞれ全ブ
ロック中のブロックレジスタ内データを“１”（ＥＳＥ
ＬＥＣＴが“Ｈ”となるデータラッチ状態に相当）、
“０”（ＥＳＥＬＥＣＴが“Ｌ”となるデータラッチ状
態に相当）に設定することができる。上述したように制
御されるノードＳ１に基づいてノードＮ１，Ｎ２の電位
が設定され、メモリセルアレイ内の各制御ゲート・選択
ゲートの電圧が設定される。

【００７２】また、図１４に、ビット線制御回路４３及
びカラムレジスタ検知回路４５の一部（ノードＶＤＴＣ
のプリチャージ用回路を除く部分）の具体的な構成例を
示す。この実施例でのセンスアンプ兼カラムレジスタ回
路を構成するＣＭＯＳフリップフロップＣＲは、Ｅタイ
プ，ｐチャネルＭＯＳトランジスタＱp3，Ｑp5とＥタイ
プ，ｎチャネルＭＯＳトランジスタＱn6により構成され
た信号同期式ＣＭＯＳインバータと、Ｅタイプ，ｐチャ
ネルＭＯＳトランジスタＱp4，Ｑp6とＥタイプ，ｎチャ
ネルＭＯＳトランジスタＱn7により構成された信号同期
式ＣＭＯＳインバータと、により構成されている。

【００７３】このＣＭＯＳフリップフロップＣＲの出力
ノードＮ３とビット線ＢＬｉとの間は、信号ＢＬＣＤに
より制御されるＥタイプ，ｎチャネルＭＯＳトランジス
タＱn16 と、信号ＢＬＴＲにより制御されるＤタイプ，
ｎチャネルＭＯＳトランジスタＱd1を介して接続されて
いる。

【００７４】ビット線ＢＬｉとノードＢＬＣＲＬの間
は、信号ＢＬＣＵＢにより制御されるＥタイプ、ｐチャ
ネルＭＯＳトランジスタＱp7を介して接続されており、
トランジスタＱp7を介してビット線が電源電圧や消去用
高電圧に充電される。

【００７５】ＣＭＯＳフリップフロップＣＲの出力ノー
ドＮ３と接地電位の間には、トランジスタＱn8，Ｑn10
が設置されており、またＣＭＯＳフリップフロップＣＲ
の出力ノードＮ４と接地電位の間には、トランジスタＱ
n9，Ｑn10 が設置されている。トランジスタＱn8，Ｑn
9，Ｑn10 は、読み出し動作時や書き込み・消去ベリフ
ァイ動作時にフリップフロップのデータをリセットした
り、ビット線電位をセンスする際に使用される。また、
ノードＮ５と接地電位の間にはトランジスタＱn11 が設
置されており、ビット線を０Ｖに放電する際に使用され
る。

【００７６】ＣＭＯＳフリップフロップＣＲの２つのノ
ードは、カラム選択信号ＣＳＬｉにより制御されるトラ
ンスファゲートであるトランジスタＱn14 ，Ｑn15 を介
してそれぞれ入出力線Ｉ／Ｏ、／Ｉ／Ｏに接続されてい
る。

【００７７】また、カラムレジスタ検知回路４５の一部
は、トランジスタＱn12 ，Ｑn13 より構成され、これら
のトランジスタにより、信号ＣＲＣＯＮが“Ｈ”にある
場合に全ビット線制御回路中の出力ノードＮ４が全て
“Ｌ”レベルにあるか、或いは“Ｈ”レベルにあるノー
ドＮ４が１個以上あるか、を判定することができる。こ
の判定結果は、ノードＶＤＴＣの電位により判定でき、
全Ｎ４ノードが“Ｌ”レベルにある場合には、ノードＶ
ＤＴＣは“Ｈ”レベルに、“Ｈ”レベルにあるノードＮ
４が１個以上ある場合にはノードＶＤＴＣは“Ｌ”レベ
ルになる。従って、カラムレジスタ検知回路４５を用い
ることにより、全てのカラムレジスタ内データが“１”
データであるか、即ち全てのＮ４ノードが“Ｌ”レベル
にあるかを一括に検知することができる。

【００７８】図１５に、ビット線制御回路４３、カラム
レジスタ検知回路４５、メモリセルアレイ３２の接続関
係を示す。Ｅタイプ、ｐチャネルＭＯＳトランジスタＱ
p8は、カラムレジスタ内データがオール“１”であるか
否かを検出する信号ＶＤＴＣのＶccへのプリチャージを
行う。なお、図１５中に破線で囲ったように、ＣＲは便
宜上記号化してある。

【００７９】次に、図１３〜図１５に示した回路を用い
た場合の消去パルス印加動作、及び消去ベリファイ動作
時の回路動作を説明する。但し、ＮＡＮＤセル型ＥＥＰ
ＲＯＭにおいても、メモリセルのデータを消去する際の
アルゴリズムとして、図５〜図８に示した方式を用いる
ことができることはいうまでもない。以下には、消去パ
ルス印加動作時や消去ベリファイ動作時に、ビット線制
御回路４３やロウデコーダ４１などが具体的にどのよう
な動作タイミングで動くかを説明する。

【００８０】図１６、図１７に、消去パルス印加動作時
の動作タイミングを示す。消去パルス印加動作に入る前
に、消去選択ブロックに対応するブロックレジスタ内デ
ータは“１”データ状態、つまりＥＳＥＬＥＣＴが
“Ｈ”レベルにある状態、消去非選択ブロックに対応す
るブロックレジスタ内データは“０”データ状態、つま
りＥＳＥＬＥＣＴが“Ｌ”レベルにある状態にある。

【００８１】消去パルス印加動作に入ると、まず信号Ｌ
ＤＥＣ，／ＬＤＥＣがそれぞれＶcc，０Ｖとなるため、
消去選択ブロック内ではノードＥＳＥＬＥＣＴとノード
Ｓ１が導通状態となり、その結果ノードＳ１がＶcc、ノ
ードＮ１，Ｎ２がそれぞれＶcc，０Ｖとなる。この段階
で、消去選択ブロック、つまりブロックレジスタ内デー
タが“１”であるブロックのロウデコーダが選択状態と
なっている。続いて、信号ＢＬＣＵＢと信号ＢＬＴＲが
ともに０Ｖとなるとともに、ノードＳＧＤ，ＳＧＳ，Ｓ
ＧＤＳがＶcc電位となる。この時には、メモリセルが構
成されているｐウェル電位である Cell-p-well、メモリ
セルアレイ中のソース電位である Cell-Source、ビット
線電位ＢＬｉもＶcc電位に設定される。

【００８２】これらの結果、消去選択ブロック中の選択
ゲート線ＳＧ（１），ＳＧ（２）や消去非選択ブロック
中の選択ゲート線ＳＧ（１），ＳＧ（２）がＶcc電位
に、消去非選択ブロック中の制御ゲート線ＣＧ（ｉ）
（ｉ＝１〜８）が（Ｖcc−Ｖthn）（但し、Ｖthn は制
御ゲート線とノードＳＧＤＳの間にあるｎチャネルトラ
ンジスタのしきい値電圧）電位となる。

【００８３】続いて、消去用高電圧（〜２０Ｖ）が例え
ばチップに内蔵された昇圧回路（図１６中のノードＶＰ
Ｐはこの昇圧回路の電圧出力ノード）により発生・供給
され、ノードＶＰＰＲＷ，ＳＧＤ，ＳＧＳ，ＳＧＤＳ，
Cell-p-well， Cell-Source，ＢＬｉ，ＢＬＣＲＬが２
０Ｖまで充電される。この結果、消去選択ブロック内の
ノードＮ１，ＳＧ（１），ＳＧ（２）や消去非選択ブロ
ック内のノードＮ２，ＳＧ（１），ＳＧ（２）が２０Ｖ
まで、消去非選択ブロック内の制御ゲート線ＣＧ（ｉ）
（ｉ＝１〜８）が（２０Ｖ−Ｖthn ）まで充電される。

【００８４】この後、しばらくこの状態が保たれる。こ
の時には、メモリセルが構成されているｐウェルの電位
は２０Ｖにあり、また制御ゲート線は消去選択ブロック
内では０Ｖ、消去非選択ブロック内では（２０Ｖ−Ｖth
n ）にあるため、消去選択ブロック内のメモリセルでは
制御ゲート線とｐ型ウェルの間に２０Ｖという大きな電
位差があるためメモリセルのしきい値電圧が低下する
が、消去非選択ブロック内では制御ゲート線とｐ型ウェ
ルの間の電位差がＶthn （＝１〜２Ｖ）と小さいためメ
モリセルのしきい値電圧の低下は起こらない。従って、
消去選択ブロック内のメモリセルにおいてのみデータが
消去される。

【００８５】続いて、ノードＳＧＤ，ＳＧＳ，ＳＧＤ
Ｓ， Cell-p-well， Cell-Source，ＢＬｉ，がＶcc電位
程度まで放電されるため、消去選択ブロック内のＳＧ
（１），ＳＧ（２）や消去非選択ブロック内のＳＧ
（１），ＳＧ（２），ＣＧ（ｉ）（ｉ＝１〜８）がＶcc
程度まで放電される。続いて、ノードＳＧＤ，ＳＧＳ，
ＳＧＤＳ， Cell-p-well， Cell-Sourceが０Ｖまで放電
され、また信号ＢＬＲＳＴがＶccとなるためビット線Ｂ
Ｌｉも０Ｖまで放電される。この結果、消去選択ブロッ
ク内のＳＧ（１），ＳＧ（２）や消去非選択ブロック内
のＳＧ（１），ＳＧ（２），ＣＧ（ｉ）（ｉ＝１〜８）
が０Ｖまで放電される。

【００８６】また、昇圧回路の電圧出力ノードＶＰＰが
Ｖcc電位となるため、ノードＶＰＰＲＷ，ＢＬＣＲＬ、
消去選択ブロック内ノードＮ１、消去非選択ブロック内
ノードＮ２もＶcc電位まで低下する。最後に、信号ＬＤ
ＥＣ，／ＬＤＥＣがそれぞれ０Ｖ，Ｖccとなることによ
り、消去選択ブロック内のノードＳ１，Ｎ１，Ｎ２がそ
れぞれ０Ｖ，０Ｖ，Ｖccとなり、消去パルス印加動作が
終了する。

【００８７】このように、図１３〜図１５に示した回路
を用いることにより、消去選択ブロックが複数ある場合
にも、この複数のブロックに同時にメモリセルデータの
消去用のパルスを印加できる。

【００８８】図１８〜図２０に、消去ベリファイ動作、
及び消去十分な状態にある消去選択ブロックのブロック
レジスタを非選択状態にする動作の動作タイミングを示
す。図１８〜図２０のタイミング図は、図５（Ｓ７〜Ｓ
９）、図６（Ｓ６〜Ｓ８）、図７（Ｓ７〜Ｓ９）、図８
（Ｓ６〜Ｓ８）の動作に相当するものである。

【００８９】消去ベリファイ動作を開始する時点で、消
去選択ブロック内のブロックレジスタは選択状態、つま
り“１”データ状態にある。まず、ロウデコーダ起動信
号ＲＤＥＣがＶccとなると、ロウアドレス選択ブロック
（消去ベリファイ動作時に設定されているロウアドレス
により指定されるブロック）内のＡＳＥＬＥＣＴがＶcc
となり、この時にはＡＳＥＬＥＣＴはノードＳ１と導通
状態にあるため、ノードＳ１もＶccとなる。このため、
ロウアドレス選択ブロック内のノードＮ１，Ｎ２がそれ
ぞれＶcc，０Ｖとなる。

【００９０】次いで、信号ＢＬＣＵＢが０Ｖとなり、全
てのビット線電位がＶccに設定される。また、この時に
は、信号ＢＬＳＥＮ１もＶccとなるため、全てのカラム
レジスタの出力ノードＮ３，Ｎ４がそれぞれＶcc，０Ｖ
に設定される。続いて、ノードＳＧＤ，ＳＧＳがＶcc電
位となるため、ロウアドレス選択ブロック内選択ゲート
線ＳＧ（１），ＳＧ（２）がＶcc電位となる。この時に
は、ロウアドレス選択ブロック内の制御ゲート線は８本
とも０Ｖにあるため、１個のＮＡＮＤセル中の８個のメ
モリセルのしきい値電圧が全て負にあるＮＡＮＤセルに
は電流が流れ、Ｖcc電位にあるビット線の電位が低下
し、ｐａｓｓ（図１８〜２０中のＢＬｉ（ｐａｓｓ）の
波形を参照）の状態となる。一方、１個のＮＡＮＤセル
中の８個のメモリセルのうちしきい値電圧が正のものが
１個以上ある場合には、このＮＡＮＤセル中に電流が流
れないため、ビット線電位はＶccのまま保たれ、ｆａｉ
ｌ（図１８〜２０中のＢＬｉ（ｆａｉｌ）の波形を参
照）の状態となる。

【００９１】続いて、ＳＧＤ，ＳＧＳ，ロウアドレス選
択ブロック内ＳＧ（１），ＳＧ（２）が０Ｖとなった
後、信号ＢＬＳＥＮ２がＶccとなり、フリップフロップ
ＣＲにｐａｓｓ又はｆａｉｌのデータがラッチされる。
また、信号／φＤＶＣが０Ｖとなるため、カラムレジス
タ内データ一括検知ノードＶＤＴＣがＶccにプリチャー
ジされる。続いて、カラムレジスタ内データ一括検知起
動信号ＣＲＣＯＮがＶccとなると、全てのカラムレジス
タ内のデータがオール“１”、つまり全てのカラムレジ
スタの出力ノードＮ４が“Ｌ”レベルにある場合には、
ＶＤＴＣが“Ｈ”レベルとなり、ロウアドレス選択ブロ
ック内の全てのメモリセルが消去十分な状態にあること
が検知される。一方、全てのカラムレジスタの中に１個
以上の“０”データが含まれている場合には、ＶＤＴＣ
が“Ｌ”状態となり、ロウアドレス選択ブロックの消去
が不十分であることが検知される。

【００９２】消去が十分な場合には、続いてブロックレ
ジスタ内データを“０”データとする信号ＣＬＥＡＲが
Ｖccとなる。この時には、ロウデコーダ起動信号ＲＤＥ
Ｃが“Ｈ”の状態のまま保たれているため、ロウアドレ
ス選択ブロック内ではＡＳＥＬＥＣＴが“Ｈ”にあり、
従って信号ＣＬＥＡＲと信号ＡＳＥＬＥＣＴのロジック
をとる方式を用いている図１３のロウデコーダを用いる
ことにより、全てのブロックレジスタの中でロウアドレ
ス選択ブロック内のブロックレジスタのデータのみを
“１”から“０”に変更することができる。

【００９３】続いて、ビット線リセット信号ＢＬＲＳＴ
がＶccとなることにより、全てのビット線が０Ｖとなる
ように設定した後、動作を終了する。

【００９４】以上説明したように、図１３〜図１５の回
路を用いることにより、ロウアドレス選択ブロックの消
去ベリファイ動作、及び消去十分な状態にある場合のブ
ロックレジスタ内データのリセット動作を、一つのロウ
アドレスを選択した状態を維持したまま、行うことがで
きる。

【００９５】図２１に、ブロックレジスタリセット信号
ＣＬＥＡＲを出力する回路の構成例を示す。前記図１８
〜２０より分かるように、信号ＣＬＥＡＲは、消去ベリ
ファイ動作後にカラムレジスタ内データ一括検知ノード
ＶＤＴＣがＶcc電位にある場合にＶccとなる信号であ
り、従って、図２１（ａ）に示すように、ノードＶＤＴ
Ｃと消去ベリファイ後にパルスとなる信号ｐｕｌｓｅの
ロジックをとる部分が必要である。このロジック部分を
含んでいるため、図２１（ｂ）に示すような動作が実現
される。また、全てのブロックレジスタ内データをリセ
ットする、つまり“０”データとする動作を実現するた
め、全ブロックレジスタ内データリセット信号ＢＲＲＳ
Ｔによりブロックレジスタリセット信号ＣＬＥＡＲが起
動される機能は有用であり、図２１（ａ）の回路中に含
まれている。

【００９６】この回路を用いることにより、この信号Ｂ
ＲＲＳＴを“Ｈ”にし、なおかつブロックアドレス全選
択信号／ＳＬＡＬＬを“Ｌ”にすると、全ブロックレジ
スタ内データをリセットする動作を実現できる（図２１
（ｃ））。

【００９７】以上、図１８〜２０を用いて消去ベリファ
イ動作のタイミングの説明を行ったが、本発明は上記実
施例に限定されるものではない。例えば、図１８〜２０
の実施例ではカラムレジスタ内データが全て“１”にあ
るか否かを判定する際に、カラムレジスタ検知回路４５
を用いてカラムレジスタ内データを一括検知する方法を
用いる場合を示したが、この一括検知する方法の代わり
に、カラムレジスタ内データをチップ外に出力してコン
トローラ６などのチップ外の装置によりロウアドレス選
択ブロックが消去十分な状態にあるか否かを判定する方
法を用いることも可能であり、この場合においても本発
明は有効である。

【００９８】図１３に示したロウデコーダ回路に関して
も種々変更可能であり、例えば図１３の回路を用いる代
わりに、図２２、図２３の回路を用いる場合においても
本発明は有効である。

【００９９】図２２の回路は信号／ＳＬＡＬＬがロウデ
コーダ内に入力されていない点が図１３の回路と異なる
ところであり、このため図１３中のＮＡＮＤゲートＡ２
が図２２中ではインバータＩ３に変わっている。図２２
の回路を用いる場合に全ブロック内のブロックレジスタ
を同時にリセットするためには、全ブロック内に入力さ
れているロウアドレス信号を全て“Ｈ”レベルにする機
能が必要であり、この機能がある場合には、全てのロウ
アドレス信号を“Ｈ”レベルとすると同時にブロックレ
ジスタ内データリセット信号ＣＬＥＡＲを“Ｈ”とする
ことにより、全ブロック内のブロックレジスタ内データ
を“０”データにリセットすることができる。

【０１００】また、図１３の代わりに図２３を用いるこ
ともできる。図１３の回路と図２３の回路の違いは、図
１３中に入力されている信号／ＳＬＡＬＬが図２３中に
は入力されていない点であり、代わりに図２３中にはブ
ロックレジスタ一括リセット用トランジスタＱn17 が設
けられており、またブロックレジスタ一括リセット信号
ＢＲＲＳＴが入力されている。このため、図２３の回路
を用いる場合には、図２２の回路において必要となっ
た、全てのブロックアドレス信号を“Ｈ”レベルにする
機能は不要であり、信号ＢＲＲＳＴを“Ｈ”レベルとす
るだけで全てのブロック内のブロックレジスタ内データ
をリセットすることができる。

【０１０１】図２４にさらに別の回路構成を持つロウデ
コーダ回路、及びブロックレジスタ検知回路４６の構成
例を示す。また、図２５に、メモリセルアレイ、ロウデ
コーダ回路、ブロックレジスタ検知回路の接続状態を示
す。図２４、図２５の回路は、前記図１４や図１５に示
したような全てのカラムレジスタ内データが“１”であ
るか否かを一括に検知する方式（トランジスタＱｎ12 ,
Ｑn13 ，Ｑp8を用いてデータの一括検知を行う方式）を
ブロックレジスタ内データの検知を行う際に取り入れる
場合の実施例である。但し、図２４、図２５中では、ト
ランジスタＱn12 ，Ｑn13 の代わりにそれぞれＱn17 ，
Ｑn18 を用いており、同様にトランジスタＱp8の代わり
にＱp9を用いている。

【０１０２】また、図１５中の信号ＣＲＣＯＮ，／φＤ
ＶＣ，ＶＤＴＣは、それぞれ図２６中の信号ＢＲＣＯ
Ｎ，／φＤＶＢ，ＶＤＴＢに相当する。図２５中の各信
号の動作タイミングの一例を図２６に示す。図２６より
分かるように、ブロックレジスタ内データ一括検知ノー
ドＶＤＴＢが一度Ｖcc電位までプリチャージされた後、
ブロックレジスタ内データ一括検知起動信号ＢＲＣＯＮ
がＶccとなる。この時、全ブロックが消去非選択状態に
ある場合には、全ブロック内のＥＳＥＬＥＣＴノードが
全て０Ｖにあるため、図２４中のトランジスタＱn18 が
全ブロック内でオフ状態にあり、従ってＶＤＴＢはＶcc
電位のまま保たれる。一方、全ブロック中に消去選択ブ
ロックが１個以上存在する場合には、消去選択ブロック
内のＥＳＥＬＥＣＴがＶccとなるため、消去選択ブロッ
ク内のトランジスタＱn18 がオン状態となり、ＶＤＴＢ
が０Ｖとなる。

【０１０３】図２４、図２５を用いることにより、全ブ
ロックレジスタ内データがオール“０”の状態、つまり
全てのブロック内のＥＳＥＬＥＣＴが“Ｌ”レベルにあ
るか否かを全ブロックに対して一括に検知することがで
きる。この場合のオール“０”データの状態は全てのブ
ロックが消去非選択状態にある場合、つまり消去不十分
な状態にある消去選択ブロックが存在しない場合に相当
する。従って、このブロックレジスタ内データの一括検
知動作は、図５（Ｓ１２）、図６（Ｓ１１）、図７（Ｓ
１２）、図８（Ｓ１１）の動作に適用できる。

【０１０４】このブロックレジスタ内データ一括検知動
作を用いることは、この動作を用いない場合に比べて、
ブロックレジスタ内データを検知する動作の所要時間を
高速化できる、という長所があり、従ってこのブロック
レジスタ内データ一括検知動作を用いることにより、消
去シーケンスの所要時間を短縮することができる。図２
４、図２５のような回路を用いることによりブロックレ
ジスタ内データ一括検知動作を行う場合にも本発明は有
効である。

【０１０５】図２７（ａ）に、消去・書き込み終了検知
回路４７の入出力信号について示す。また、図２７
（ｂ）（ｃ）に、消去・書き込み終了検知回路４７の構
成例を示す。消去・書き込み終了検知回路４７は、図２
４〜図２６に示されているＶＤＴＢを受けて、つまり消
去シーケンスを終了するか否かの判定結果を受ける。そ
して、ＶＤＴＢがＶcc電位にある場合には、消去・書き
込みのシーケンスの終了を示す信号を出力する。ＶＤＴ
Ｂが０Ｖにある場合には、消去・書き込みのシーケンス
の継続（未終了）を示す信号を出力する。

【０１０６】図２４〜図２６には、ブロックレジスタ内
データを一括検知する場合の動作を示したが、本発明は
この場合に限定されるものではなく、例えばトランジス
タＱn18 やＱn19 やＶＤＴＢノードを備えてない図１
３、図２２、図２３のような場合に、ブロックデコーダ
内データを個別に調べることにより、消去選択ブロック
が存在するか否か、即ち消去シーケンスを終了するか否
かを判定し、その結果を消去・書き込み終了検知回路４
７に入力する、などの場合にも本発明は有効である。こ
の方式を用いると、ブロックレジスタ内データの検知所
要時間は一括検知方式を用いる場合に比べて長くなる
が、トランジスタＱn18 やＱn19 やＶＤＴＢノードを無
くすことができるためロウデコーダのパターン面積を縮
小できるという長所がある。

【０１０７】図２８，２９に、図１３〜図１５の回路を
用いた場合のメモリセルのデータ読み出し動作の動作タ
イミングを示す。但し、図２８，２９の動作は選択ブロ
ック内の８本の制御ゲートのうち、ＣＧ（４）を選択す
る場合の動作である。図１８〜２０に示した消去ベリフ
ァイ動作に比べて図２８，２９のデータ読み出し動作に
おいて異なる動作タイミングは、信号ＣＧＤｉ（ｉ＝１
〜８）や消去選択ブロック内ＣＧ（ｉ）（ｉ＝１，２，
３，５〜８）が消去選択ブロック内選択ゲート線電位と
同じタイミングで０Ｖ→Ｖcc→０Ｖとなる部分、信号Ｂ
ＬＳＥＮ１の動作タイミングと信号ＢＬＳＥＮ２の動作
タイミングが入れ代わっている部分、及びカラムレジス
タ内データの検知動作やブロックレジスタ内データのリ
セット動作が無い部分である。ビット線をＶcc電位にプ
リチャージした後ビット電位が低下するか否かを判定す
ることにより、ＮＡＮＤセルに電流が流れるか否かを判
定する、という点、及びしきい値電圧を調べたいメモリ
セルの制御ゲートには０Ｖ電位が印加される点に関して
は、図１８〜２０の動作と図２８，２９の動作の間では
同じである。

【０１０８】図１８〜２０や図２８，２９の動作では、
メモリセルのデータを判定する際に、一度ビット線をＶ
cc電位にプリチャージした後、ビット線電位が低下する
か否かによりＮＡＮＤセル内の電流の有無を調べる方式
を用いているが、メモリセルデータの判定に他の方式を
用いることも可能である。例えば、ビット線を充電する
電流とビット線を放電しようとするＮＡＮＤセル電流の
うちどちらが大きいかを調べることにより、メモリセル
データを判定する方式を用いることも可能である。

【０１０９】この方式を用いる場合のビット線制御回路
４３の回路構成の一例を図３０、図３１に示す。図３
０、図３１中の回路構成において図１４、図１５と異な
る部分は、トランジスタＱp10 が追加された点だけであ
り、トランジスタＱp10 を介してビット線を充電する能
力とＮＡＮＤセルを介してビット線を放電する能力の比
較により、ＮＡＮＤセル中の選択メモリセルのしきい値
電圧を判定する。

【０１１０】図３０、図３１の回路を用いてこの判定方
法を用いた場合の消去べリファイ動作の動作タイミング
図を図３２に、データ読み出し動作の動作タイミング図
を図３３に示す。但し、図３２、図３３では一部の信号
・ノードのタイミングしか示しておらず、他の信号・ノ
ードに関してはそれぞれ図１８〜２０、図２８，２９と
同じ動作となる（信号Ｖｒｅｆの動作タイミングを追加
した以外は図３２、図３３はそれぞれ図１８〜２０、図
２８，２９と同じ）。

【０１１１】図３２、図３３では、信号Ｖｒｅｆは、選
択ブロック内の選択ゲート線がＶccにある時にＶccより
低い電圧（消去ベリファイ動作時にはＶev、データ読み
出し動作時にはＶnr、であり、Ｖev，ＶnrともにＶcc未
満の電圧）となる。この時には、トランジスタＱp10 は
オン状態となり、またＱp10 の充電能力（ビット線を充
電する能力）は、選択メモリセルが“０”データである
ＮＡＮＤセルの放電能力（０Ｖ電位に設定する能力）よ
り低く、選択メモリセルが“１”データであるＮＡＮＤ
セルの放電能力より高くなるように設定される。このた
め、“０”データの選択メモリセルに接続されたビット
線では、放電能力が充電能力を上回るため電圧が低下
し、例えば０Ｖ程度の電圧となり、ビット線制御回路４
３により“Ｌ”レベルと判定される、つまり選択メモリ
セルのしきい値電圧が負と判定される。一方、“１”デ
ータの選択メモリセルに接続されたビット線では、充電
能力が放電能力を上回るため電圧が“Ｈ”レベルのまま
保たれ、ビット線制御回路４３により“Ｈ”レベルと判
定される、つまり選択メモリセルのしきい値電圧が正と
判定される。

【０１１２】消去ベリファイ動作時の信号Ｖｒｅｆの電
圧レベルＶevとデータ読み出し動作時の信号Ｖｒｅｆの
電圧レベルＶnrは同じレベルとすることもできるし、異
なるレベルとすることもできる。ＶevとＶnrが同じ電圧
レベルである場合には、消去ベリファイ動作時とデータ
読み出し動作時でトランジスタＱp10 を介して流れる電
流（リファレンス電流）が同じ値となる、つまりビット
線充電能力が同じとなる。この場合においても、正常な
消去ベリファイ動作やデータ読み出し動作を実現でき
る。また、データ読み出し動作時に読み出されるデータ
の信頼性を高めるために消去ベリファイ動作時のｐａｓ
ｓ条件を厳しくする、つまり消去ベリファイ動作時の充
電能力（リファレンス電流）をデータ読み出し動作時の
充電能力（リファレンス電流）より大きくすることによ
りメモリセルの消去状態をより確実（しきい値電圧をよ
り低く）にし、消去状態メモリセルのしきい値電圧の負
状態のマージンを大きくする、という方法がある。

【０１１３】消去ベリファイ動作時のリファレンス電流
が小さい場合に比べて、大きい場合の方がトランジスタ
Ｑp10 によるビット線の充電能力が高くなるため、ＮＡ
ＮＤセルによるビット線放電能力がより高くないと、つ
まりＮＡＮＤセルを流れる電流がより大きくないと、消
去状態ｐａｓｓの状態とはならない（ビット線電位を
“Ｌ”レベルとすることができない）。消去ベリファイ
動作時のＮＡＮＤセルを流れる電流を大きくするために
は、メモリセルのしきい値電圧がより低い値になくては
ならない。従って、消去ベリファイ動作時のリファレン
ス電流をデータ読み出し動作時のリファレンス電流より
大きくすることにより、消去状態ｐａｓｓ状態となるた
めに必要なメモリセルのしきい値電圧が低い値となり、
これが消去状態メモリセルのしきい値電圧の負状態のマ
ージンを大きくすることに相当する。この方法を用いる
場合には、消去ベリファイ動作時のリファレンス電流を
データ読み出し動作時のリファレンス電流より大きくす
るために、Ｖev＜Ｖnrと設定される。

【０１１４】このようなリファレンス電流の動作モード
による変化は書き込みベリファイ動作と読み出し動作の
間にも有効であり、データ読み出し動作時に読み出され
るデータの信頼性を高めることができる。書き込みベリ
ファイ動作は選択したＮＡＮＤセル中を電流が流れない
ことを確認する動作であるため、書き込み状態メモリセ
ルのしきい値電圧の正状態のマージンを大きくするため
の方法としては、書き込みベリファイ動作時のリファレ
ンス電流をデータ読み出し動作時のリファレンス電流よ
り小さくする、というものがある。書き込みベリファイ
動作時のリファレンス電流が大きい場合に比べて、小さ
い場合の方がトランジスタＱp10 によるビット線の充電
能力が低くなるため、ＮＡＮＤセルによるビット線放電
能力がより低くないと、つまりＮＡＮＤセルを流れる電
流がより小さくないと、書き込み状態ｐａｓｓの状態と
はならない（ビット線電位を“Ｈ”レベルとすることが
できない）。

【０１１５】書き込みベリファイ動作時のＮＡＮＤセル
を流れる電流を小さくするためには、メモリセルのしき
い値電圧がより高い値になくてはならない。従って、書
き込みベリファイ動作時のリファレンス電流をデータ読
み出し動作時のリファレンス電流より小さくすることに
より、書き込み状態ｐａｓｓ状態となるために必要なメ
モリセルのしきい値電圧が高い値となり、これが書き込
み状態メモリセルのしきい値電圧の正状態のマージンを
大きくすることに相当する。この方法を用いる場合に
は、書き込みベリファイ動作時のリファレンス電流をデ
ータ読み出し動作時のリファレンス電流より小さくする
ために、書き込みベリファイ動作時に、選択ブロック内
選択ゲート線が“Ｈ”レベルにある時のＶｒｅｆの電圧
がＶnr（データ読み出し動作時の値）より高く設定され
る。

【０１１６】消去状態のメモリセルや書き込み状態のメ
モリセルのしきい値電圧のマージンを高めるために、消
去状態のメモリセルのしきい値電圧を低めに設定した
り、書き込み状態のメモリセルのしきい値電圧を高めに
設定したりすることは、データ読み出し動作時に読み出
されるデータの信頼性を高めるために有効であり、上記
したように、消去ベリファイ動作時や書き込みベリファ
イ動作時のｐａｓｓ条件を厳しくすることによりしきい
値電圧マージン向上を実現できることを上述した。この
しきい値電圧マージン向上は、他の方法でも実現可能で
あり、例えば消去ベリファイ動作・書き込みベリファイ
動作においてｐａｓｓとなったメモリセルに対しそれぞ
れ１回以上の消去パルス印加・書き込みパルス印加を追
加することにより、それぞれしきい値電圧をｐａｓｓ条
件より少し低く・少し高く設定することができ、上記し
たしきい値電圧マージン向上を実現できる。

【０１１７】消去シーケンス中に、消去ベリファイ動作
でｐａｓｓとなった後、１度だけｐａｓｓブロックに消
去パルスを印加する動作を実現するロウデコーダ回路の
構成の一例を図３４に示す。図３４の回路を用いること
により、複数の消去選択ブロック中で別々にブロックレ
ジスタ内データを設定が可能となる上に、各消去選択ブ
ロックがｐａｓｓとなった直後の消去パルス印加動作時
のみ消去パルスを印加する動作が実現できる。図３４の
回路と図１４、図１５の回路を用いた場合の消去パルス
印加動作、及び消去ベリファイ動作の動作タイミングを
それぞれ図３５，３６及び図３７〜３９に示す。

【０１１８】図３４の回路構成が図１３の回路構成と異
なる部分は、第２ブロックレジスタＢＲ２、その入力信
号ＥＰＵＬＥＮＤ、その出力信号ＥＳＬ２が加わった部
分と、ノードｓ１とトランジスタＱp2，Ｑn2を介して接
続されるノードがＥＳＬ２となった部分である。第２ブ
ロックレジスタＢＲ２は２個のＮＯＲゲートＯ１，Ｏ２
から構成されており、この第２ブロックレジスタの出力
ノードＥＳＬ２の電位により、消去パルス印加動作中に
対応するブロックに消去パルスが印加されるか否かが制
御される。図３４のロウデコーダ回路を用いる場合に
は、１個のブロック中に２個のレジスタが存在するた
め、消去パルス印加動作時にブロックは３種類の状態を
持ち得ることになる。

【０１１９】３種類の状態のうち、一つはレジスタＢＲ
とＢＲ２がともに選択状態にある場合（ＥＳＥＬＥＣ
Ｔ，ＥＳＬ２がともに“Ｈ”レベルにある場合）であ
り、この状態にあるブロックを消去選択ブロックと呼ぶ
ことにする。二つ目はレジスタＢＲとＢＲ２がともに非
選択状態にある場合（ＥＳＥＬＥＣＴ，ＥＳＬ２がとも
に“Ｌ”レベルにある場合）であり、この状態にあるブ
ロックを消去非選択ブロックと呼ぶことにする。三つ目
はレジスタＢＲが非選択状態、レジスタＢＲ２が選択状
態にある場合（ＥＳＥＬＥＣＴが“Ｌ”レベル、ＥＳＬ
２が“Ｈ”レベルにある場合）であり、この状態にある
ブロックを追加消去ブロックと呼ぶことにする。この追
加消去ブロックは直前の消去ベリファイ動作でｐａｓｓ
となったブロックであり、消去状態メモリセルのしきい
値電圧マージン向上のために次にやってくる消去パルス
印加動作の１回だけ消去パルスを印加するブロックであ
る。

【０１２０】この追加消去ブロック中の第２ブロックレ
ジスタＢＲ２中のデータは次にやってくる消去パルス印
加動作の終わりにリセットされるため、消去ベリファイ
動作でｐａｓｓとなったブロックには１回だけしか消去
パルス印加は追加されず（２回以上の消去パルスは印加
されない）、この１回だけの消去パルスが印加された
後、追加消去ブロックは消去非選択ブロックに変わる。
また、信号ＥＰＵＬＥＮＤは消去パルス印加動作の終わ
りに一時Ｖccとなる信号（詳細は図３５，３６中の動作
タイミングを参照）であり、対応するブロックが追加消
去ブロックの場合に限って第２ブロックレジスタＢＲ２
内のデータがリセットされる。

【０１２１】図３５，３６の動作において、図１６，１
７の動作と異なるのは、信号ＥＰＵＬＥＮＤと信号ＥＳ
Ｌ２が追加されていることと追加消去ブロック内の動作
タイミングが示されていることである。図３５，３６の
動作タイミングより分かるように、消去パルス印加動作
の終了時に信号ＥＰＵＬＥＮＤがＶccとなるため、追加
消去ブロック内の信号ＥＳＬ２やノードｓ１が０Ｖとな
り、追加消去ブロックが消去非選択ブロックに変わる。

【０１２２】図３７〜３９の動作タイミングは図１８〜
２０の動作タイミングと全く同じであり、消去ベリファ
イ動作に影響を与えない信号ＥＰＵＬＥＮＤと信号ＥＳ
Ｌ２が追加されているだけである。但し、ロウアドレス
選択ブロック内において消去完了の場合に信号ＥＳＥＬ
ＥＣＴが０Ｖとなると、図１８〜２０の動作ではこのロ
ウアドレス選択ブロックは消去非選択ブロックになる
が、図３７〜３９の動作ではこのロウアドレス選択ブロ
ックは追加消去ブロックとなる点は異なる。

【０１２３】前記図５に示したフローチャートに図３
５，３６及び図３７〜３９の動作を組み合わせた場合の
フローチャートを図４０に、前記図６に示したフローチ
ャートに図３５，３６及び図３７〜３９の動作を組み合
わせた場合のフローチャートを図４１に示す。

【０１２４】図４０のフローチャートにおいて図５と異
なる部分は、図４０の（Ｓ９，Ｓ１２，Ｓ１３）及び
（Ｓ１３）で“Ｎｏ”の場合に（Ｓ６）に戻る部分であ
る。図４０の（Ｓ１２）では、消去選択ブロックと合わ
せて追加消去ブロックにも消去パルスを印加する。図４
０の（Ｓ９）では、消去十分な消去選択ブロックを追加
消去ブロックとするために、選択したブロックのブロッ
クレジスタＢＲのデータをリセット、つまりＥＳＥＬＥ
ＣＴが“Ｌ”レベルとなるようにする。この時には、第
２ブロックレジスタＢＲ２の出力ノードＥＳＬ２は
“Ｈ”のまま保つ。図４０の（Ｓ１３）では、全てのブ
ロックの中に消去選択ブロック、追加消去ブロックのい
ずれも存在しない状態の時のみ消去シーケンスを終了す
る。

【０１２５】また、図４１のフローチャートにおいて図
６と異なる部分は、図４１の（Ｓ８，Ｓ１１，Ｓ１２）
である。図４１（Ｓ８）では、消去十分な消去選択ブロ
ックを追加消去ブロックとするために、選択したブロッ
クのブロックレジスタＢＲのデータをリセット、つまり
ＥＳＥＬＥＣＴが“Ｌ”レベルとなるようにする。この
時には、第２ブロックレジスタＢＲ２の出力ノードＥＳ
Ｌ２は“Ｈ”のまま保つ。図４１（Ｓ１２）では、全て
のブロックの中に消去選択ブロック、追加消去ブロック
のいずれも存在しない状態の時のみ消去シーケンスを終
了する。図４１（Ｓ１１）では、消去選択ブロックと合
わせて追加消去ブロックも消去パルスを印加する。

【０１２６】図４０（Ｓ１３）や図４１（Ｓ１２）の動
作は、全ブロック中の第２ブロックレジスタ内データが
全て“０”にあるか否か、つまり全ブロック中のＥＳＬ
２が全て“Ｌ”レベルにあるか否かを検知する動作に相
当する。従って、図２４の回路内の消去・書き込み終了
検知回路４６と同様の回路を図３４の回路に設けること
により、全ブロック内第２ブロックレジスタ内データの
一括検知動作を実現できる。この場合のロウデコーダ、
消去・書き込み消去検知回路４６の回路構成例を図４２
に、ロウデコーダ、消去・書き込み消去検知回路４６、
メモリセルアレイ３２の接続状態を図４３に示す。この
他、図４２においてさらにブロックレジスタＢＲ内デー
タの一括検知用回路を追加する、等種々変更可能であ
る。

【０１２７】前記図４０のフローチャートの変形例を図
４４に、前記図４１のフローチャートの変形を図４５に
示す。また、この場合のロウデコーダ、消去・書き込み
消去検知回路４６の回路構成例を図４６に示す。

【０１２８】図４４のフローチャートにおいて図４０と
異なる部分は、図４４の（Ｓ５，Ｓ１２，Ｓ１３）であ
る。図４４の（Ｓ１２）では、消去選択ブロックがある
か否かを確認する。消去選択ブロックがある場合は（Ｓ
５）に戻り、消去選択ブロックがない場合は（Ｓ１３）
に移り、追加消去ブロックに消去パルスを印加して消去
シーケンスを終了する。

【０１２９】図４５のフローチャートにおいて図４１と
異なる部分は、図４４の（Ｓ１１，Ｓ１３）である。図
４５の（Ｓ１１）では、消去選択ブロックがあるか否か
を確認する。消去選択ブロックがある場合は（Ｓ１２）
に移り、消去選択ブロックがない場合は（Ｓ１３）に移
り、追加消去ブロックに消去パルスを印加して消去シー
ケンスを終了する。

【０１３０】以上、実施例を用いて本発明の説明を行っ
たが、本発明は上記実施例に限定されるものではなく、
種々変更可能である。

【０１３１】例えば、上記実施例中では主にメモリセル
のデータ消去動作（消去ベリファイ動作を含む）に本発
明を適用した場合について示したが、本発明はデータ消
去動作に限定されるものではなく、メモリセルへのデー
タ書き込み動作に本発明を適用することも可能である。

【０１３２】複数のブロック内のメモリセルへ同時にデ
ータ書き込みを行う場合には本発明を用いることがで
き、本発明を消去動作に適用した場合と同様の効果を得
ることができる。この複数ブロック内メモリセルへのデ
ータ書き込みは、例えば図１３中のブロックレジスタＢ
Ｒ内のデータにより各ブロックの選択・非選択を制御
し、書き込み十分になったブロックに対応するブロック
レジスタではデータをリセットする、というような動作
は、図１３のロウデコーダをそのまま使うことにより実
現できる。

【０１３３】また、上記した消去動作時に消去ベリファ
イ動作でｐａｓｓしたブロックに対して１回以上消去パ
ルス印加を追加する方式もデータ書き込み動作に適用で
き、書き込み状態メモリセルのしきい値電圧マージン向
上を実現するため、書き込みベリファイをｐａｓｓした
ブロックに対して１回以上の書き込みパルス印加を追加
する場合にも本発明は有効である。その他、上記実施例
中で消去動作関連の部分を書き込み動作に置き換えて同
様の動作・効果を実現することは可能であり、本発明の
有効範囲内であることは言うまでもない。

【０１３４】また、上記実施例中では１個のＮＡＮＤセ
ル中で直列接続されたメモリセルの数が８個の場合につ
いて説明したが、直列接続するメモリセルの数が８個で
はなく、例えば２，４，１６，３２，６４個などの場合
においても同様に本発明は適用可能である。また、上記
実施例中では、ＮＡＮＤセル型ＥＥＰＲＯＭを例にとっ
て本発明の説明を行ったが、本発明は上記実施例に限ら
れるものではなく他のデバイス、例えばＮＯＲセル型Ｅ
ＥＰＲＯＭ、ＤＩＮＯＲセル型ＥＥＰＲＯＭ、ＡＮＤセ
ル型ＥＥＰＲＯＭなどにおいても同様に適用可能であ
る。さらに、不揮発性メモリ以外の例えば、ＮＡＮＤ構
造、若しくはカスケード構造をしたＤＲＡＭ等において
も本発明は有効である。

【０１３５】図４７にＮＯＲセル型ＥＥＰＲＯＭにおけ
るメモリセルアレイの等価回路図を示す。また、図４８
にＤＩＮＯＲセル型ＥＥＰＲＯＭにおけるメモリセルア
レイの等価回路図を示す。ＤＩＮＯＲセル型ＥＥＰＲＯ
Ｍの詳細に関しては“H.Onoda et al.,IEDM Tech.Diges
t,1992,pp.599-602 ”を参照。また、図４９にＡＮＤセ
ル型ＥＥＰＲＯＭにおけるメモリセルアレイの等価回路
図を示す。ＡＮＤセル型ＥＥＰＲＯＭの詳細に関しては
“H.Kume et al.,IEDM Tech.Digest,1992,pp.991-993”
を参照。また、選択トランジスタ付ＮＯＲセル型ＥＥＰ
ＲＯＭにおけるメモリセルアレイの等価回路図を図５０
に示す。

【０１３６】以上、実施例を用いて本発明の説明を行っ
たが、本発明はその他、その要旨を逸脱しない範囲で種
々変更可能である。

【０１３７】

【発明の効果】以上説明したように本発明によれば、複
数ブロック内のメモリセルを同時にデータ消去する際
に、一度消去十分となったブロックは以降は消去シーケ
ンスが終了するまで消去パルスが印加されないため、消
去動作中のメモリセルへのストレスを最小限にすること
ができると共に、消去状態にあるメモリセルのしきい値
電圧の分布幅を小さくすることができ、しかも消去時に
選択されるブロックアドレスを記憶する領域も不要とな
る。従って、低価格かつ信頼性の高いチップを実現でき
る。

【図面の簡単な説明】

【図１】第１の実施例に係わるマイクロプロセッサシス
テムを示す図。

【図２】第１の実施例における不揮発性メモリセル部を
示す図。

【図３】複数のブロックを消去する場合に選択されるブ
ロックの位置を示す模式図。

【図４】マルチブロック消去可能なフラッシュＥＥＰＲ
ＯＭチップのブロック図。

【図５】マルチブロック消去動作を行う際のアルゴリズ
ムを表すフローチャート。

【図６】マルチブロック消去動作を行う際のアルゴリズ
ムを表すフローチャート。

【図７】図５の変形例で、入力アドレスが消去非選択ブ
ロックである場合のアルゴリズムを示す図。

【図８】図６の変形例で、入力アドレスが消去非選択ブ
ロックである場合のアルゴリズムを示す図。

【図９】ＮＡＮＤセル型ＥＥＰＲＯＭの構成を示すブロ
ック図。

【図１０】メモリセルアレイの一つのＮＡＮＤセル部分
の平面図と等価回路図。

【図１１】図１０の矢視Ａ−Ａ′及びＢ−Ｂ′断面図。

【図１２】ＮＡＮＤセルがマトリックス配列されたメモ
リセルアレイの等価回路図。

【図１３】図９のロウデコーダの具体的な構成例を示す
図。

【図１４】ビット線制御回路及びカラムレジスタ検知回
路の一部の構成例を示す図。

【図１５】ビット線制御回路、カラムレジスタ検知回
路、メモリセルアレイの接続関係を示す図。

【図１６】消去パルス印加動作時の動作タイミングを示
す図。

【図１７】消去パルス印加動作時の動作タイミングを示
す図。

【図１８】消去ベリファイ動作時の動作タイミングを示
す図。

【図１９】消去ベリファイ動作時の動作タイミングを示
す図。

【図２０】消去ベリファイ動作時の動作タイミングを示
す図。

【図２１】ブロックレジスタリセット信号を出力する回
路の構成例を示す図。

【図２２】図１３に示したロウデコーダ回路の変形例を
示す図。

【図２３】図１３に示したロウデコーダ回路の変形例を
示す図。

【図２４】図１３に示したロウデコーダ回路の変形例を
示す図。

【図２５】メモリセルアレイ、ロウデコーダ回路、ブロ
ックレジスタ検知回路の接続状態を示す図。

【図２６】図２５中の各信号の動作タイミングの一例を
示す図。

【図２７】消去・書き込み終了検知回路の構成例を示す
図。

【図２８】メモリセルのデータ読み出し動作の動作タイ
ミングを示す図。

【図２９】メモリセルのデータ読み出し動作の動作タイ
ミングを示す図。

【図３０】ビット線制御回路及びカラムレジスタ検知回
路の一部の構成例を示す図。

【図３１】ビット線制御回路，カラムレジスタ検知回
路，メモリセルアレイの接続関係を示す図。

【図３２】図３０，３１の回路を用いた時の消去べリフ
ァイの動作タイミングを示す図。

【図３３】図３０，３１の回路を用いた時のデータ読み
出しの動作タイミングを示す図。

【図３４】図１３に示したロウデコーダ回路の別の変形
例を示す図。

【図３５】図３４の回路を用いた場合の消去パルス印加
動作タイミングを示す図。

【図３６】図３４の回路を用いた場合の消去パルス印加
動作タイミングを示す図。

【図３７】図３４の回路を用いた場合の消去ベリファイ
動作タイミングを示す図。

【図３８】図３４の回路を用いた場合の消去ベリファイ
動作タイミングを示す図。

【図３９】図３４の回路を用いた場合の消去ベリファイ
動作タイミングを示す図。

【図４０】マルチブロック消去動作を行う際のアルゴリ
ズムを示す図。

【図４１】マルチブロック消去動作を行う際のアルゴリ
ズムを示す図。

【図４２】図３４のロウデコーダの変形例を示す図。

【図４３】図４２の回路を用いる場合のロウデコーダ，
ブロックレジスタ，メモリセルアレイの接続状態を示す
図。

【図４４】図４０のフローチャートの変形例を示す図。

【図４５】図４１のフローチャートの変形例を示す図。

【図４６】ロウデコーダ，ブロックレジスタ検知回路の
別の回路構成例を示す図。

【図４７】ＮＯＲセル型ＥＥＰＲＯＭにおけるメモリセ
ルアレイを示す等価回路図図。

【図４８】ＤＩＮＯＲセル型ＥＥＰＲＯＭにおけるメモ
リセルアレイを示す等価回路図。

【図４９】ＡＮＤセル型ＥＥＰＲＯＭにおけるメモリセ
ルアレイを示す等価回路図。

【図５０】選択トランジスタ付ＮＯＲセル型ＥＥＰＲＯ
Ｍにおけるメモリセルアレイの等価回路図。

【図５１】従来方式に係わる複数ブロックデータ消去動
作を行う際のアルゴリズムを表すフローチャート。

【符号の説明】

１…マイクロプロセッサ２…システム配線３…メインシステムメモリ（ＲＡＭ）４…入出力デバイス５…不揮発性メモリ６…メモリコントローラ７…ＥＥＰＲＯＭチップアレイ８，９…データ線１０…システムアドレス／データ配線１１…システムコントロール線１２…インターフェース回路１３，１４，１５…ＥＥＰＲＯＭチップ１６，１７，１８…チップセレクト／イネーブル線２０…ロジック／レジスタ回路

Claims

【特許請求の範囲】

【請求項１】複数のブロックに分割され、該ブロックを
最小消去単位として構成されたメモリセルアレイと、デ
ータ消去のために選択された複数の消去選択ブロックに
対して同時にデータ消去用の電圧を印加する手段と、前
記消去選択ブロックが消去十分であるか否かを各ブロッ
ク毎に検査する手段と、前記検査の結果により消去十分
と判定された消去選択ブロックを消去非選択状態に変更
する手段と、前記検査の結果により消去不十分と判定さ
れた消去選択状態にある消去選択ブロックに対し、前記
データ消去用電圧の印加、消去十分であるか否かの検
査、消去非選択状態への変更の動作を繰り返す手段とを
備え、第１の消去選択ブロックの検査動作後、他の消去選択ブ
ロックの検査動作前に、第１の消去選択ブロックを消去
非選択ブロックとする動作が行われることを特徴とする
不揮発性半導体記憶装置。
【請求項２】複数のブロックに分割され、該ブロックを
最小消去単位として構成されたメモリセルアレイと、デ
ータ消去のために選択された複数の消去選択ブロックに
対し消去十分であるか否かを各ブロック毎に検査する手
段と、前記検査の結果により消去十分と判定された消去
選択ブロックを消去非選択状態に変更する手段と、前記
検査の結果により消去不十分と判定された消去選択状態
にある消去選択ブロックに対して同時にデータ消去用の
電圧を印加する手段と、前記消去十分であるか否かの検
査、消去非選択状態への変更、データ消去用電圧の印加
の動作を繰り返す手段とを備え、第１の消去選択ブロックの検査動作後、他の消去選択ブ
ロックの検査動作前に、第１の消去選択ブロックを消去
非選択ブロックとする動作が行われることを特徴とする
不揮発性半導体記憶装置。
【請求項３】複数のブロックに分割され、該ブロックを
最小消去単位として構成されたメモリセルアレイと、デ
ータ消去のために選択された複数の消去選択ブロックに
対して同時にデータ消去用の電圧を印加する手段と、前
記消去選択ブロックが消去十分であるか否かを各ブロッ
ク毎に検査する手段と、前記検査の結果により消去十分
と判定された消去選択ブロックを追加消去ブロックに変
更する手段と、前記追加消去ブロックに対して１回のデ
ータ消去用の電圧を印加する手段と、前記検査の結果に
より消去不十分と判定された消去選択ブロックに対し、
前記データ消去用電圧の印加、消去十分であるか否かの
検査、追加消去ブロックへの変更の動作を繰り返す手段
とを備え、第１の消去選択ブロックの検査動作後、他の消去選択ブ
ロックの検査動作前に、第１の消去選択ブロックを追加
消去ブロックとする動作が行われることを特徴とする不
揮発性半導体記憶装置。
【請求項４】複数のブロックに分割され、該ブロックを
最小消去単位として構成されたメモリセルアレイと、デ
ータ消去のために選択された複数の消去選択ブロックに
対し消去十分であるか否かを各ブロック毎に検査する手
段と、前記検査の結果により消去十分と判定された消去
選択ブロックを追加消去ブロックに変更する手段と、前
記追加消去ブロックに対して１回のデータ消去用電圧を
印加する手段と、前記検査の結果により消去不十分と判
定された消去選択ブロック及び追加消去ブロックに対し
て同時にデータ消去用の電圧を印加する手段と、前記消
去十分であるか否かの検査、追加消去ブロックへの変
更、前記データ消去用電圧の印加の動作を繰り返す手段
とを備え、第１の消去選択ブロックの検査動作後、他の消去選択ブ
ロックの検査動作前に、第１の消去選択ブロックを追加
消去ブロックとする動作が行われることを特徴とする不
揮発性半導体記憶装置。