KR0159458B1

KR0159458B1 - 반도체 기억장치

Info

Publication number: KR0159458B1
Application number: KR1019950005695A
Authority: KR
Inventors: 히로시 나카무라; 준이치 미야모토; 요시히사 이와타; 케니티 이마미야
Original assignee: 사토 후미오; 가부시키가이샤 도시바
Priority date: 1994-03-15
Filing date: 1995-03-15
Publication date: 1999-02-01
Also published as: US5761122A; JPH07307098A; JP3202498B2; US5610859A

Abstract

본 발명은, 반도체 기판과, 이 반도체 기판에 데이터를 기억하는 메로리셀이 배열 형성된 메모리 셀 어레이, 이 메모리 셀 어레이에 접속되는 각 비트선의 일단부에 설치된 기입 데이터의 래치동작을 행하는 데이터 래치회로, 복수개의 상기 데이터 래치회로로 래치된 복수개의 데이터가 모두 원하는 데이터와 동일한가의 여부를 판정하는 판정수단을 구비하고, 이 판정수단은 직렬 접속된 같은 극성의 제1 및 제2트랜지스터에서 구성되는 회로를 갖추며, 상기 데이터 래치회로의 노드의 일단이 제1 또는 제2트랜지스터의 게이트에 입력되고, 상기 직렬 접속된 트랜지스터의 일단이 전원전위 또는 접지전위의 한쪽의 전위로 설정되어 이루어지는 것을 특징으로 하는 반도체 기억장치이다.

Description

반도체 기억장치

제1도는 제1종래예에 따른 기입확인동작을 도시하는 타이밍도.

제2도는 제1종래예에 따른 소거확인동작을 도시하는 타이밍도.

제3도는 제1종래예에 따른 비트선 제어회로부 및 래치데이터 검지회로부의 구성을 도시한 도면.

제4도는 제2종래예에 따른 비트선 제어회로부 및 래치데이터 검지회로부의 구성을 도시한 도면.

제5도 (a), (b)는 종래예를 이용했을 때의 감지증폭기/데이터 래치데이터 검지회로 주변의 회로패턴·배선의 래이아웃 개략도.

제6도는 제1실시예 및 제2실시예에 따른 NAND셀형 EEPROM의 개략 구성을 도시하는 블록도.

제7도 (a), (b)는 제1실시예 및 제2실시예에 따른 NAND셀의 래이아웃과 등가회로도.

제8도 (a), (b)는 제7도 (a), (b)의 실선 8A-8A 및 8B-8B 단면도.

제9도는 제1실시예 및 제2실시예에 따른 메모리 셀 어레이의 등가회로도.

제10도는 제1실시예에 따른 비트선 제어회로부 및 래치데이터 검지회로부의 구성을 도시하는 도면.

제11도는 제1실시예에 따른 비트선 제어회로부와 다른 회로의 접속을 도시하는 도면.

제12도는 제1실시예에 따른 데이터기입/기입확인동작을 도시하는 타이밍도.

제13도는 제1실시예에 따른 데이터소거/소거확인동작을 도시하는 타이밍도.

제14도는 제2실시예에 따른 비트선 제어회로부 및 래치데이터 검지회로부의 구성을 도시하는 도면.

제15도는 제2실시예에 따른 비트선 제어회로부와 다른 회로의 접속을 도시하는 타이밍도.

제16도는 제2실시예에 따른 데이터기입/기입확인동작을 도시하는 타이밍도.

제17도는 제2실시예에 따른 데이터소거/소거확인동작을 도시하는 타이밍도.

제18도는 제3실시예에 따른 NAND셀형 EEPROM의 개략 구성을 도시하는 블록도.

제19도는 제3실시예에 따른 비트선 제어회로부의 구성을 도시하는 도면.

제20도 (a)∼(c)는 제3실시예에 따른 래치데이터 검지회로부 및 기입소거종료 검지회로의 프리챠지회로부분의 구성을 도시하는 도면.

제21도는 제3실시예에 따른 기입확인동작을 도시하는 타이밍도.

제22도는 제3실시예에 따른 소거확인동작을 도시하는 타이밍도.

제23도 (a)∼(e)는 래치데이터 검지회로(A)의 변경예를 도시하는 도면.

제24도 (a)∼(c)는 기입·소거종료 검지회로중 기입·소거종료 검출신호의 프리챠지회로부분을 도시하는 도면.

제25도 (a)∼(c)는 기입·소거종료 검지회로중, 기입·소거종료 검출신호의 검지회로부분을 도시하는 도면.

제26도는 제4실시예에 따른 NAND셀형 EEPROM 시스템구성을 도시하는 블록도.

제27도는 제26도중의 비트선 제어회로(2) 및 래치데이터 검지회로(A)의 구체적인 구성을 도시하는 도면.

제28도는 비트선 제어회로(2)와, 래치데이터 검지회로(A), 메모리 셀 어레이(1) 및, 복수열 기입·소거종료 검지회로(8a)의 접속관계를 도시하는 도면.

제29도는 복수열 기입(8a)와 모든 열 기입·소거 종료 검지회로의 일부의 접속 관계를 도시한 도면.

제30도 (a), (b)는 기입검증 독출중의 기입종료 검지동작에 관한 신호의 동작 타이밍도.

제31도 (a), (b)는 소거검증 독출중의 소거종료 검지동작에 관한 신호의 동작 타이밍도.

제32도 (a), (b)는 제3실시예를 이용했을 때의 감지증폭기/데이터 래치회로 주변의 회로패턴·배선의 래이아웃 개략도.

제33도 (a), (b)는 기입검증 독출중의 기입종료 검지동작의 다른 실시예의 동작 타이밍도.

제34도 (a), (b)는 소거검증 독출중의 소거종료 검지동작의 다른 실시예의 동작 타이밍도.

제35도는 복수열 기입·소거종료 검지회로(8)중에 퓨즈를 넣은 경우의 1 실시예를 도시한 도면.

제36도는 복수열 기입·소거종료 검지회로(8)중에 퓨즈를 넣은 경우의 다른 실시예를 도시한 도면.

제37도는 제27도중의 래치데이터 검지회로(A)의 부분에 퓨즈를 넣은 경우의 비트선 제어회로부와 다른 회로의 접속을 도시한 도면.

제38도는 제29도의 회로구성의 변경예를 도시한 도면.

제39도는 VDCT 전위검지회로의 입출력 관계를 도시한 도면.

제40도는 제5실시예 내지 제8실시예에서의 NOR형 메모리 셀 어레이의 등가 회로도.

제41도는 제5실시예에서의 비트선 제어회로부 및 래치데이터 검지회로부의 구성을 도시한 도면.

제42도는 제5실시예에서의 비트선 제어회로부와 다른 회로의 접속을 도시한 도면.

제43도는 제5실시예에서의 데이터 기입/기입확인동작을 도시한 타이밍도.

제44도는 제5실시예에서의 데이터 소거/소거확인동작을 도시한 타이밍도.

제45도는 제6실시예에서의 비트선 제어회로부 및 래치데이터 검지회로부의 구성을 도시한 도면.

제46도는 제6실시예에서의 비트선 제어회로부와 다른 회로의 접속을 도시한 도면.

제47도는 제6실시예에서의 데이터 기입/기입확인동작을 도시한 타이밍도.

제48도는 제6실시예에서의 데이터 소거/소거확인동작을 도시한 타이밍도.

제49도는 제7실시예에서의 비트선 제어회로부 및 래치데이터 검지회로부의 구성을 도시한 도면.

제50도는 제7실시예에서의 비트선 제어회로와, 래치데이터 검지회로와 메모리 셀 어레이 및, 복수열 기입·소거종료회로의 접속관계를 도시한 도면.

제51도는 제8실시예에서의 비트선 제어회로부 및 래치데이터 검지회로부의 구성을 도시한 도면.

제52도는 제7실시예에서의 비트선 제어회로와, 래치데이터 검지회로와 메모리 셀 어레이 및, 복수열 기입·소거종료회로의 접속관계를 도시한 도면.

제53도는 DINOR셀형 메모리 셀 어레이의 등가회로도.

제54도는 AND셀형 메모리 셀 어레이의 등가회로도.

* 도면의 주요부분에 대한 부호의 설명

1 : 메모리 셀 어레이 2 : 비트선 제어회로

3 : 열디코더 4 : 어드래스 버퍼

5 : 행디코더 6 : 데이터 입출력버퍼

7 : 기판전위 제어회로 8 : 기입·소거종료 검지회로

A : 래치데이터 검지회로.

[산업상의 이용분야]

본 발명은 전기적으로 개서가 가능한 반도체 기억장치에 관한 것으로, 예컨대 NAND셀 구성의 메모리 셀 어레이르 갖춘 불휘발성 반도체 기억장치(EEPROM)를 이용한 반도체 기억장치에 관한 것이다.

[종래의 기술 및 그 문제점]

반도체 기억장치의 하나로서 고집적화가 가능한 NAND셀형 EEPROM이 알려져 있다. 이것은 복수의 메모리 셀을 그들의 소오스. 드레인을 인접하는 것끼리 공용하는 모양으로 직렬 접속하고, 이들을 1단위로서 비트선에 접속하는 것이다. 메모리 셀은 통상, 전하축적층과 제어게이트가 적층된 FETMOS구조를 갖춘다. 메모리 셀 어레이는 p형 기판 또는 n형 기판에 형성된 p형 웰내에 집적 형성된다. NAND셀의 드레인측은 선택게이트를 매개로 비트선에 접속되고, 소오스측은 선택에이트를 매개로 소오스선(기준전위배선)에 접속된다. 메모리 셀의 제어게이트는 행방향으로 연속적으로 접속되어 워드선으로 된다.

NAND셀형 EEPROM의 동작은 다음으로 한다.

데이터 기입동작은 비트선에서 제일 떨어진 위치의 메모리 셀로부터 순서대로 행한다. 선택된 메모리 셀의 제어게이트에는 고전압(Vpp=20V 정도)을 인가하고, 그것에서 비트선측에 있는 메모리 셀의 제어게이트 및 선택게이트에는 중간전압(VM=10V 정도)을 인가하며, 비트선에는 데이터에 응하여 0V 또는 중간 전압을 준다. 비트선에 0V가 주어졌을 때, 그 전위는 선택메모리 셀의 드레인까지 전달되어 드레인으로부터 부유게이트로 전자주입이 생긴다. 이로써, 그 선택된 메모리 셀의 임계치는 정(+)방향으로 시프트한다. 이 상태는 예컨대, 데이터 1로 한다. 비트선중에 중간전위가 주어졌을 때는 전자주입이 일어나지 않기 때문에 임계치는 변하지 않고, 부(負)에 멈춘다. 이 상태는 데이터 0이다.

데이터소거는 NAND셀 내의 모든 메모리 셀에 대하여 동시에 행한다. 즉, 모든 제어게이트와 선택게이트를 0V로 하고, 비트선 및 소오스선을 부유상태로 하여 p형 웰 및 n형 기판에 고전압(20V) 을 인가한다. 이로써, 모든 메모리 셀에서 부유게이트의 전자가 P형 웰로 방출되고, 임계치는 부(-)방향으로 시프트한다.

데이터 독출동작은 선택된 메모리 셀의 제어게이트를 0V로 하고, 그 외의 메모리 셀의 제어게이트 및 선택게이트를 전원전위(VCC)로 하여 선택메모리 셀에서 전류가 흐르는가의 여부를 검출하는 것으로써 행해진다.

이상의 동작 설명으로부터 명확해지는 바와같이, NAND셀형 EEPROM에서는 기입 및 독출동작시에는 비선택 메모리 셀은 전송게이트로서 작용한다. 이 관점으로부터, 기입이 이루어진 메모리 셀의 임계치에는 제한이 부가된다. 예컨대, 1 기입된 메모리 셀 임계치의 바람직한 범위는 0.5∼3.5V 정도로 된다. 데이터기입 후의 경과시간 변화, 메모리 셀의 제조파라메터의 오차나 전원전위에 오차 고려하면, 데이터 기입 후의 임계치 분포는 이보다 작은 범위인 것이 요구된다.

그러나, 기입전위 및 기입시간을 고정하여 모든 메모리 셀을 동일 조건으로 데이터 기입하는 종래 방법에서는 1기입 후의 임계치 범위를 허용 범위에서 얻는 것이 어렵다. 예컨대, 메모리 셀은 제조공정의 오차로부터 그 특성에도 오차가 생긴다. 따라서, 기입 특성을 보면, 기입하기 쉬운 메모리 셀과 기입되게 이려운 메모리 셀이 있다. 이것에 대해서, 각 메모리 셀의 임계치가 바라는 범위로 얻어지기 좋게 기입되는 바와 같이 기입시간을 조절하여 검증을 행하는 기입방법이 제안되어 있다(특허 제93-144277호).

또한, 소거가 이루어진 메모리 셀의 임계치 전압은 부의 값으로 이루지지 않으면 않된다. 이 상태를 확실하게 실현하기 위해, 소거시간을 조절하여 검증을 행하는 소거하는 방법이 있다. 이와 같은 기입검증 독출이나 소거검증 독출의 동작 타이밍의 일례를 제1도, 제2도에 도시한다.

제1도, 제2도의 타이밍도와 함께, 감지증폭기/데이터 래치회로 및 래치데이터 검지회로로서 제3도의 회로를 이용한 경우의 것이다. 제3도의 회로에는 기입 또는 소거상태확인 후, 각 메모리 셀의 데이터를 하나 하나 외부로 출력하는 것 없이, 기입 또는 소거상태가 충분한가를 검지 가능한 회로(파선 A로 둘러싸인 부분)가 포함되어 있다(특허 제94-76586).

제1도 및 제2도의 동작 타이밍도중에서 주목해야할 부분은 제1도의「☆」인쇄, 제2도의 「*」인쇄의 부분이다. 먼저, 제1도의 동작 타이밍에 대해 설명한다.

최초에 비트선을 모두 VCC로 충전한 후, 워드선(제어게이트) 및 선택게이트를 H로 하는 것으로써, 1데이터를 갖는 메모리 셀에 접속된 비트선은 VCC인 채 유지되고, 0데이터를 갖는 메모리 셀에 접속된 비트선은 VCC로부터 0V로 된다. 따라서 기입데이터가 1인 메모리 셀에 접속된 비트선은 0V로부터 VH(H레벨로 판정되는 전압)까지 충전된 후, 비트선이 감지된다. 따라서, 신호(RST)가 VCC로부터 0V로 도어 노드(N0)가 0V전위인 채 부유로 된 후, APCON이 0V에서 VCC로 된다. 이 때, 노드(N2)가 L레벨, 요컨대 0V이면 노드(N0)는 0V인 채 유지되기 때문에 Qn46은 오프인 채 있다.

또한, 노드(N2)가 H레벨, 예컨대 VCC이면, 노드(N0)는 (VCC-Vthn)까지 충전된다. (VCC-Vthn)Vthn이라면, Qn46은 온상태로 되기 때문에, 이때 부유상태레 있는 VDTC는 VCC 로부터 0V로 된다. 이 경우에, 모든 데이터 래치회로의 노드(N1)가 H, 노드(N2)가 L레벨인 상태에 있다면 VDTC는 VCC인 채 유지된 채 있다. 이 상태는 모든 선택 메모리 셀에 대한 기입이 종료한 상태에 대응하기 때문에 이로서 기입이 종료한다.

또한, 모든 데이터 래치회로중 저어도 하나로 노드(N1)가 L, 노드(N2)가 H인 상태에 있다면, VDTC는 VCC로부터 0V로 된다. 이것은 작어도 하나의 선택메모리 셀에 있어서 기입이 불충분인 것을 나타내고 있기 때문에, 이어 기입이 행해진다. 이것이 정상인 상태이다.

그런고로, VCC-VthnVthn이라면, 항상 Qn46이 오프상태에 있기 때문에 상기와 같은 데이터 래치회로의 데이터의 일괄검지를 할 수 없게 되고, 오동작을 일으킬 위험이 높다. VCC-VthnVthn이라는 상태는 VCC가 낮게 되어 거의 일으키기 쉽게 되기 때문에 제3도에 도시한 회로에서는 전원전압의 저감화를 행하는 것이 곤란하게 된다.

상기와 마찬가지의 것은 제2도의 「*」인쇄의 부분에 있어서도 말한다.

이 문제를 해결하는 하나의 방법으로서, 신호 APCON이나 AECON을 ☆나 * 사이의 VCC보다도 높은 전압으로 설정한다는 방법이 있지만, 이것을 이용하면 동작이 복잡하게 됨에 더하여 VCC보다도 높은 전압을 발생시키기 위한 소요시간이 필요로 되고, 동작 소요시간이 길게 되며, 회로증가를 초래하는 등의 문제가 있다.

또한, 기입·소거검증 독출을 행하는 회로로서, 제3도에 도시한 회로 대신에 제4도에 도시한 회로를 이용할 수 있다. 제4도에서는 기입검증 독출시의 일괄검지용 노드(VDTCP)와 소거검증 독출시의 일관검지용 노드(VDTCE)가 있고, 각각에 노드(N2, N1)를 게이트에 받는 n채널 트랜지스터의 드레인이 접속되어 있다. 이 회로를 이용하면, 검지용 트랜지스터(Qn47, Qn48)의 게이트에는 H레벨로서는 VCC가 그대로 입력되기 때문에, VCC의 저감화가 진행되도 VCCVth로 한정하고, 오동작을 일으킴이 없게 된다.

그러나, 제4도에 도시한 회로에서는 배선수가 1개 증가하기(일괄검지용 노드용 배선이 VDTC 1개로부터 VDTCP와 VDTCE의 2개로 된다) 때문에 패턴면적의 증가를 초래한다.

한편, 종래의 NAND셀형 EEPROM에서는 제3도에 도시한 감지증폭기/데이터 래치회로를 비트선 1개에 1개의 비율로 설치할 필요가 있고, 감지증폭기/데이터 래치회로는 많은 소자를 포함하기 때문에 감지증폭기/데이터 래치회로의 패턴면적이 크게 된다. 따라서, 제5도(a)에 도시한 바와 같이, 패턴상에서는 감지증폭기/데이터 래치회로(제5도 (a)중의 S/Ai(i=1,2,…))의 하나의 영역이 감지증폭기/데이터 래치회로 1개 + 래치데이터 검지회로 1개(제3도중의 A, 제4도의 A에 상당)의 패턴도를 작성하기 위해서는 비트선4개 비트 정도의 폭이 필요로 되기 때문에, 감지증폭기/데이터 래치회로의 패턴도는 4단으로 겹치게 되는 것이다. 그리고, 그 아래에 열디코더가 설치된다(제5도 (a) 참조).

제3도에 도시한 회로구성을 이용한 경우에는, 기입·소거종료 검출신호의 노드는 제5도(b)에 도시한 바와 같이 된다. 제5도(b)로부터 알려진 바와 같이, 기입·소거종료 검출신호 노드가 감지증폭기/데이터 래치회로패터의 중간까지 늘어나 있기 때문에 기입·소거종료 검출신호 노드의 배선의 길이가 매우 길게 된다. 따라서, 기입·소거종료 검출신호 노드의 용량이 크게 된다. 제5도(a) 및 제5도(b)의 방식등, 기입·소거종료 검지동작은 기입·소거종료 검출신호 노드(제5도(a) 및 제5도 (b)의 VDTC에 상당)를 일정 VCC전위로 충전한 후, 트랜지스터(Qn46)를 매개로 노드가 방전되는가의 여부를 조절하는 동작이고, VDTC노드의 용량이 큰 경우에는 전위의 충·방전의 소요시간이 길게 되기 때문에 기입·소거종료 검지동작이 길게되면, 최종적으로는 기입·소거검증 독출 소요시간의 장시간화를 초래한다.

상기 충·방전 동작중 VDTC노드의 충전동작에 관해서는 제5도 (a)중의 트랜지스터(Qp6)의 치수를 크게 함으로써 고속화는 가능하게 되고, 트랜지스터(Qp6)는 칩 전체에서 하나 밖에 없기 때문에 Qp6의 치수를 크게 해도 칩 전에로서의 면적증가는 거의 없기 때문에, VDTC노드의 충전동작 고속화는 용이하게 실현할 수 있다. 그런고로, VDTC노드의 방전동작에 관해서는, 고속화를 실현하기 위해서는 트랜지스터(Qn46)의 치수를 크게 할 뿐 아니라, 트랜지스터(Qn46)는 각각 비트선의 수와 같은 수이기 때문에(통상 수 천개∼수 만개), 치수를 크게 하면 패턴면적도 크고, 칩 면적도 대폭적인 증가로 이어진다. 그러나, 1개에서도 기입 도는 불충분한 메모리 셀이 존재하는 경우에는 기입·소거종료 검지결과를 미종료시키지 않으면 않되기 때문에 최악의 경우에는 VDTC노드 방전 소요시간내에 1개의 트랜지스터(Qn46)를 매개로 VDTC노드가 방전되지 않으면 않된다.

따라서, VDTC노드 용량이 큰 경우에는 기입·소거종료 검지동작의 신뢰성을 갖기 위해 L레벨의 방전이 VDTC노드 방전 시간내에 완료하도록 VDTC노드 방전 시간을 길게 갖을 필요가 있고, 이것은 기입·소거종료 검지동작의 장시간화, 즉 기입·소거검증 독출동작의 장시간화를 초래한다는 문제가 있으며, VDTC노드 방전시간을 단축하기 위해 방전용의 트랜지스터의 치수를 크게 하면 칩 면적의 대폭적인 증대를 초래한다는 문제점이 있었다.

이와같이, 종래의 NAND셀형 EEPROM드의 반도체 기억강치에 있어서는, 전원전압이 낮게 되면, 기입·소거검증 독출의 소요시간이 길게 되어 오동작의 위험이 높게 되는 등의 문제가 있다.

또한, 기입·소거검층 독출동작중에 선택된 메모리 셀의 모두에 있어서, 기입·소거가 충분하게 수행되어 있는 가의 여부, 즉 기입·소거를 종료해야 하는가를 검지할 때의 피검지 노드(=일괄검지노드, 제5도(a) 및 제5도(b)의 VDTC노드에 상당)의 배선 길이가 길기 때문에 피검지 노드의 용량이 크게 되고, 피검지 노드의 충·방전 소요시간이 장시간화하며, 기입·소거검층 독출동작의 소요시간이 길게 된다는 문제가 있다. 더욱이, 피검지 노드의 충·방전 소요시간을 단축하기 위해 충·방전을 행하는 트랜지스터의 치수를 크게 하면, 이 트랜지스터의 개수가 수 천∼수 만개 정도이기 때문에 칩 면적의 대폭적인 증대를 초래한다는 문제가 있다.

[발명의 목적]

본 발명은 상기한 점을 감안하여 발명된 것으로, 전원전압이 낮은 경우에서도 오동작의 위험이 없고, 또한 동작의 복잡화나 패턴면적의 증대를 초래하는 일 없이 동작 소요시간이 짧은 기입·소거검층 독출동작을 실현하는 것을 가능하게 한 반도체 기억장치를 제공함에 그 목적이 있다.

또한, 칩 면적을 거의 증가시키는 일 없이 기입·소거종료 검지동작의 소요시간을 단축하고, 고속의 기입·소거검증 독출동작을 실현하는 것을 가능하게 한 반도체 기억장치르 제공함에 그 목적이 있다.

[발명의 구성]

상기 목적을 달성하기 위한 본 발명의 제1국면의 반도체 기억장치는, 반도체 기판과, 이 반도체 기판에 데이터를 기억하는 메모리 셀이 배열 형성된 메모리 셀 어레이, 이 메모리 셀 어레이에 접속되는 각 비트선의 일단부에 설치된 기입데이터의 래치동작을 행하는 데이터 래치회로 및, 복수개의 상기 데이터 래치회로에 래치된 복수개의 데이터가 모두 소정의 데이터와 같은가의 여부를 판정하는 파정수단을 구비하고, 이 판정수단은 직렬 접속된 같은 극성의 제1 및 제2트랜지스터로 구성되는 회로를 갖으며, 상기 데이터 래치회로의 노드의 일단이 제1 또는 제2트랜지스터의 게이트에 입력되고, 상기 직렬 접속된 트랜지스터의 일단이 전원전위 또는 접지전위의 한쪽의 전위에 설정되어 이루어진 것을 특징으로 하는 반도체 기억장치이다.

또한, 제1국면의 다른 반도체 기억장치는, 반도체 기판과, 이 반도체 기판에 적층 형성된 전하축적층과 제어게이트르 갖추고, 상기 전하축적층과 상기 반도체 기판사이의 전하의 주고 받음에 의해 전기적 개서가 행해지는 메모리 셀이 배열 형성된 메모리 셀 어레이, 이 메모리 셀 어레이와 데이터의 주고 받음을 행하는 비트선, 상기 메모리 셀 어레이의 상기 비트선 방향의 일단부에 설치된 기입데이터의 래치동작을 행하는 데이터 래치회로, 상기 메모리 셀 어레이의 소정 범위의 메모리 셀에 단위 기입·소거시간을 설정하여 동시에 각각 데이터 기입·소거를 행한 후, 그 메모리 셀 데이터를 독출하여 기입·소거에 불충분한 메모리 셀이 있는 경우에 각각 기입·소거를 행하는 검증 제어수단, 기입 검증동작시에, 독출된 메모리 셀의 데이터와 상기 데이터 래치회로로 래치되어 있는 기입 데이터의 논리에 의해 기입상태에 응하여 비트 마다에 상기 데이터 래치회로의 재기입 데이터를 자동 설정하는 수단, 기입·소거 검증동작시에 각각 상기 데이터 래치회로로 래치된 재기입 데이터·소거 데이터를 검출하고, 각각 기입·소거를 종료하는가를 판정하는 판정수단을 구비하며, 이 판정수단은 직렬 접속된 같은 극성의 제1 및 제2트랜지스터로 구성되는 회로를 갖추고, 상기 데이터 래치회로의 노드의 일단이 제1 또는 제2트랜지스터의 게이트에 입력되며, 상기 직렬 접속된 트랜지스터의 일단이 전원전위 또는 접지전위의 한쪽의 전위에 설정되어 이루어진 것을 특징으로 하는 반도체 기억쟝치이다.

또한, 제1국면의 반도체 기억장치는, 데이터 기입·소거를 행한 후에, 메모리 셀의 제어게이트에 소정의 검증전위(예컨대, 전원전위와 접지전위의 중간에 설정된다)를 주어 메모리 셀의 임계치 전압을 비트선 제어회로에 의해 평가한다. 그리고, 바라는 임계치에 이르지 않은 메모리 셀이라면, 그 메모리 셀에 대해서만 기입·소거동작을 추가한다. 그 후, 재차 임계치의 평가를 행한다. 이 조작을 반족해 행하고, 모든 메모리 셀의 임계치가 바라는 허용범위로 알맞게 들어가 있는 것을 확인하면서 기입·소거동작을 종료한다.

이 때, 본 발명의 제1국면에 있어서는, 데이터 래치회로의 출력을, 직렬 접속된 검지용 트랜지스터의 한쪽의 게이트에 직접 입력하는 것에 의해 래치데이터를 검지하고 있다. 이 때문에, 데이터 래치회로의 H레벨을 VCC로 하면, 트랜지스터의 게이트에는 VCC-Vth에서는 없는 VCC가 직접 더해진 것으로 되고, 임계치분의 전압의 강하를 제어할 수 있다.

따라서, 본 발명의 제1국면에 의하면, 전원전압이 낮은 경우에서도 신뢰성이 높고, 또한 고속의 기입·소거검층 독출동작을 실현할 수 있다.

본 발명의 제1국면의 반도체 기억장치에 의하면, 복수개의 데이터 래치회로로 래치된 복수개의 데이터가 모두 같은가의 여부를 판정하는 수단으로서 직렬 접속된 같은 극성의 제1 및 제2트랜지스터를 이용하고, 데이터 래치회로의 노드의 일단을 제1 또는 제2트랜지스터의 게이트에 입력하며, 직렬 접속된 트랜지스터의 일단을 전원 또는 접지전위로 설정하는 것에 의해 배선수 증가에 따른 회로며적의 증대를 제어하면서 전원전압이 저감화된 경우에도 정상의 기입·소거검증 독출동작의 고속화를 실현할 수 있다.

본 발명의 제2국면의 반도체 기억장치는, 반도체 기판과, 이 반도체 기판상에 데이터를 기억하는 메모리 셀이 배열 형성된 메모리 셀 어레이, 이 메모리 셀 어레이에 접속되는 각 비트선의 일단부에 설치된 기입데이터의 래치동작을 행하는 데이터 래치회로, 복수의 데이터 래치회로로 이루어진 데이터 래치회로군에 포함된 복수의 래치데이터가 모두 제1데이터와 동일인가의 여부를 판정하고, 동일한 경우와 동일하지 않은 경우에서 제1노드의 전위레벨이 다르도록 제어하는 제어수단, 복수의 데이터 래치회로군의 각각에 대응하는 복수의 제1노드의 전위를 받아 상기 복수의 데이터 래치회로군에 포함되는 데이터 래치회로로 래치시킨 데이터가 모두 제1데이터와 동일인가의 여부를 판정하며, 동일인 경우와 동일하지 않은 경우에서 제2노드의 전위레벨이 다르도록 제어하는 수단, 상기 제2노드의 전위레벨을 받아 상기 복수의 데이터 래치회로군에 포함되는 데이터 래치회로에 래치된 데이터가 모두 제1데이터와 동일인가의 여부의 판정결과를 출력하는 수단을 구비하여 이루어진 것을 특징으로 하는 반도체 기억장치이다.

본 발명의 제2국면의 반도체 기억장치는, 피검지 노드를 분할방식을 이용하고 있다. 구체적으로는, 상기 데이터 래치회로는 (n×k)개로 이루어지고, 이 (n ×k)개의 데이터 래치회로로 래치된 (n×k)개의 데이터가 모두 같은가의 여부를 판정하는 수단과, 이 수단은 n개의 데이터 래치회로에 래치된 데이터가 같은가의 여부를 판정하고 그 n개의 데이터 판정결과를 출력신호로서 출력하는 회로 k개, 상기 출력신호를 도시하는 판정결과가 k개로도 데이터 일치상태인가의 여부를 검지하며, 그 검지결과를 출력하는 회로를 갖추는 것과 함께 더 구비하고, 피검지 노드를 n개의 데이터 래치회로와 접속된 피검지 노드 k개와 이 k개의 피검지 노드의 검지결과를 받아 모든 데이터 래치회로의 검지결과를 나타내는 노드의 2종류로 분할하며, 각 노드를 변도의 검지회로로 검지한다.

[작용]

상기와 같이 구성된 본 발명은, 칩 면적을 거의 증가시키는 일 없이 기입·소거종료 검지동작의 소요시간을 단축하고, 고속의 기입·소거검증 독출동작을 실현할 수 있다.

따라서, 본 발명의 제2국면의 반도체 기억장치에 의하면, (n×k)개의 데이터 래치회로에 래치된 (n×k)개의 데이터가 모두 같은가의 여부를 판정하느 수단으로서 n개의 데이터 래치회로에 래치된 데이터가 같은가의 여부를 판정하고, 그 n개의 데이터의 판정결과를 출력신호로서 출력하는 회로k개, 출력신호가 나타내는 판정결과가 k개로도 데이터 일치 상태에 있는 가의여부를 검지하며, 그 검지결과를 출력하는 회로를 구비함으로써 칩 면적을 거의 증가시키는 일 없이 기입·소거종료 검지동작의 소요시간을 단축하고, 고속의 기입·소거검증 독출동작을 갖는 반도체 기억장치를 실현하는 것이 가능하게 된다.

[실시예]

이하, 예시도면을 참조하여 본 발명에 따른 실시예를 상세히 설명한다.

제6도는 본 발명의 제1실시예에 따른 NAND셀형 EEPROM의 구성을 도시한 블록도이다.

메모리 셀 어레이(1)에 대하여 데이터기입, 독출, 재기입, 기입검중 독출 및 소거검증 독출을 행하기 위해 비트선 제어회로(2)가 설치되어 있다. 이 비트선 제어회로(2)는 데이터 입출력버퍼(6)에 연결되고, 어드레스 버퍼(4)로부터의 어드레스 신호를 받는 열디코더(3)의 출력을 입력으로서 받는다. 또한, 메모리 셀 어레이에 대해서 제어게이트 및 선택게이트를 제어하기 위해 행디코더(5)가 설치되고, 메모리 셀 어레이(1)가 형성되는 p형 기판(또는 p형 웰)의 전위를 제어하기 위한 기판전위 제어회로(7)가 설치되어 있다.

래치데이터 검지회로(A)는 비트선 제어회로(2)로 래치되어 있는 데이터를 검지하고, 기입·소거종료 검지회로(8)는 이 검지결과를 받아 기입종료신호 또는 소거종료신호를 출력한다. 기입종료신호 또는 소거종료신호는 데이터 입출력(6)로부터 외부로 출력된다.

비트선 제어회로(2)는 주로 CMOS플립플롭으로 이루어지고, 기입을 위한 데이터의 래치나 비트선의 전위를 읽기 위한 감지동작, 기입 후 및 소거 후의 검증 독출을 위한 감지동작, 게다가 재기입 데이터의 래치를 행한다.

제7도(a) 및 제7도(b)는 메모리 셀 어레이의 하나의 NAND셀 부분의 평가도와 등가회로도이고, 제8도(a) 및 (b)는 각각 제7도(a)의 8A-8A 및 8B-8B단면도이다.

소자분리산화막(12)에서 한정된 p형 실리콘 기판(11; 또는 p형 웰)에 복수의 NAND셀로 이루어진 메모리 셀 어레이가 형성되어 있다. 하나의 NAND셀에 주목하여 설명하면, 본 실시예에서는 8개의 메모리 셀(M1∼M8)이 직렬 접속되어 하나의 NAND셀을 구성하고 있다.

메모리 셀은 각각 기판(11)에 게이트 절연막(13)을 매개로 부유게이트(14; 141, 142, …, 148)를 형성하고, 이 위에 층간절연막(15)을 매개로 제어게이트(16; 161, 162, …, 168)를 형성하여 구성되어 있다. 이들 메모리 셀의 소오스·드레인인 n형 확산층(19)은 인접하는 것끼리 공용하는 모양으로 접속되고, 이것으로써 메모리 셀이 직렬 접속된다.

NAND셀의 드레인측 및 소오스측에는 메모리 셀의 부유게이트, 제어게이트와 동시에 형성된 선택게이트(149, 169 및 1410, 1610)가 각각 설치되어 있다. 소자형성된 기판위는 CVD산화막(17)에 의해 덮히고, 이 위에 비트선(18)이 배치되어 있다. 비트선(18)은 NAND셀의 일단의 드레인측 확산층(19)에 접촉시키고 있다. 행 방향으로 나란한 NAND셀의 제어게이트(14)는 공통으로 제어게이트선(CG1, CG2, …, CG8)으로서 배치되어 있다. 이들 제어게이트선은 노드선으로 된다. 선택게이트(149, 169 및 1410, 1610)도 각각 행 방향으로 연속적으로 선택게이트선(SG1, SG2)으로서 배치되어 있다.

즉, 선택게이트(149, 1410)와 기판(11) 사이의 게이트 절연막(13)을 메모리 셀부의 게이트 절연막(13)보다 두껍게 하여, 그 신뢰성을 높게 하여도 좋다.

제9도는 상기와 같은 NAND셀이 매트릭스 배열된 메모리 셀 어레이의 등가회로르 도시하고 있다.

제10도는 제6도중 비트선 제어회로(2) 및 래치데이터 검지회로(A)의 구체적인 구성을 도시한다. 본 실시예에서의 감지증폭기/ 데이터 래치회로를 구성하는 CMOS플립플롭(FF)은 E형 p채널 MOS트랜지스터(Qp1, Qp2)와 E형 n채널 MOS트랜지스터(Qn3, Qn4)에 의해 구성된 신호동기방식 CMOS인버터와, E형 p채널 MOS트랜지스터(Qp3, Qp4)와 E형 n채널 MOS트랜지스터(Qn5, Qn6)에 의해 구성된 신호동기식 CMOS인버터에 의해 구성되어 있다.

이 CMOS플립플롭(FF)의 출력노드(N1)와 비트선(BLi)사이는 신호(øF)에 의해 제어되는 E형 n채널 MOS트랜지스터(Qn7)를 매개로 접속되어 있다.

비트선(BLi)과 전원(VCC)의 사이에는 플립플롭(FF)의 출력노드(N1)에 의해 제어되는 E형 n채널 MOS트랜지스터(Qn8)와, 신호(øF)에 의해 제어되는 E형 n채널 MOS트랜지스터(Qn9)가 직렬 접속되어 있다. 그리고, 이들 트랜지스터로써, 기입검증 독출시에 CMOS플립플롭(FF)의 데이터에 응하여 비트선(BLi)이 VCC-Vth로 충전된다.

E형 p채널 MOS트랜지스터(Qp5)와 D형 n채널 MOS트랜지스터(QD1)는 비트선(BLi)을 VCC로 프리챠지하는 회로이다. 트랜지스터(QD1)는 소거 시나 기입 시에 트랜지스터(Qp5)에 고전압이 인가되는 것을 방지하게 위해 설치되어 있다. E형 n채널 MOS트랜지스터(Qn10)는 비트선(BLi)을 0V로 리셋하기 위한 리셋트랜지스터이다.

CMOS 플립플롭(FF)의 2개의 노드는 열 선택신호(CSLi)에 의해 제어되는 트랜스퍼 게이트인 E형 n채널 MOS트랜지스터(Qn1, Qn2)를 매개로 각각 입출력선(IO,/IO)에 접속되어 있다.

이하에 래치데이터 검지회로(A)의 구성을 설명한다. CMOS플립플롭(FF)의 출력노드(N1)에 의해 제어되는 E형 n채널 MOS트랜지스터(Qn11)와, 신호(AECON)에 의해 제어되는 E형 n채널 MOS트랜지스터(Qn12)가 직렬 접속되어 있다. 이들 트랜지스터에 의해 소거검증 독출시에 N1이 H레벨인 경우에 기입·소거종료 검출신호(VDTC)를 L레벨로 한다. 한편, CMOS플립플롭의 출력노드(N2)에 의해 제어되는 E형 n채널 MOS트랜지스터(Qn13)와, 신호(APCON)에 의해 제어되는 E형 n채널 MOS트랜지스터(Qn14)가 직렬 접속되어 있다. 이들 트랜지스터에 의해 기입검증 독출시에 N2가 H레벨인 경우에 기입·소거종료 검출신호(VDTC)를 L레벨로 한다.

제11도에 비트선 제어회로(2), 래치데이터 검지회로(A)와 메모리 셀 어레이(1) 및 기입·소거종료 검지회로(8)의 프리챠지 호로부(Qp6에 상당)의 접속관계를 도시한다.

기입·소거종료 검지회로(8)의 프리챠지 회로부분을 구성하는 E형 p채널 MOS트랜지스터(Qp6)는 기입·소거종료 검출신호(VDTC)의 VCC로의 프리챠지를 기입·소거종료 검지동작 전에 행한다. 즉, 제11도중에 파선으로 구분한 바와 같이 플립플롭(FF)은 편의상 기호화하고 있다.

본 실시예의 기입 및 기입확인(기입검증 독출)시의 회로동작을 다음에 설명한다. 즉, 이하의 설명에서, 하나의 NAND셀을 8개의 메모리 셀의 직렬 회로에서 구성한 것으로 하지만, 하나의 NAND셀중의 메모리 셀수가 8개 이외(예컨대, 4개, 16개, 32개)의 경우도 마찬가지로 적용하는 것이 가능하다. 또한 기입·소거종료 검지회로(8)는 트랜지스터(Qp6) 이외에 VDTC전위 검지회로(후술하는 제25도 (a)∼제15도(c))도 포함한다.

기입 전에 메모리 셀의 데이터는 셀이 형성되는 p기판(또는 p웰)을 약 20V(Vpp)로 인가하고, 제어게이트(CG1∼CG8)를 0V로서 소거된다. 이 때, 메모리 셀의 임계치는 0V이하로 되어 있다. 소거동작은 나중에 상세히 설명한다.

제12도는 기입/기입확인시의 동작을 도시하고 있다. 기입데이터가 입출력선(IO,/IO)에서 CMOS플립플롭(FF)으로 래치된 후, 프리챠지신호(øp)가 H, /øp가 L로 되어 비트선(BLi)이 VCC로 프리챠지된다. 이어서, 전압(VMB)과 øF는 VCC에서 중간전위(VM;∼10V)로 된다. 래치한 데이터에 의해 비트선(BLi)은 0V로 된다. 1기입인 경우는 0V, 0기입인 경우는 VM이다. 이 때, 선택게이트(SG1)는 VM, SG2는 0V, 제어게이트는 CG2가 선택되어 있는 경우, CG1이 VM, SG2가 고전압(Vpp;∼20V)이고, CG3∼CG8은 VM이다.

선택게이트(SG1, SG2) 제어게이트(CG1∼CG8)가 0V로 리셋된 후, 신호(øF)가 L, 리셋신호(øR)가 H로 되어 비트선(BLi)은 0V로 리셋된다. 따라서, 기입확인동작으로 된다.

기입확인동작은 먼저 프리챠지신호(øp)가 H, /øp가 L로 되어 비트선(BLi)이 VCC 로 프리챠지된다. 이후, 행디코더(5)에 의해 선택게이트, 제어게이트가 구동된다. 선택게이트(SG1, SG2), 제어게이트(CG1∼CG8)가 리셋된 후, 기입 검증신호(øV)가 H로 되고, 0기입을 한 비트선(BLi)에만 VCC-Vth가 출력된다.

이후, øSP, øRP H, øSN, øRN이 L로되고, øF가 H로 된다. 신호(øSP)가 L, øSN이 H로 4되어 비트선 전위가 감지된 후에, 선호(øRP)가 L, øRN이 H로 되어 재기입 데이터가 래치된다. 이때, 기이데이터와 메모리 셀의 데이터와 재기입 데이터의 관계는 표 1을 통한다.

이후, 기입·소거종료 검지신호(/øDV)가 L 또는 기입검증 데이터 검지신호(APCON)가 H로 되어, 만일 모든 재기입 데이터가 0(요컨대 모든 데이터 래치회로중의 N2노드가 모두 L레벨)이라면, 기입·소거종료 검출신호(VDTC)가 H로 된다. 하나에서도 데이터 1(요컨대 하나에서도 N2노드가 H레벨)에 있는 플립플롭(FF)이라면, VDTC는 L로 된다. 기입·기입확인 동작은 VDTC가 H로 되기까지 반복된다. 그리고, 이 검출결과는 데이터 입출력 핀 혹은 READY/BUSY핀으로부터 칩 외부로 출력된다.

다음에, 제10, 제11도의 회로를 이용한 소거 및 소거확인(소거검증 독출)동작시의 회로동작을 설명한다.

제13도는 소거/소거확인시의 동작을 도시하고 있다. 소거동작에 들어가면, 모든 선태게이트, 비선택 블록중의 제어게이트, 메모리 셀이 구성되어 있는 p웰 또는 p기판, 메모리 셀중의 소오스선(제7도, 제9도중의 Vsource)가 0V로부터 VCC 로 된다. 이때에는 비트선이 (VCC-Vj)(단, Vj는 p웰과 n로 구성되는 pn접합이 순바이어스일 때의 전위강하량)보다 높은 전압일 때에는 그대로인 채의 전압으로 유지되고, 비트선이 (VCC-Vj)보다 낮은 전압일 때, p웰로부터 n로 pn접합 순바이어스 전류가 흐르기 때문에 비트선은 (VCC-Vj)로 충전된다(제8도(a)참조).

이어서, 모든 선텍게이트, 비선택 블록중의 제어게이트, 메모리 셀이 구성되어 있는 p웰 또는 p기판, 게다가 메모리 셀중의 소오스선이 VCC 로부터 Vpp(Vpp는 VCC보다 높은 전압이고, ∼20V)로 되면, 비트선은(VCC-Vj)로부터 (Vpp-Vj)로 된다. 이 상태가 임시유지된 후에 모든 선택게이트, 비선택 블록중의 제어게이트, 메모리 셀이 구성되어 있는 p웰 또는 p기판, 메모리 셀중의 소오스선중의 소오스선이 Vpp로부터 0V로 된후, 비트선 리셋신호(øR)가 0V로부터 VCC 로 되어 비트선(BLi)이 0V로 리셋된다. 이어서, 소거확인동작으로 된다.

소거확인동작은 먼저, 프리챠지신호(øP)가 H, /øP가 L로 되어 비트선(BLi)이 VCC 로 프리챠지된다. 이 후, 행디코더(5)에 의해 선택게이트, 제어게이트가 구동된다. 선택게이트(SG1, SG2), 제어게이트(CG1∼CG8)가 리셋된 후, .øSP, øRP H, øSN, øRN이 L로 되고, øF가 H로 된다. 신호(øSP)가 L, øSN이 H로 4되어 비트선 전위가 감지된 후에, 선호(øRP)가 L, øRN이 H로 되어 독출 데이터가 래치된다.

이후, 기입·소거종료 검지신호(/øDV)가 L 또는 소거검증 데이터 검지 신호(AECON)가 H로 되어, 만약 모든 데이터 래치회로중의 N1노드가 모두 L레벨이라면, 기입·소거종료 검출신호(VDTC)가 H로 된다. 하나에서도 N1노드가 H인 데이터 래치회로가 있다면, VDTC는 L이다. 소거·소거확인 동작은 VDTC가 H로 되기까지 반복된다. 그리고, 이 검출결과는 데이터 입출력 핀 혹은 READY/BUSY핀으로부터 외부로 출력된다.

본 실시예에서의 기입, 독출, 기입확인, 소거확인시의 비트선(BLi), 선택 블록내의 선택게이트(SG1, SG2), 선택블록내의 제어게이트(CG1∼CG8) 등의 전위를 표 2에 도시한다. 여기서는 CG2가 선택된 경우를 도시하고 있다. 또한, 표 2에서는 VCC=3V인 경우를 예로서 도시하고 있다.

상기와 같은 본 실시예에서는 데이터 기입을 행한 후에, 메모리 셀의 제어게이트에 원하는 검증전위(예컨대, 전원전위와 접지전위의 중간에 설정되는 전위이고, 표중위 0.5V에 상당)를 주어 메모리 셀의 임계치 전압을 비트선 제어회로(2)에 의해 평가한다. 그리고, 바라는 임계치값에 이르지 않는 메모리 셀이라면, 그 메모리 셀에 대해서만 기입동작을 추가하고, 그 후에 재차 임계치값의 평가를 행한다. 이 조작을 반복하여 행하고, 모든 메모리 셀의 임계치값이 바라는 허용범위로 주어져 있는 것을 확인하면서 기입동작을 종료한다. 요컨대, 데이터 기입을 그 진행의 정도를 검토하면서 조금씩 반복하는 것에 의해 최종적으로 데이터 기입이 종료한 메모리 셀 어레이의 임계치 분포를 작게 할 수 있다.

또한, 본 실시예에서는 CMOS플립플롭(FF)의 노드(N1)를 검지용 트랜지스터(Qn11)의 게이트, 노드(N2)를 검지용 트랜지스터(Qn13)의 게이트에 직접 접속하여 Qn11, Qn13에 의해 래치 데이터를 검지하고 있다. 이 때문에, 제3도의 구성에 비교하면, 거지용 트랜지스터의 게이트에는 H레벨 전위로서 VCC-Vth에서는 없는 VCC 가 더해지는 것으로 되고, 임계치분의 전압 강하를 제어할 수 있다. 따라서, 전원전압이 낮은 경우에도 신뢰성이 높고, 고속의 기입·소거검증 독출동작을 실현할 수 있다.

제14도는 본 발명의 제2실시예에 다른 NAND셀형 EEPROM의 비트선 제어회로 및 래치데이터 검지회로부의 구성을 도시한 것이다. EEPROM의 기본구성은 제6도와 마찬가지이다.

본 실시예에서의 감지 증폭기/데이터 래치회로를 구성하는 CMOS플립플롭(FF)은 E형 p채널 MOS트랜지스터(Qp7, Qp8)와 E형 n채널 MOS트랜지스터(Qn17)에 의해 구성된 신호동기식 CMOS인버터와, E형 p채널 MOS트랜지스터(Qp9, Qp10)와 E형 n채널 MOS트랜지스터(Qn18)에 의해 구성된 신호동기식 CMOS인버터에 의해 구성되어 있다.

CMOS플립플롭(FF)의 출력노드(N1)와 비트선(BLi) 사이는 신호(BLCD)에 의해 제어되는 E형 n채널 MOS트랜지스터(Qn20)와, 신호(BLTR)에 의해 제어되는 D형 n채널 MOS트랜지스터(Qd2)를 매개로 접속되어 있다.

CMOS플립플롭(FF)의 출력노드(N2)와 Vss(0V전위) 사이에는 트랜지스터(Qn20, Qd2)가 접속되어 있는 노드(N3)에 의해 제어되는 E형 n채널 MOS트랜지스터(Qn16)와, 신호(BLSE)에 의해 제어되는 E형 n채널 MOS트랜지스터(Qn15)가 직렬 접속되어 있다. 이들 트랜지스터에 의해 통상 독출시·기입검증 독출시·소거검증 독출시에 비트선의 전압에 의해 0 또는 1의 메모리 셀 데이터가 독출된다.

CMOS플립플롭(FF)의 출력노드(N1)와 Vss(0V전위) 사이에는 신호(LRS T)에 의해 제어되는 E형 n채널 MOS트랜지스터(Qn19)가 접속되고, 신호(LRST)가 H레벨로 될 때에, 플립플롭(FF)의 래치데이터의 리셋동작, 요컨대 노드(N1)를 L레벨로 하는 동작을 행한다.

E형 p채널 MOS트랜지스터(Qn11)는 비트선을 VCC, VM 혹은 Vpp로 프리챠지하는 동작을 제어한다. 트랜지스터(Qd2)는 소거동작시에 트랜지스터(Qn16)에 고전압이 인가되는 것을 방지하기 위해 설치되어 있다.

CMOS플립플롭(FF)의 2개의 노드는 열선택신호(CLSi)에 의해 제어되는 트랜스퍼 게이트인 E형 n채널 MOS트랜지스터(Qn1, Qn2)를 매개로 각각 입출력선(IP,/IO)에 접속되어 있다.

이하, 래치데이터 검지회로(A)의 구성을 설명한다.

CMOS플립플롭(FF)의 출력노드(N1)에 의해 제어되는 E형 n채널 MOS트랜지스터(Qn11)와, 신호(AECON)에 의해 제어되는 E형 n채널 MOS트랜지스터(Qn12)가 직렬 접속되어 있다. 이들 트랜지스터에 의해 소거검증 독출시에 N1이 H레벨인 경우에 기입·소거종료 검출신호(VDTC)를 L레벨로 한다. 게다가, CMOS플립플롭의 출력노드(N2)에 의해 제어되는 E형 n채널 MOS트랜지스터(Qn13)와, 신호(APCON)에 의해 제어되는 E형 n채널 MOS트랜지스터(Qn14)가 직렬 접속되어 있다. 이들의 트랜지스터에 의해 기입검증 독출시에 N2 가 H인 경우에 기입·소거종료 검출신호(VDTC)를 L레벨로 한다.

제15도에 비트선 제어회로(2), 래치데이터 검지회로(A)와 메모리 셀 어레이(1) 및 기입·소거종료 검지회로(8)의 프리챠지 회로부분(Qp6에 상당)의 접속관계를 도시한다.

기입·소거종료 검지회로(8)의 프리챠지 회로부분을 구성하는 E형 p채널 MOS트랜지스터(Qp6)는 기입·소거종료 검출신호(VDTC)의 VCC 로의 프리챠지를 기입·소거종료 검지동작 전에 행한다. 즉, 제15도중에 파선으로 둘러싼 것과 같이 플립플롭(FF)은 편의상 기호화하고 있다. 본 실시예의 기입 및 기입확인(기입검증 독출)시의 회로동작을 다음에 설명한다. 즉, 이하의 설명에서는 하나의 NAND셀을 8개의 메모리 셀의 직렬회로로 구성한 것으로 한다. 또한, 기입·소거종료 검지회로(8)는 트랜지스터Qp6)이외에 VDTC전위 검지회로(후술하는 제25도(a)∼제25도(c))도 포함한다.

기입 전에 메모리 셀의 데이터는 셀이 형성되는 p기판(또는 p웰)을 약 20V(Vpp)로 인가하고, 제어게이트(CG1∼CG8)를 0V로 하여 소거된다. 이 때, 메모리 셀의 임계치는 0V이하로 되어 있다. 소거동작은 후에 상세하게 설명한다.

제16도는 기입/기입확인시의 동작을 도시하고 있다. 기입데이터가 입출력(IO./IO)으로부터 CMOS플립플롭(FF)에 래치된 후, 프리챠지신호(BLCUB)가 L로 되어 비트선(BLi)이 VCC로 프리챠지된다. 이어서 프리챠지전압(BLCRL)이 VCC로부터 VM이 되기 때문에 비트선(BLi)도 VCC로부터 VM으로 된 후, 프리챠지신호(BLCUB)가 VM으로 되고, 트랜지스터(Qp11)가 오프상태로 된다.

이어서, 신호(BLCD)가 VCC로 되고, 래치한 데이터에 의해 비트선이 VM인 채 유지되든가 또는 0V로 된다. 1기입의 경우는, 0V, 0기입의 경우는 VM이다. 이어서, VMB가 VM으로 되고, 신호(BLTR) 및 신호(BLCD)도 VM으로 된다. 이어서 선택게이트(SG1)는 VM, SG2는 0V, 제어게이트 CG2가 선택되어 있는 경우, CG1이 VM, CG2 가 고전압(Vpp;∼20V)에서 CG3∼CG8은 VM의 상태로 되고, 잠시 이 상태가 유지된다.

선택게이트(SG1, SG2), 제어게이트(CG1∼CG8)가 0V로 리셋된 후, 신호(BLCD)가 L, 이어서 신호(BLCUB)가 L로 된다. 이 때에는, BLCRL은 VCC전위로 있기 때문에 비트선(BLi)은 VCC 로 된다. 이어서, 기입확인동작으로 된다.

기입확인동작은 먼저, 프리챠지신호(BLCUB)가 L로 되고, 비트선(BLi)이 VCC로 프리챠지된다. 이 후, 행디코더(5)에 의해 선택게이트, 제어게이트가 구동된다. 선택게이트(SG1, SG2), 제어게이트(CG1∼CG8)가 리셋된 후, 비트선 전위 검지신호(BLSEN)가 H로 된다. 이 때에는, 래치의 노드(N1)가 기입확인 동작 전으로부터 H로 되어 있는 플립플롭(FF)에서는 비트선의 전압에 의하지 않고, 래치데이터를 불변이고, 노드(N1)가 H인 채이다. 또한, 래치의 노드(N1)가 기입확인동작 전으로부터 L로 되어 있는 플립플롭(FF)에서는 비트선의 전압이 트랜지스터(Qn16)의 임계치보다 낮은 경우에는 노드(N1)가 L인 채 유지되고, 비트서의 전압이 트랜지스터(Qn16)의 임계치 전압보다 높은 경우에는 트랜지스터(Qn16)가 온상태로 되고, 노드(N1)는 L로부터 H(노드(N2)가 H로부터 L로 되기 때문에)로 된다.

이와 같이 하여, 재기입의 데이터가 플립플롭(FF)에 독출되어서 래치된다. 이 때, 기입데이터와 메모리 셀의 데이터와 재기입데이터의 관계는 상기 표 1로 알려진다.

이 후, 기입·소거종료 검지신호(/øDV)가 L로 되어 VDTC노드를 VCC로 프리챠지한 후, 기입·소거종료 검지신호(/øDV)가 H로 되돌아 가고, 이어서 기입검증 데이터 검지신호(APCON)가 H로 된다. 이 때에는, 만일 모든 재기입 데이터가 0(요컨대, 모든 플립플롭(FF)중의 N2노드가 L레벨)이라면, 기입·소거종료 검출신호(VDTC)가 H로 된다. 하나에서도 데이터 1(요컨대, 하나에서도 N2노드가 H레벨)에 있는 플립플롭(FF)이 있다면, VDTC는 L로 된다. 기입·기입확인 동작은 VDTC가 H로 되기까지 반복된다. 그리고, 검출결과는 데이터 입출력핀 혹은 READY/BUSY핀으로 외부로 출력된다.

다음에, 제14도, 제15도의 회로를 이용한 소거 및 소거확인(소거검증 독출)동작시의 회로동작을 설명한다.

제17도는 소거/소거확인시의 동작을 도시하고 있다. 소거동작은 들어가면, 먼저 신호(BLTR)가 L로 된다. 또한, 모든 선택게이트, 비선택 블록중의 제어게이트, 메모리 셀이 구성되어 있는 p웰 또는 p기판, 메모리 셀중의 소오스선(제7도, 제9도중의 Vsource)이 0V로부터 VCC로 된다. 이 때에, 프리챠지신호(BLCUB)가 L로 되기 때문에 비트선도 BLCRL전위, 요컨대 VCC 로 충전된다.

이어서, 모든 선텍게이트, 비선택 블록중의 제어게이트, 메모리 셀이 구성되어 있는 p웰 또는 p기판, 메모리 셀중의 소오스선이 VCC로부터 Vpp(Vpp는 VCC보다 높은 전압이고, ∼20V)로 된다. 이 때에는 BLCRL도 VCC로부터 Vpp로 되기 때문에 비트선도 VCC로부터 Vpp로 되도록 충전된다. 이 상태가 잠시 유지된 후에 모든 선택게이트, 비선택 블록중의 제어게이트, 메모리 셀이 구성되어 있는 p웰 또는 p기판, 메모리 셀중의 소오스선이 Vpp로부터 0V로 된다.

이어서, 프리챠지신호(BLCUB)가 0V로부터 Vpp로 되어 비트선으로의 Vpp전위의 인가를 막는다. 또한 신호(SAP)를 VCC로서 트랜지스터(Qp9)를 오프로한 후에, 신호(BLTR, BLCD, LRST)를 VCC전위로서 비트선(BLi)을 0V로 리셋한다. 이어서, 소거확인 동작으로 된다.

소거확인 동작은 먼저 프리챠지신호(BLCUB)가 L로 되고, 비트선(BLi)이 VCC로 챠지된다. 또한, 신호(SAP)를 VCC 로 하여 트랜지스터(Qp9)를 오프한 후에 신호(LRST)를 VCC로서 모든 플립플롭(FF)의 노드(N1)를 L레벨로 리셋한다. 이 후, 행디코더(5)에 의해 선택게이트, 제어게이트가 구동된다.

선택게이트(SG1, SG2), 제어게이트(CG1∼CG8)가 리셋된 후, 비트선 전후 지신호(BLSEN)가 H로 된다. 신호(BLSEN)가 H로 되기전에는 모든 래치의 노드(N1)가 L로 되어 있기 때문에, 비트선의 전압이 트랜지스터(Qn16)의 임계치 전압보다 높은 경우에는 노드(N1)가 L로부터 H로 되고, 비트선의 전압이 트랜지스터(Qn16)의 임계치 전압보다 낮은 경우에는 노드(N1)가 L인 채 유지된다. 이와 같이 하여, 선택블록 내의 메모리 셀의 데이터가 플립플롭(FF)에 독출되어 데이터 래치된다

이 후, 기입·소거종료 검지신호(/øDV)가 L로 되어 VDTC노드를 프리챠지한 후, 기입·소거종료 검지신호(/øDV)가 H로 돌아오고, 이어서 소거검증 데이터 검지신호(AECON)가 H로 된다. 이 때에는, 만일 모든 재기입 데이터가 0, 요컨대 모든 플립플롭(FF)중의 N1노드가 L레벨로 된다면, 기입·소거종료 검출신호(VDTC)가 H로 된다. 하나에서도 데이터 1, 요컨대 하나에서도 N1노드가 H레벨에 있는 플립플롭(FF)이 있다면, VDTC는 L이다. 소거·소거확인 동작은 VDTC가 H로 되기까지 반복된다. 그리고, 검출결과는 데이터 입출력핀 혹은 READY/BUSY핀으로 외부로 출력된다.

본 실시예에서는 소거, 기입, 독출, 기입확인, 소거확인시이 비트선(BLi), 선택블록내의 선택게이트(SG1, SG2), 선택블록내의 제어게이트(CG1∼CG8)의 전위를 상기 표 2에 도시한다. 표 2중에서는, CG2가 선택된 경우를 도시하고 있다. 또한, 표 2중에서는 VCC=3V인 경우를 예로서 도시하고 있다. 이와 같이, 제14도, 제15도의 회로구성의 경우에서도 제10도, 제11도의 회로구성인 경우와 표 2중의 각 부분의 전압은 같은 값(소거시 비트선(BLi)을 없앤다)으로 된다.

제18도는 본 발명의 제3실시예에 따른 NAND셀형 EEPROM의 개략 구성을 도시하는 블록도이다. 기본 구성은 제6도에 도시한 바와 마찬가지지만, 본 실시예에서는 셀 어레이(1)가 2개의 블록(1A, 1B)으로 알려지고, 이들 셀블록(1A, 1B)에 공통으로 비트선 제어회로(2)가 설치되어 있다.

제19도 및 제20도(a)∼(c)는 각각 비트선 제어회로(2), 래치데이터 검지회로(A)와 기입·소거종료 검지회로(8)의 프리챠지 회로부분(Qp15에 상당)의 구성이다.

E형 n채널 MOS트랜지스터(Qn25, Qn26)와, E형 p채널 MOS트랜지스터(Qp13, Qp14)에서 플립플롭(FF)을 구성하고 있다. E형 n채널 MOS트랜지스터(Qn23, Qn24)는 플립플롭(FF)의 이퀄라이즈용 트랜지스터이다.

E형 n채널 MOS트랜지스터(Qn27)와 E형 p채널 MOS트랜지스터(Qp12)는 플립플롭(FF) 활성화용 트랜지스터, E형 n채널 MOS트랜지스터(Qn28, Qn29)는 플립플롭(FF)의 2개의 노드(N1, N2)와 셀 어레이·블록(1A, 1B)내의 비트선(BLai:i=0, 1, 2, …), BLbi(i=0, 1, 2, …)의 접속용 트랜지스터, E형 n채널 MOS트랜지스터(Qn30∼Qn33)는 데이터에 응하여 비트선을 (VCC-Vth)로 충전하기 위한 트랜지스터, Qn34, Qn35는 비트선 프리챠지, 리셋용의 트랜지스터이다.

또한, 플립플롭(FF)의 출력노드(N1)에 의해 제어되는 E형 n채널 MOS트랜지스터(Qn36)와, 신호(L)에 의해 제어되는 E형 n채널 MOS트랜지스터(Qn37)가 직렬 접속되어 있다. 이들 트랜지스터에 의해 기입검증 독출시 또는 소거검증 독출시에 N1이 H레벨인 경우에 기입·소거종료 검출신호(VDTC)를 L레벨로 한다. 더욱이, CMOS플립플롭 출력노드(N2)에 의해 제어되는 E형 n채널 MOS트랜지스터(Qn38)와, 신호(R)에 의해 제어되는 E형 n채널 MOS트랜지스터(Qn39)가 직렬 접속되어있다. 이들 트랜지스터에 의해 기입검증 독출시 또는 소거검층 독출시에 N2가 H레벨에 있는 경우에 기입·소거종료 검출신호(VDTC)를 L레벨로 한다.

또한, 기입·소거종료 검지회로(8)의 프리챠지 회로부분을 구성하는 E형 p채널 MOS트랜지스터(Qp15)는 기입·소거종료 검출신호(VDTC)를 출력한다. 즉, 기입·소거종료 검지회로(8)는 트랜지스터(Qp15)이외에 VDTC전위 검지회로(후술하는 제25도(a)∼제25도(c))도 포함한다.

다음에, 상기와 같이 구성된 EEPROM의 기입동작 확인동작을 제21도에 따라서 설명한다. 여기서는, 메모리 셀 어레이(1A)의 비트선(BLi)이 선택되어 있는 것으로 한다.

앞선 실시예와 마찬가지로, 선택된 제어게이트에 0V 대신, 예컨대 0.5V가 인가된다. 먼저, 비트선(BLai) 선택신호(A)가 H로 된다. 이어서, 비트선(BLai)이 2V로, BLbi가 1.5V로 프리챠지되고, 그 후 프리챠지신호(øPA, øPB)가 L레벨로 되어 비트선(BLai, BLbi)은 부유로 된다. 제어게이트와 선택게이트는 행디코더(5)에 선택되어 SG1, SG2, CG1, CG3∼CG8이 VCC , CG2가 예컨대 0.5V로 된다. 통상의 독출에서는 메모리 셀의 임계치 전압이 0V 이상이라면, 1로 읽지만, 기입검증 독출에서는 0.5V 이상이 아니면 1로 읽지 않는 것으로 된다.

이 후, 비트선(BLai)은 만일 0 기입을 한 후라면, 기입검증신호(øAV)에 의해 VCC-Vth로 충전된다. 여기서 기입검증신호에 의해 행해지는 프리챠지의 전압레벨은 선택비트선의 프리챠지 전압 이상이면 좋고, 이퀄라이즈신호(øE)가 VCC로 되어 CMOS플립플롭(FF)이 리셋된 후, øA, øB가 H로 되어 노드(N1, N2)가 각각 비트선(BLai, BLbi)와 접속되어 øP가 L레벨, øN이 H레벨로 되어 비트선(BLai)의 데이터가 독출된다.

독출된 데이터는 래치되고, 다음의 재기입의 데이터로 된다. 이 때, 재기입데이터를 전회의 기입데이터에 의해 기입검증 독출시의 메모리 셀의 데이터로부터 변환된다. 이 데이터 변환은 앞의 실시예의 표 1과 마찬가지이다.

이 후, /øDV가 L, 기입검증 데이터 검출신호(APCON)가 H로 되어 앞의 실시예와 마찬가지로 기입종료라면 VDTC가 H로 되고, 기입동작종료한다. 이 때, 검출결과는 데이터 입출력 혹은 READY/BUSY핀으로부터 외부에 출력된다.

본 실시예의 검증독출/재기입에 의해서도 앞의 실시예와 마찬가지로 1기입되는 메모리 셀의 불필요한 임계치의 승압은 막는다.

다음에, 제19도, 제20도(a)∼(c)에 도시한 구성의 EEPROM의 소거동작 확인동작을 제22도에 따라서 설명한다. 여기서도, 기입동작 확인동작의 경우와 마찬가지로 메모리 셀 어레이(1A)의 비트선(BLai)이 선택되어 있는 것으로 한다.

먼저, 비트선(BLai) 선택신호(A)가 H로 된다. 이어서, 비트선(BLai)이 2V, BLbi가 1.5V로 프리챠지되고, 그 후 프리챠지신호(øPA, øPB)가 L레벨로 되어 비트선(BLai, BLbi)은 부유로 된다. 제어게이트와 선택게이트를 행디코더(5)로 선택되어 SG1, SG2가 VCC, CG1∼CG8이 0V로 된다.

이 후, 이퀄라이즈 신호(øE)가 VCC로 되어 CMOS플립플롭이 리렛된 후, øA, øB가 H로 되어 노드(N1, N2)가 각각 비트선(BLai, BLbi)과 접속되고, øP가 L레벨, øN이 H레벨로 되어 비트선(BLai)의 데이터가 독출된다. 독출된 데이터는 플립플롭(FF)에 래치된다.

이 후, /øDV가 L, 소거검증 데이터 검출신호(AECON)가 H로 되어 앞의 실시예와 마찬가지로 소거종료라면 VDTC가 H로 되고, 소거동작은 종료한다. 이 때, 검출결과는 데이터 입출력핀 혹은 READY/BUSY핀으로부터 외부로 출력된다.

또한, BLai 대신에 BLbi가 선택되는 경우에는 제21도, 제22도 중의 신호(A 와 B, øPA 와 øPB, VSA와 VSB, øAV와 øBV, øA와 øB, BLai와 BLbi)를 바꾼 동작으로 된다.

본 실시예에서의 소거, 기입, 독출(통상 독출), 기입검증 독출, 소거검증 독출시의 제어게이트(CG1∼CG8) 및 선택게이트(SG1, SG2)의 전위는 아래의 표 3에 도시되어 알려진다. 표 3에서는 제어게이트(CG2)가 선택되고, 비트선(BLai)이 선택되며, 또한 VCC=3V인 경우의 전위 관계를 도시하고 있다.

제23도(a)∼제23도(e)에 래치회로 및 래치데이터 감지회로(제10도, 제14도, 제20도(a)의 부분)의 다른 실시예를 도시한다. 이것은 VDTC의 노드를 트랜지스터를 매개로 0V 또는 VCC로 충전하는 경우의 실시예이다. 제23도(c)∼제23도(e)에서는 신호(APCON, AECON)를 인버터로 입력하고, 이 인버터의 출력노드를 p 채널 트랜지스터의 게이트에 입력하고 있지만, 이 인버터는 비트선 제어회로 또는 래치데이터 검지회로중에 있을 필요는 없고, 비트선 제어회로나 래치데이터 검지회로의 바깥으로부터의 이 인버터의 출력신호가 비트선 제어회로내에 입력되도록 해도 좋다.

또한, 제24도(a)∼제24도(c)에 VDTC노드를 프리챠지하는 부분(기입·소거종료 검지회로(8)의 일부)의 회로구성을 도시하다. 제24도(a)는 제23도(a), 제23(b)를 이용하는 경우, 제23도(b)는 제23도(c)를 이용하는 경우 제24도(c)는 제23도(c)는 제23도(d)∼제23도(e)를 이용하는 경우의 프리챠지부분 회로구성이다.

다음에, 제25도(a)∼제25도(c)를 간단하게 설명한다. 기입·소거동작의 종료는 상기 래치데이터의 일괄 검지동작의 결과로써 판정된다. 이 경우에 일괄검지 동작결과는 VDTC전위가 H, L레벨의 어느 하나인가에 의해 판정된다. 이 판정은 제25도(a)중의 VDTC전위 검지회로에 의해 행해진다. 이 VDTC전위 검지회로는 기입·소거종료 검지회로(8)의 일부를 구성하고 있고, 제24도(a)∼제24도(c)의 VDTC노드의 프리챠지회로와 맞추어 기입·소거종료 검지회로(8)를 형성한다.

제25도(b), 제25도(c)는 VDTC전위 검지회로의 실시예를 도시한다. 제25도(b)에서 인버터의 회로 임계치 전압이, 제25도(c)에서는 Vref가 H, L레벨의 경계의 전위로 된다. 이 일괄 검지동작 결과를 나타내는 VDTC 검지회로의 출력은 직접 또는 다른 회로를 매개로 칩 외부까지 출력된다.

다음에, 여기까지 설명한 실시예를 이용했을 때의 잇점을 설명한다. 제3도의 회로의 동작에서 특징적인 부분(제12도, 제13도의 동작과 크게 다른 부분)은 제1도중의 (☆)나 제2도중의 (*)의 부분이다. 요컨대, 기입·소거검증 독출동작시의 래치데이터의 일괄검지동작이다.

제3도의 회로에서, 일괄검지 동작일 때에는 노드(N0)를 n채널 트랜지스터9Qn40, Qn41)를 매개로 충전하기 때문에 L레벨 전압은 0V, H레벨 전압은 (VCC-Vthn)(단, Vthn은 Qn40 또는 Qn41의 임계치 전압)으로 된다. 따라서, 이 회로가 정상 동작을 하기 위해서는 트랜지스터(Qn43)가 게이트전압=0V일 때는 오프상태, 게이트전압=(VCC-Vthn)일 때는 온상태로 되는 것이 필요조건으로 된다.

그런고로, 전원전압 저감화가 진행되면, (VCC-Vthn)의 값은 낮게 되기 쉽기 때문에 트랜지스터(Qn43)의 임계치전압보다 (VCC-Vthn)의 값이 낮게 되고, 일괄검지동작이 오동작하는 가능성이 높게 되기 때문에 제3도의 회로의 사용은 전원전압의 저감화를 막도록 얻어진다.

또한, 제4도의 회로는 이용하는 경우에는 검지용 트랜지스터 게이트에 노드(1, 2), 요컨대 VCC 또는 0V의 어느 하나가 입력되기 때문에 전원전압 저감화가 진행되어도 정상동작을 유지하지만 일괄 검지용 노드가 종래의 1개로부터 2개로 되기 때문에 패턴중의 배선의 개수가 1개 증가하는 것으로 되고, 패턴면적 증가에 연결되기 쉽다(종래의 문제점에 관해서는 종래예중의 설명을 참조).

그런고로, 제3도(a)의 부분 대신에 제10도, 제11도, 제14도, 제15도, 제20도, 제23도에 도시한 회로를 이용하면, 노드(N1) 또는 노드(N2)의 전압이 그대로 검지용 트랜지스터의 게이트에 입력되기 때문에 트랜지스터의 게이트에는 VCC 또는 0V가 입력된다. 게다가, 검지용 트랜지스터가 n 채널인 경우에는 0V 전원, p채널인 경우에는 VCC전원으로 접속되기 때문에 검지 노드(VDTC)는 VCC, 0V의 어느 하나의 전압으로 된다. 이 경우에는 전원전압의 저감화가 진행되어도 VCC가 각 트랜지스터의 임계치 전압 보다 낮게 되지 않게 한정되고, 회로의 일괄검지동작이 정상동작을 유지할 수 있다.

따라서, 본 발명의 회로를 이용하면, 전원전압의 저감화가 진행된 경우에 있어서도, 기입·소거검증 독출 동작시에 신뢰성 높은 일괄 검지동작을 실현할 수 있고, 또한 배선수의 증가에 따른 패턴면적 증가를 초래하는 일도 없이 상기 일괄 검지 동작에서의 전원전압 저감화의 실현이 가능하게 된다.

상기 제1실시예∼제3실시예에서는, 전원전압이 낮은 경우에서도 오동작의 위험이 없고, 또한 동작의 복잡화나 패턴면적의 증대 등을 초래하는 일 없이 기입·소거검증 독출동작을 실현할 수 있다. 그러나, 이와 같은 기술을 이용한 경우에는 앞에 서술한 문제점이 있다.

NAND셀형 EEPROM에서도 제10도, 제14도 등에 도시한 감지증폭기/데이터래치회로를 비트선 1개에 1개의 비율로 설치할 필요가 있고, 감지증폭기/데이터래치회로는 많은 소자를 포함하기 때문에 패턴면적이 크게 된다. 따라서, 제5도(a)와 같이 패턴상에서는 감지증폭기/데이터래치회로의 패턴도를 작성하기 위해서는 비트선 4개비트 정도의 폭이 필요로 되기 때문에 감지증폭기/데이터 래치회로의 패턴도는 4단 적층으로 되는 것이다. 그리고, 그 아래에 열디코더(3)가 설치되어 있다. 이 경우에는 기입·소거종료 검지신호의 노드는 제5도(b)와 같이 된다. 제5도(b)로부터 알려진 바와 같이 기입·소거종료 검출신호 노드가 감지증폭기/데이터래치회로 패턴 가운데까지 퍼져있기 때문에 기입·소거종료 검출신호 노드의 배선 길이가 대단히 길게 되고, 따라서 기입·소거종료 검출신호 노드의 용량이 크게된다.

제10도, 제14도의 회로를 예로서 설명한다. 제5도(a) 및 제5도(b)의 방식이라고, 기입·소거종료 검지동작은 기입·소거종료 검출신호 노드(VDTC)를 일회 VCC전위로 충전한 후, 트랜지스터(Qn11, Qn12)의 직렬 회로나, Qn13, 1n14의 직렬 회로를 매개로 VDTC 노드가 충전되는가의 여부를 조절하는 동작이다. VDTC노드의 용량이 큰 경우에는 전우의 충·방전 소요시간이 길게 되기 때문에 기입·소거종료 검지동작의 소요동작이 길게 되고, 최종적으로 기입·소거검증 독출 소요시간의 장시간화까지 일으킨다. 상기의 충·방전 동작중, VDTC노드의 충전동작에 관해서는 제5도(a) 및 제5도(b) 중의 트랜지스터(Qp6)의 치수를 크게 하는 것에 의해 고속화가 가능하고, 트랜지스터(Qp6)는 칩 전체에서 1개 밖에 없기 때문에 Qn6의 치수를 크게 하여도 칩 전체로서의 면적 증가는 거의 없기 때문에 VDTC노드의 충전동작 고속화는 용이하게 실현할 수 있다.

그런고로, VDTC노드의 충전동작에 관해서는, 고속화는 실현하기 위해서는 트랜지스터(Qn11∼Qn14)의 치수를 크게 할 수 밖에 없지만, 트랜지스터(Qn11∼Qn14)는 각각 비트선의 수와 같은 수이기 때문에(통상 수 천개∼수 만개), 치수를 크게하면, 패턴 면적의 증대도 크고, 칩 면적의 대폭적인 증가로 이어진다. 그러나, 1개로도 기입 도는 소거 불충분한 메모리 셀이 존재하는 경우에는 기입·소거종료 검지결과를 완료시키지 않으면 않되기 때문에 최악의 경우에는 VDTC노드 방전 소요시간내에 1개의 트랜지스터(Qn11, Qn12)의 직렬 회로 또는 1개의 Qn13, Qn14의 직렬회로를 매개로 VDTC노드를 방전시키지 않으면 않된다.

따라서, VDTC 노드 용량이 큰 경우에는 기입·소거종료 검지동작의 신뢰성을 갖기 위해서는 트랜지스터(Qn11, Qn12)의 직렬회로 또는 Qn13, Qn14의 직렬회로중 1개의 회로만으로 VDTC노드를 방전하는 경우에도 L레벨의 방전이 VDTC노드 방전시간내에 완료하도록 VDTC노드 방전시간을 길게 갖을 필요가 있다. 이것은 기입·소거종료 검지동작의 장시간화, 즉 기입·소거검증 독출동작의 장시간화를 초래하고, 한편 VDTC노드 방전시간을 단축하기 위해 방전용의 트랜지스터 치수를 크게하면, 칩 면적의 대폭적인 증대를 초래하는 것으로 된다.

그리고, 이하의 실시예에서는 칩 면적을 거의 증가시키는 일 없이 기입·소거종료 검지동자의 소요시간을 단축하고, 고속의 기입·소거검증 독출동작을 실현하는 것을 가능하게 한다.

제26도는 본 발명의 제4실시예에 따른 NAND셀형 EEPROM 시스템구성을 도시한 블록도이다.

메모리 셀 어레이(1)에 대해서 데이터 기입, 독출, 재기입, 기입검증 독출 및 소거검증 독출을 행하기 위해 비트선 제어회로(2)가 설치되어 있다. 비트선 제어회로(2)는 데이터 입출력 버퍼(6)에 연결되고, 어드래스 버퍼(4)로부터의 어드래스 신호를 받는 열디코더(3)의 출력을 입력으로 하여 받는다. 또한, 메모리 셀 어레이(1)에 대해서 제어게이트 및 선택게이트를 제어하기 위해 행디코더(5)가 설치되고, 메모리 셀 어레이(1)가 형성되는 p기판(또는 p웰)의 전위를 제어하기 위한 기판전위 제어회로(7)가 설치되어 있다.

래치데이터 검지회로(A)는 비트선 제어회로(2)에 래치되어 있는 데이터를 검지한다. 복수행 기입·소거종료 검지회로(8a)는, 이 검지결과를 복수의 래치데이터 검지회로로부터 받아 복수열 기입종료신호 또는 복수열 소거종료신호를 출력한다. 모든 열 기입·소거종료 검지회로(8b)는 2개 이상의 복수의 열 기입종료신호 또는 복수열 소거종료신호를 받아 검지하여 모든 열 기입종료신호 또는 모든 열 소거종료신호를 출력한다. 모든 열 기입종료신호 또는 모든 열 소거종료신호는 데이터 입출력버퍼(6)로부터 외부로 출력된다.

비트선 제어회로(2)는 주로 CMOS플립플롭으로 이루어지고, 기입을 위한 데이터의 래치나 비트선 전위를 읽기 위한 감지의 동작 또는 기입 후 및 소거후 의 검증 독출을 위한 감지동작, 게다가 재기입 데이터의 래치를 행한다.

메모리 셀 어레이의 하나의 NAND셀부분의 구성은 제7도(a) 및 제7도(b) 및 제8도(a) 및 제8도(b)와 마찬가지이고, 이와 같은 NAND셀이 매트릭스 배열된 메모리 셀 어레이의 등가회로는 제9도와 마찬가지의 모양이다.

제27도는 제26도중의 비트선 제어회로(2) 및 래치 데이터 검지회로(A)의 구체적인 구성을 도시한다. 이 구성은 기본적으로 제14도와 마찬가지이고, 제14도와 다른 것은 제14도중의 기입·소거종료 검출신호(VDTC)가 제27도중에서는 복수열 기입·소거종료 검출신호(Vcol)로 되어 있는 부분만이다.

제28도에, 비트선 제어회로(2), 래치데이터 검지회로(A)와 메모리 셀 어레이(1) 및 복수열 기입·소거종료 검지회로(8a)의 관계를 도시한다.

복수열 기입·소거종료 검지회로(8a)는 E형 p채널 MOS트랜지스터(Qp16) 및 E형 p채널 MOS트랜지스터(Qp17)에 의해 구성되어 있다. Qp16는 복수열 기입·소거종료 검출신호(Vcol)의 VCC로 프리챠지를 기입·소거종료 검지동작의 전에 행한다. Qp17은 복수열 기입·소거종료 검출신호(Vcol)를 받아 신호(Vcol)의 전위레벨을 감지하고, 복수열 기입·소거가 종료하고 있는 가의 여부를 판정하며, 판정결과를 모든 열 기입·소거종료 검출신호(/Vall)로 출력한다. 즉, 제28도중에 파선으로 둘러싼 것과 같이, 플립플롭(FF)은 편의상 기호화하고 있다. 또한, 제28도에서는 복수열 기입·소거종료 검출신호(Vcol)는 n개의 플립플롭과 접속되어 있다.

요컨대, 1개의 복수열 기입·소거종료 검지회로(8a)에 있어서 검출하는 재기입 데이터의 수(검출열의 수)가 n개인 경우의 회로구성을 도시하고 있다.

또한, 제29도에 복수열 기입·소거종료 검지히로(8a)와 모든 열 기입·소거종료 검지회로(8b)의 일부의 접속관계를 도시한다. 단, 제29도중의 참조부호(8a; 팟선으로 둘러싼 부분중 상측 쪽)는 복수열 기입·소거종료 검지회로(8a)에 대응하는 부부이고, 제29도중의 참조부호(8b; 파선으로 둘러싼 부분의 하측인 쪽)는 모든 열 기입·소거종료 검지회로(8b)의 일부에 대응하는 부분을 도시한다.

모든 열 기입·소거종료 검지회로(8b)의 일부는 E형 n채널 MOS트랜지스터(Qn40)에 의해 구성되어 있고, 기입·소거종료 검지동작 전에 모든 열 기입·소거종료 검출신호(/Vall)의 리셋을 행한다. 즉, 모든 열 기입·소거종료 검지회로(8b)는 트랜지스터(Qn40) 이외에 /Vall 전위검지회로(제1실시예∼제3실시예에서의 제25도(a)∼제25도(c)와 같은 것을 Vall 전위 검지회로로서 제39도(a)∼제39도(c) 에 도시한 바와 같이 이용할 수 있다)를 포함한다. 또한 제29도에서는 모든 열 기입·소거종료 검출신호(/Vall)는 트랜지스터를 매개로 k개의 Vcoll(i=1∼k)와 접속되어 있다. 요컨대, 대응하는 복수열 기입·소거종료 검출신호(Vcol)에 의해 플립플롭(FF)이나 비트선이 k개의 군으로 분할되어 있는 거스로 되고, 요컨대 (n×k)=비트선수(플립플롭(FF)의 수)로 되어 있다.

본 실시예의 기입확인(기입검지독출)시의 회로동작을 다음에 설명한다.

기입·기업검지독출 동작중의 제27도, 제28도중의 각 신호의 동작은 제16도는 참조(단, 30도(a) 및 제30도(b)에 도시하는 신호에 관해서는 제30도(a) 및 제30도(b)의 동작 타이밍을 우선하여 참조)하고, 여기서는 기입종료 검지동작영역(제16도중에서의 신호(/øDV)나 신호(APCON)가 변화할 때의 동작 : 제16도 중에 제30도(a) 및 제30도(b)로 도시되어 있는 부분)에서의 기입종료 검지동작에 관한 신호만의 설명을 행한다.

제30도(a) 및 제30도(b)에 기입검증 독출중의 기입종료 검지동자의 동작 타이밍도를 도시한다. 기입종료 동작에 들어가기 전은 복수열 기입·소거종료 검출신호(Vcoll; i=l∼k)나 모든 열 기입·소거종료 검출신호(/Vall)는 0V∼VCC의 범위의 어느 하나의 전위레벨이다. 복수열 기입·소거종료 검출신호(/øDV)가 L로 되어 Vcoll; i=l∼k)노드를 VCC로 프리챠지한 후, 복수열 기입·소거종료 검지신호(/øDV)가 H로 돌아가고, Vcoll가 VCC 전위인 채 부유상태로 된다.

또한, 모든 열 기입·소거종료 검지신호(øDV)가 H로 되어 /Vall노드를 0V로 프리챠지한 후, 모든 열 기입·소거종료 검지신호(øDV)가 L로 되돌아오고, Vall이 0V인채 부유상태로 된다. 이어서, 기입검중 데이터 검지신호(APCON)가 H로 된다. 이 때에는, 만일 Vcoli이 접속하고 있는 n개의 비트선 제어회로중의 모든 재기입 데이터(=기입검증 독출시의 데이터, 제16도를 참조)가 0, 요컨대 대응하는 n개의 플립플롭(FF)중의 N2노드가 L레벨이라면, 복수열 기입·소거종료 검출신호(Vcoli)가 H로 된다. 게다가, 모든 플립플롭(FF)중의 N2 노드가 L레벨이라면, 요컨대 k개의 Vcoli가 모두 H레벨이라면, 모든 열 기입·소거종료 검출신호(/Vall)가 L로 되고(제30도(b)에 상당), 전선택 메모리 셀의 기입종료가 판정된다.

한편, 하나에서도 데이터 1, 요컨대 하나에서도 N2노드가 H레벨인 플립플롭(FF)이 있다면, 이 플립플롭(FF)에 대응하는 복수열 기입·소거종료 검출신호(Vcoli)가 L로 되고(제30도(a)에 있어서, 도시하는 신호(Vcol2)에 상당), 이때에는 .Vall는 H로 되어 모든 선택 메모리 셀중 최조 1개는 기입 불충분인 것이 존재하면 판정된다. 기입·기입확인 동작은 /Vall가 L로 되기까지 반복되고, 검출결과는 데이터 입출력핀 혹은 READY/BUSY핀으로부터 외부로 출력된다.

이상, 기입확인(기입검증 독출)시의 기입종료 검지동작 근방의 회로동작의 실시예를 제30도(a) 및 제30도(b)를 이용해 설명했지만, 소거확인(소거검증 독출)시의 소거종료 검지동작 근방(제17도중에서 신호(øDV)나 신호(AECON)가 변화할 때의 동작: 제17도중에 제31도(a) 및 제31도(b)로 되어 있는 부분)의 회로동작도 마찬가지로 실현할 수 있다. 단, 소거종료 검지동작에 관한 신호의 동작타이밍은 제31도(a) 및 제31도(b)를 그외의 소거·소거검증 독출 동작중의 제27도, 제28도중의 각 신호의 동작은 제17도(단, 제31도(a) 및 제31도(b)에 도시하는 신호에 관해서는 제31도(a) 및 제31도(b)의 동작 타이밍을 우선하여 참조)를 참조한다면 좋다. 제31도(a) 및 제31도(b)를 이용해 간단하게 동작설명을 행한다.

소거종료 검지동작에 들어가기 전은, 복수열 기입·소거종료 검출신호(Vcoli)나 모든 열 기입·소거종료 검출신호(/Vall)는 0V∼VCC의 범위의 어느 하나의 전위레벨이다. 복수열 기입·소거종료 검지신호(/øDV)가 L로 되어 Vcoli(i=1∼k)노드를 VCC로 프리챠지한 후, 복수열 기입·소거종료 검지신호(/øDV)가 H로 되돌아오고, Vcoli가 VCC전인 채 부유상태로 되다.

또한, 모든 열 기입·소거종료 검지신호(øDV)가 H로 되어 /Vall노드를 0V로 프리챠지한 후, 모든 열 기입·소거종료 검지신호(øDV)가 L로 되돌아오고, /Vall이 0V 전위인 채 부유상태로 된다. 이어서, 소거 검증 데이터 검지신호(AECON)가 H로 된다. 이 때에는, 만일 Vcoli이 접속하여 있는 n개 모두의 소거 검증독출 동작시의 독출데이터(제17도를 참조)가 1, 요컨대 대응하는 n개의 플립플롭(FF)중의 N1노드가 모두 L레벨이라면, 복수열 기입·소거종료 검출신호(Vcoli)가 H로 된다. 게다가, 모든 플립플롭(FF)중의 N1노드가 L레벨이라면, 요컨대 k개의 Vcoli가 모두 H레벨이라면, 모든 열 기입·소거종료 검출신호(/Vall)가 L로 되고(제31도(b)에 상당), 소거검증 독출을 행한 메모리 셀 모든 소거종료가 판정된다.

한편, 하나에서도 데이터0, 요컨대 하나에서도 N1노드가 H레벨인 플립플롭(FF)이 있다면, 이 플립플롭(FF)에 대응하는 복수열 기입·소거종료 검출신호(Vcoli)가 L로 되고(제31도(a)에서 도시하는 신호(Vcol2)에 상당), 이 때에는 /Vall는 H로 되어 소거검증독출을 행한 메모리 셀중 최저 1개는 소거 불충분인 것이 존재하면, 판정된다. 소거 ·소거확인동작은 /Vall이 L로 되기가지 반복되고, 검출결과는 데이터 출력핀 혹은 READY/BUSY핀으로부터 외부로 출력된다.

이상, 본 발명을 실시예를 이용하여 설명했지만, 다음에 본 발명의 종래 기술에 대한 장점을 서술한다. 제32도(a)에 본 실시예를 이용했을 때의 감지증폭기/데이터래치회로 주변의 회로 패턴·배선의 래이아웃 개략도를 또한 제5도(a)에 종래의 회로패턴·배선의 래이아웃 개략도를 도시한다. 또한 제32도(b), 제5도(b)는 각각 제32도(a), 제5도(a)에 있어서 기입·소거종료 검출신호 노드배선만을 뺀 도면이다. 즉, 여기서는 제5도(a) 및 제5도(b)의 예에 있어서도 제2실시예에 도시한 래치데이터 검지회로를 이용하는 것으로 한다.

NAND셀형 EEPROM에서는 제27도에 도시한 감지증폭기/데이터래치회로를 비트선 1개에 1개의 비율로 설치할 필요가 있고, 또한 상기 감지증폭기/데이터래치회로는 많은 소자를 포함하기 때문에 패턴면적이 크게된다. 따라서, 제32도(a)내 제5도(a)와 같이 패턴상에서는 감지증폭기/데이터래치회로(제32도(a) 나 제5도(a)중의 S/Ai(i=1, 2, …)의 하나의 영역이 감지증폭기/데이터래치회로 1개 + 래치데이터 검지회로 1개에 상당)의 패턴도를 작성하기 우해서는 비트선 4개 피치 정도의 폭이 필요로 되기 때문에 감지증폭기/데이터래치회로의 패턴도는 4단적층으로 되는 것이다. 그리고, 그 아래에 제32도(a)에서 열디코더(3)이나 복수열 일괄검지회로가 제5도(a)에서는 열디코더(3)가 설치되어 있다. 단, 제32도(a)에서는 복수열 기입·소거종료 검출신호(Vcoli)가 접속하는 플립플롭(FF)의 수 n=8인 경우의 패턴 개략도를 예로 나타내고 있다.

이 경우에는, 기입·소거종료 검출신호의 노드는 본 발명, 종래 방식을 이용하는 경우에는, 각각 제32도(b), 제5도(b)와 같이 된다. 종래 기술을 이용한 경우에는 제5도(b)로부터 알려진 바와 같이 기입·소거종료 검출신호 노드가 S/Ai중의 래치 데이터 검지회로부까지 퍼져 있기 때문에 기입·소거종료 검출신호 노드의 배선 길이가 대단히 길게 되고, 따라서 기입·소거종료 검출신호 노드의 용량이 크게 되어 있었다.

제5도(a) 및 제5(b)의 방식 등, 기입·소거종료 검지동작은 기입·소거종료 검출신호 노드(제5도(a) 및 (b)중의 VDTC에 상당)를 일정 VCC전위로 충전한 후, 트랜지스터(Qn11, Qn12)의 직렬회로나 Qn13, Qn14의 직렬회로를 매개로 VDTC노드가 방전되는가의 여부를 조절하는 동작이고(제14도∼제17도의 실시예 참조), VDTC노드의 용량이 큰 경우에는 전위의 충·방전 소요시간이 길게 되기 때문에 기입·소거종료 검지동작의 소요시간이 길게 되며, 최종적으로는 기입·소거검증 독출 소요시간의 장시간화까지 일으킨다. 상기의 충·방전 동작중, VDTC노드의 충전동작에 관해서는 제5도(a)중의 트랜지스터(Qp6)의 치수를 크게하는 것에 의해 고속화는 가능하고, 트랜지스터(Qp6)는 전체에서 1개밖에 없기 때문에 Qp6의 치수를 크게 해도 칩 전체로서의 면적 증가율은 매우 작기 때문에 VDTC노드의 충전동작 고속화는 용이하게 실현할 수 있다.

그런고로, VDTC의 충방전 동작에 관해서는 고속화는 실현하기 위해서는 트랜지스터(Qn11∼Qn14)의 치수를 크게 할 수 밖에 없지만, 트래지스터(Qn11∼Qn14)는 각각 비트선의 수와 마찬가지이기 때문에(통상 수 천개∼수 만개), 치수를 크게하면 패턴면적의 증대도 큰 칩 면적의 대폭적인 증대에 연결된다. 그런, 1개로도 기입 또는 소거 불충분한 메모리 셀이 존재하는 경우에는 기입·소거종료 검지결과를 미완료시키지 않으면 않되기 때문에 최악의 경우에는 VDTC노드 방전 소요시간내에 1개의 트랜지스터(Qn11, Qn12)의 직렬회로 또는 1개의 Qn13, Qn14의 직렬회로를 매개로 VDTC노드가 방전되지 않으면 않된다.

따라서, 종래예와 같이, VDTC노드용량이 큰 경우에는 기입·소거종료 검출동작의 신뢰성을 유지하기 위해 트랜지스터(Qn11, Qn12)의 직렬회로 또는Qn13, Qn14의 직렬회로중 1개의 회로만으로 VDTC노드를 방전할 경우에도 L레벨의 방전이 VDTC방전 시간내에 완료하도록 VDTC노드 방전시간을 길게 갖을 필요가 있고, 이것은 기입·소거종료 검지동작의 장시간화, 즉 기입·소거종료 검증독출동작의 장시간화를 일으킨다는 문제가 있으며, VDTC노드 방전시간을 단축하기 위해 방전용의 트랜지스터 치수를 크게하면 칩 면적의 대폭적인 증대를 초래한다는 문제점이 있다.

이것에 대해서 본 발명에서는 제32도(a), 제32도(b)에 도시하는 바와 같이, 종래예에서의 기입·소거종료 검출노드(VDTC)가 복수열 기입·소거종료 검출노드(Vcoli; i=1∼k)와 모든 열 기입·소거종료 검출노드(/Vall)로 알려져 있고, 종래얘에서의 VDTC노드용량에 비해 Vcoli. /Vall노드 용량은 수분의 1로부터 수십분의 1정도로 되어 있다. 따라서, 사용하는 트랜지스터의 치수가 같은 정도인 경우에는 Vcoli노드의 충·방전이나 /Vall노드의 충·방전의 소요시간은 종래례중의 VDTC노드 충·방전의 소요시간에 비해서 수배 이상 고속화할 수 있다.

또한, 트랜지스터의 증가도 복수열 검지동작용의 Qp16-i, Qp17-i(i=1, 2, …, k)의 2종류(2k개; 종래예중 Qn11, Qn12 직렬회로나 Qn13, Qn14의 직렬회로중 소자수(4×n×k)개의 1/(2×n))만이고, /Vall노드 용량이 작기 때문에 이 2종류의 트랜지스터의 치수르 작게 막을 수 있다. 따라서, 본 발명을 이용해도 칩면족의 대폭적인 증대를 막는 것은 아니다.

상술한 바와 같이, 본 발명을 이용함으로써, 칩 면적을 거의 증대시키는 일 없이 종래보다 기입·소거종료 검지동작의 소요시간(제30도(a) 및 제31도(a) 중의 (#)의 부분에 상당)을 단축할 수 있고, 따라서 고속의 기입·소거검증 독출 동작을 실현할 수 있다.

이상, 실시예를 이용해서 본 발명의 설명을 했지만, 본 발명은 상기 실시예에 한정되는 것은 아니고, 그 요지를 이탈하지 않는 범위에서 여러 가지로 변형 가능하다.

예컨대, 제30도(a) 및 제30도(b), 제31도(a), 제31도(b)중의 실시예중에서는 Vcoli노드나 /Vall노드를 감지하기 전에 각각을 VCC, 0V로 프리챠지하고, 그 후, 부유상태로 한 후 신호(APCON 이나 AECON)를 H로 하여 부유게이트의 전이가 변화하는가의 여부를 판정하고 있다. 제33도(a) 및 제33도(b) 또는 제34도(a) 및 제34도(b)에 도시한 실시예와 같이 Vcoli노드나 Vall노드의 프리챠지신호인 /øDV나 øDV를 신호(APCON이나 AECON)로 동시에 변화시킨 상태에서 Vcoli노드나 /Vall노드의 전위를 검지하여 기입·소거종료 검지를 행하는 방식도 있다. 이 경우에는, 검지하는 모든 메모리 셀에 있어서 기입·소거가 충분한 경우(제33도(b)나 제34도(b)에 상당)에는 트랜지스터(Qn11∼Qn14)나 Qp17은 오프상태로 있기 때문에 Vcoli노드와 /Vall노드는 각각 VCC, 0V전위로 안정되고, 제30도(b), 제31도(b)와 같은 상태로 되고, 기입·소거가 충분하면 검지된다.

한편, 검지할 메모리 셀중에서 하나라도 기입·소거가 불충분한 메모리 셀이 존재하는 경우에는 트랜지스터(Qn11, Qn12)의 직렬회로 또는 Qn13, Qn14의 직렬회로중의 1개 이상 및 Qp17-i중 1개 이상이 온 상태로 된다. 그러면, 온 상태로 된 상기 어느 하나의 직렬회로와 접속된 Vcoli노드에서는 VCC 전위, Qp16-i, Vcoli노드, 전위 어느하나의 직렬회로, 0V전위라는 경로에서 전류가 정상적으로 흐르고 있는 상태이다. 이 상태에 있을 때에는 Vcoli노드는 VL전위라는 L레벨 전위로 되도록 설정할 수 있고, 이 때에는 복수 열 기입·소거종료의 검지의 결과는 기입·소거불충분으로 된다. 이 경우에는, 이 Vcoli노드를 게이트로 입력된 트랜지스터(Qp17-i)가 온상태로 된다. 그러면, VCC전위, Qp17-i, /Vall노드, Qn40, 0V전위라는 경로에서 전류가 정상적으로 흐르고 있는 상태에 있다. 이 상태에 있을 때에는, /Vall노드는 VH전위라는 H레벨전위로 되도록 설정할 수 있고, 이 때에는 모든 열 기입·소거종료의 검지의 결과는 기입·소거 불충분으로 된다.

또한, 제35도∼제37도에 도시한 바와 같은 제27도중의 래치 데이터 검지회로(A)에 대응하는 부분이나 복수 열 기입·소거종료 검지회로(8a)중에 특히, 퓨즈를 넣은 경우도 본 발명은 유효하다. 단, 제35도, 제36도중의 참조부호 8a(파선으로 둘러싼 부분중의 상측 쪽)는 복수 열 기입·소거종료 검지회로(8a)에 대응하는 부분이고, 제35도, 제36도중의 참조부호 8b(파선으로 둘러싼 부분중의 하측의 쪽)는 모든 열 기입·소거종료 검지회로(8b)의 일부에 대응하는 부분이다.

제35도, 제36도와 같은 퓨즈를 들인 쪽은 누설전류가 흐르는 등의 불량이 있는 비트선을 리던던시로 치환할 때에, Vcoli을 공통으로 하는 플립플롭(FF)의 군, 요컨대 비트선군을 한 뭉치로 하여 치환하는 경우에 특히 유효하고, 불량 비트선과 접속한 플립플롭(FF)의 래치데이터(기입·소거검증 독출 데이터)는 무시하는 것으로 하기 때문에 리던던시로 치환한 불량 비트선에 대응하는 퓨즈를 짜르는 것에 의해 불량비트선에 있어서 불량이나 기입·소거 검증 불량이 일어나도 기입·소거종료 검지동작이 잘못되는 것을 방지할 수 있다. 또한, 제37도에 도시한 바와 같은 퓨즈를 넣은 쪽은 각 플립플롭 등에 퓨즈가 들어가 있기 때문에, 상기 불량 비트선의 리던던시로의 치환 단위가 플립플롭(FF) 1개, 요컨대 비트선 1개인 경우에 특히 유효하고, 치환단위가 작기 때문에 보다 효율 좋은 치환이 가능하게 된다는 장점이 있다.

또한, 본 발명은 제29도중의 회로구성에 한정되는 것은 아니고, 예컨대 제38도(a), 제38(b), 제38(c)와 같은 회로구성을 이용하는 경우에도 유효한다. 단, 제38도중의 참조부호 8a(파선으로 둘러싼 부분중 상측인 쪽)는 복수열 기입·소거종료 검지회로(8a)에 대응하는 부분이고, 제38도중의 참조부호8b(파선으로 둘러싼 부분중 하측인 쪽)는 모든 열 기입·소거종료 검지회로(8b)의 일부에 대응하느 부분이다.

또한, 제27도중의 래치데이터 검지회로(A)의 부분의 회로구성을 바꾼 경우에도 유효하고, 예컨대 제23도(a)∼제23도(c)와 같은 회로구성을 이용하는 경우도 유효하다. 이 경우에는 제27도중의 래치데이터 검치회로(A), 제23도(a)∼제23도(b)와 조합시키는 회로는 각각 제29도, 제38도(a)로 하고, 또한 제23도(c)와 조합시키는 회로는 제38도(c)로 한다. 그러면, 제30도(a) 및 제30(b), 제31도(a), 제31도(b) 나 제33도(a) 및 제33도(b), 제34도(a), 제34도(b)와 마찬가지의 동작을 실현할 수 있다. 단, 제38도중의 Vall는 제29도, 제38도중의 /Vall의 역상신호(L와 H의 타이밍을 바꾼 신호), 제38도중의 /Vcoli는 제27도, 제28도, 제29, 제30도중의 Vcoli노드의 역상신호로 되기 때문에 이것을 고려할 필요가 있다. 이 때의 VDTC전위 검지회로의 입력관계를 제39도(a)에 도시한다. 제25도(a)와 마찬가지의 입출력 관계가 있고, 피검지 노드 이름이 다르다는 것 뿐이다. 제39도(a)중의 /Vall 또는 Vall전위 검지회로의 구성예를 제39도(b)는, 제39도(c)에 도시한다. 제39도(b), 제39도(c)회로는 제25도(b), 제25도(c)와 마찬가지인 구성·동작으로 된다.

역상신호에서는 메모리 셀의 기입·소거가 충분한가의 여부를 판정하는 전압레벨이 역으로 된다. 예컨대, 제29도, 제38도중이 신호(/Vall)에 있어서, L, H레벨인 경우는 각각 기입·소거가 충분, 불충분에 상당하지만, 제38도중의 신호(Vall)에 있어서는 L, H레벨인 경우는 각각 기입·소거가 불충분, 충분에 상당한다. 마찬가지로, 제29도, 제30도;중의 신호(Vcoli)에 있어서, L, H레벨인 경우는 각각 기입·소거가 불충분, 충분에 상당하지만, 제38도중의 신호(/Vcoli)에 있어서는 L, H레벨인 경우는 각각 기입·소거가 충분, 불충분에 상당한다.

또한, 제30도 중의 래치 데이터 검지회로(A)나 같은 제4도의 Qn47, Qn48, Qp19, Qp20 등과 제29도나 제38도(a)를 조합시키는 등 본 발명의 요지를 이탈하지 않는 범위에서 상기 실시예로부터 연결하여 사용한 경우에 있어서도 본 발명은 유효하다.

또한, 상기 실시예중에서는 NAND셀형 EEPROM을 이용해 설명을 행하였지만, 본 발며은 NOR셀형이나 그 다른(AND, DINOR) 불휘발성 반도체 기억장치에 있어서도 마찬가지로 이용될 수 있다. 게다가, 불휘발성 기억장치에 한정하지 않고, 복수개의 데이터 래치/감지증폭기로 래치된 복수의 데이터가 같은가의 여부를 판정하는 회로를 포함하는 것이라면, 다이나믹형 반도체 기억장치에 적용하는 것도 가능하다.

이하, NOR셀형에 본 발명을 적용한 경우의 일례를 도시한다.

제40도에 NOR형 셀의 메모리 셀 어레이의 등가회로도를 도시한다. 또한 표 4 및 표 5에 제5실시예 및 제6실시예의 설명에 이용하는 NOR셀형 EEPROM에서의 소거데이터와 메모리 셀의 데이터와 재소거 데이터의 관계를 도시한다. 단, 표 4, 표 5의 실시예에서 이용하는 NOR셀형 EEPROM에서는 임계치 전압이 VCC보다 높은 메모리 셀이 1데이터, 임계치 전압이 0V와 VCC의 사이에 있는 메모리 셀이 0데이터로 하는 것으로 하고, 데이터의 개서동작으로서는 미리 데이터의 개서의 대상으로 되는 메모리 셀의 임계치 전압을 VCC 보다 높게(1상태)한 후(기입 동작). 데이터에 응하여 각 메모리 셀의 임계치 전압을 선택적으로 0V와 VCC의 사이로 하는(소거동작)것으로 한다.

이와 같은 NOR셀형 EEPROM을 이용한 경우의 본 발명의 제5실시예를 제41도∼제44도를 이용해 설명한다. 제41도에, 제5실시예에서의 비트선 제어회로부분 및 래치데이터 검지회로부의 구성을, 제42도에 제5실시예에서의 비트선 제어회로와 다른 회로의 접속을, 제43도에 제5실시예에서의 데이터 기입/기입확인 동작을 도시하는 타이밍을, 제44도에 제5실시예에서의 데이터 소거/소거확인 동작을 도시하는 타이밍을 도시한다. 제5실시예에서는 제6도에 도시한 블록도가 그대로 해당된다.

상기와 같이 NOR셀형 EEPROM에서는 기입동작에 있어서는 제43도에 도시하는 바와 같이, 데이터 개서용으로 선택된 모든 메모리 셀을 1데이터 상태(임계치 전압VCC) 로 한다. 그리고, 기입확인동작에 의해 데이터 개서용으로 선택된 모든 메모리 셀에 있어서, 기입이 모두 완료했는 가의 여부를 조절한다. 요컨대, 비트선 제어회로중의 래치 데이터가 기입확인 동작중의 비트선 전위 감지후에, 모든 1로 되어 있는 가의 여부를 조절한다. 조정할 때에, 제1 실시예에 있어서 이용한 바와 같은 래치 데이터 일괄검지회로를 이용한다. 기입이 완료하면, 이어서 소거동작을 행한다.

소거동작에 있어서는, 제44도에 도시한 바와 같이, 데이터 개서용으로 선택된 모든 메모리 셀에 대해서 선택적으로 임계치 전압을 저하시킨다. 이 경우의 메모리 셀 선택은, 메모리 셀에 비트선을 매개로 접속된 비트선 제어회로중의 래치데이터에 응하여 임계치 전압을 저하시키는(0소거)가 저하시키지 않는(1소거)가 결정된다(제44도중의 신호(Bli)를 참조)

또한, NOR셀형 EEPROM을 이용한 경우의 본 발명의 제6실시예를 제45도∼제48도를 이용해 설명한다. 제45도에 제6실시예에서의 비트선 제어회로부 및 래치데이터 검지회로부의 구성을, 제46도에 제6실시예에서의 비트선 제어회로와 다른 회로의 접속을, 제47도에 제6실시예에서의 데이터 기입/기입확인동작을 도시하는 타이밍도를, 제48도에 제6실시예에서의 데이터 소거/소거확인 동작을 도시하는 타이밍도를 도시한다. 제6실시예에 있어서도 제6도에 도시한 블록도가 그대로 해당된다.

상기와 같이, NOR셀형 EEPROM에서는 기입동작에 있어서는 제47도에 도시한 바와같이 데이터 개서용으로 선택된 모든 메모리 셀을 1데이터상태(임계치 전압VCC)로 한다. 그리고, 기입확인 동작에 의해 데이터 개서용으로 선택된 모든 메모리 셀에 있어서, 기입이 모두 완료했는가의 여부를 조절한다. 요컨대, 비트선 제어회로중의 래치데이터가 기입확인 동작중의 비트선 전위 감지 후에 모두 1로 되어 있는 가의 여부를 조절한다. 래치 데이터를 조절할 때에, 제2실시예에 있어서 이용한 바와같이 래치 데이터 일괄 검지회로를 이용한다. 기입완료하면, 이어서 소거동작을 행한다. 소거동작에 있어서는 제48도에 도시한 바와 같이 데이터 개서용으로 선택된 모든 메모리 셀에 대해서 선택적으로 임계치 전압을 저하시키는 (0소거)가 저하시키지 않는 (1소거)가 결정된다(제48도중의 신호(Bli)를 참조).

상기 제5실시예, 제6실시예는 제6도의 블록도에 대응하는 실시예지만, 제41도나 제45도의 VDTC노드를 Vcol로 치환하는 것으로써 제21도의 블록도에 대응하는 기능을 갖게 하는 것도 가능하다. 이 예를 제49도∼제52도에 도시한다. 제41도, 제42도의 회로의 응용이 제49도, 제50도(제7실시예)에 또한, 제45도, 제46도의 회로의 응용이 제50도, 제51도(제8실시예)에 대응한다. 제49도∼제52도의 회로를 이용하는 것에 의해 제26도의 블록기능을 실현할 수 있고, 제29도∼제31도, 제33도∼제39도의 변경예나 타이밍을 실현할 수 있다. 이와 같이, NOR셀형에 있어서도 본 발명을 적용 가능하다.

상기와 마찬가지로, 본 발명은 DINOR셀형 및 AND셀형으로도 적용 가능하다. 제53도 및 제54도에 각각 DINOR셀형 및 AND셀형의 메모리 셀 어레이 등가회로도를 도시한다.

상기 실시예에서는, 감지증폭기로 독출·기입 데이터 래치회로가 같은 호로인 경우를 예로써 설명했지만, 예컨대 비트전위 감지회로로 독출·기입 데이터 래치뢰로가 다른 회로에서 구성되어 있는 경우에 있어서도 데이터 래치회로의 내용을 검지할 때에 이용하는 경우에도 유효한 것은 말할 필요도 없다.

또한, 본 실시예에서는 감지증폭기/데이터 래치회로중의 데이터의 일괄검지방식에 대해서 설명을 했지만, 다른 복수의 회로중의 데이터 일괄동작시, 예컨대 행디코더중에 데이터가 유지되어 있는 경우의 데이터 일괄검지 동작등의 경우에 사용한 경우에 있어서도 본 발명의 효력이 있는 것을 말할 필요도 없다. 그 외, 본 발명의 요지를 이탈하지 않는 범위에서 여러 가지 변형하여 실시할 수 있다.

Claims

반도체 기판(11)과, 이 반도체 기판에 데이터를 기억하는 메모리 셀(M)이 배열 형성된 메모리 셀 어레이(1), 이 메모리 셀 어레이(1)에 접속되는 각 비트선의 일단부에 설치된 기입 데이터의 래치동작을 행하는 데이터 래치회로(2) 및, 복수개의 상기 데이터 래치회로(2)에 래치된 복수개의 데이터가 모두 소정의 데이터와 같은가의 여부를 판정하는 판정수단(A)을 구비하고, 상기 판정수단은 직렬 접속된 같은 극성의 제1 및 제2트랜지스터로 구성되는 회로를 갖추며, 상기 데이터 래치회로의 노드의 일단이 제1 또는 제2트랜지스터의 게이트에 입력되고, 사기 직렬 접속된 트랜지스터의 일단이 전원전위 또는 접지전위의 한쪽의 전위로 설정되 이루어진 것을 특징으로 하는 반도체 기억장치.
제1항에 있어서, 상기 판정수단은 직렬 접속된 제3 및 4트랜지스터로 구성되는 회로를 더 포함하는 것을 특징으로 하는 반도체 기억장치.
제2항에 있어서, 제1트랜지스터의 게이트에는 상기 데이터 래치회로의 노드의 일단이 접속되고, 상기 제3트랜지스터의 게이트에는 상기 데이터 래치회로의 노드의 다른 단이 접속되며, 제2 및 제4트랜지스터의 소오스는 전원단 또는 접지단에 접속되고, 제1 및 제3트랜지스터의 드레인에는 일괄검지용 노드용 배선이 접속되어 이루어진 것을 특징으로 하는 반도체 기억장치.
제3항에 있어서, 상기 제2트랜지스터의 게이트에는 기입검증 데이터 검출신호가 입력되고, 상기 제4트랜지스터의 게이트에는 소거검증 데이터 검출신호가 입력되도록 구성하여 이루어진 것을 특징으로 하는 반도체 기억장치.
제1항에 있어서, 상기 메모리 셀 어레이는 복수의 메모리 셀이 접속되어 구성된 NAND셀, AND셀, DINOR셀의 어느 하나를 배열 형성하여 구성되어 있는 것을 특징으로 하는 반도체 기억장치.
반도체 기판(11)과, 이 반도체 기판(11)상에 적층 형성된 전하축적층(14)과 제어게이트(16, CG)를 갖추고, 상기 전하축적층과 상기 반도체 기판사이의 전하의 주고 받음에 의해 전기적으로 개서가 행해지는 메모리 셀(M)이 배열 형성된 메모리 셀 어레이(1), 이 메모리 셀 어레이와 데이터의 주고 받는 비트선(BL), 상기 메모리 셀 어레이의 상기 비트선 방향의 일단에 설치된 기입데이터의 래치동작을 행하는 데이터 래치회로(2), 상기 메모리 셀 어레이의 소정 범위의 메모리 셀에 단위 기입·소거시간을 설정하고 동시에 각각 데이터 기입·소거를 한 후에, 그 메모리 셀 데이터를 독출하여 기입·소거에 불충분한 메모리 셀이 있는 경우에 각각 재기입·소거를 행하는 검증 제어수단(2), 기입 검증동작시에 독출된 메모리 셀의 데이터와 상기 데이터 래치회로에 래치되어 있는 기입 데이터와의 논리를 취하여 기입상태에 따라 비트선 마다 상기 데이터 래치회로의 재기입 데이터를 자동 설정하는 수단 및, 기입·소거 검증동작시에 각각 상기 데이터 래치회로로 래치된 재기입 데이터·소거 데이터를 검출하여 각각 기입·소거를 종료하는가의 여부를 판정하는 판정수단을 구비하고, 상기 판정수단은 직렬 접속된 같은 극성의 제1 및 제2트랜지스터로 구성되는 회로를 갖추며, 상기 데이터 래치회로의 노드의 일단이 제1 또는 제2트랜지스터의 게이트에 입력되고, 상기 직렬 접속된 트랜지스터의 일단이 전원전위 또는 접지전위의 한쪽의 전위에 설정되어 이루어진 것을 특징으로 하는 반도체 기억쟝치.
제6항에 있어서, 상기 판정수단은 직렬 접속된 제3 및 제4트랜지스터로 구성되는 회로를 더 포함하는 것을 특징으로 하는 반도체 기억장치.
제7항에 있어서, 상기 제1트랜지스터의 게이트에는 상기 데이터 래치회로의 노드의 일단이 접속되고, 상기 제3트랜지스터의 게이트에는 상기 데이터래치회로의 노드의 다른 단이 접속되며, 제2 및 제4트랜지스터의 소오스는 전원단 또는 접지단에 접속되고, 제1 및 제3트랜지스터의 드레인에는 일괄검지용 노드용 배선이 접속되어 이루어진 것을 특징으로 하는 반도체 기억장치.
제8항에 있어서, 상기 제2트랜지스터의 게이트에는 기입검증 데이터 검출신호가 입력되고, 상기 제4트랜지스터의 게이트에는 소거검증 데이터 검출신호가 입력되도록 구성하여 이루어진 것을 특징으로 하는 반도체 기억장치.
제6항에 있어서, 상기 메모리 셀 어레이는 복수의 메모리 셀이 접속되어 구성된 NAND셀, NOR셀, AND셀 및 DINOR셀의 어느 하나를 배열 형성하여 구성되어 있는 것을 특징으로 하는 반도체 기억장치.
제6항에 있어서, 상기 데이터 래치회로는 데이터의 가지동작을 행하는 감지증폭기를 겸용하는 것을 특징으로 하는 반도체 기억장치.
반도체 기판과, 이 반도체 기판상에 데이터를 기억하는 메모리 셀이 배열 형성된 메모리 셀 어레이, 이 메모리 셀 어레이에 접속되는 각 비트선의 일단부에 설치된 기입 데이터의 래치동작을 행하는 데이터 래치회로, 복수의 데이터 래치회로로 이루어진 데이터 래치회로군에 포함되는 복수의 래치 데이터가 모두 제1데이터와 동일한가의 여부를 판정하고, 동일한 경우와 동일하지 않은 경우에서 제1노드의 전위레벨이 달라지도록 제어하는 수단, 복수의 데이터 래치회로군의 각각에 대응하는 복수의 제1노드의 전위를 받아 상기 복수의 데이터 래치회로군에 포함되는 데이터 래치회로에 래치된 데이터가 모두 제1데이터와 동일한가의 여부를 판정하고, 동일한 경우와 동일하지 않은 경우에는 제2노드의 전위레벨이 달라지도록 제어하는 수단, 상기 제2노드의 전위레벨을 받아 상기 복수의 데이터 래치회로군에 포함되는 데이터 래치회로에 래치된 데이터가 모두 제1데이터와 동일한가의 여부의 판정결과를 추력하는 수단을 구비하여 이루어진 것을 특징으로 하는 반도체 기억장치.
제12항에 있어서, 상기 메모리 셀 어레이는 복수의 메모리 셀이 접속되어 구성된 NAND셀, NOR셀, AND셀 및 DINOR셀의 어느 하나를 배열 형성하여 구성되어 있는 것을 특징으로 하는 반도체 기억장치.
제12항에 있어서, 상기데이터 래치회로는 데이터의 감지동작을 행하는 감지증폭기를 겸용하는 것을 특징으로 하는 반도체 기억장치.
제12항에 있어서, 상기 데이터 래치회로는 (n×k)개로 이루어지고, 이(n×k)개의 데이터 래치회로에 래치된 (n×k)개의 데이터가 모두 동일한가의 여부를 판정하는 수단과, 이 수단은 n개의 데이터 래치회로에 래치된 데이터가 동일인가의 여부를 판정하고, 그 n개의 데이터 판정결과를 출력신호로서 출력하는 회로k개, 상기 출력신호를 나타내는 판정결과가 k개 모두 데이터 일치상태에 있는 가의 여부를 검지하며, 그 겸지결과를 출력하는 회로를 갖춤과 더불어 더 구비하고, 피검지 노드를 n개의 데이터 래치회로와 접속된 피검지 노드 k개와 k개의 피검지 노드의 검지결과를 받아 모든 데이터 래치회로의 검지결과를 표시하는 노드의 2종류로 분할하며, 각 노드를 각각 다른 검지회로로 검지하도록 구성한 것을 특징으로 하는 반도체 기억장치.
반도체 기판과, 이 반도체 기판에 전하축적층과 제어게이트가 적층 형성되고, 전하축적층과 기판의 사이의 전하의 주고 받음에 의해 전기적 개서가 행해지는 메모리 셀이 배열 형성된 메모리 셀 어레이, 이 메모리 셀 어레이에 접속되는 각 비트선의 일단부에 설치된 기입 데이터의 래치동작을 행하는 데이터 래치회로, 상기 메모리 셀 어레이의 소정의 범위의 메모리 셀에 단위 기입·소거시간을 설정하고 동시에 각각 데이터 기입·소거소거를 행한 후, 그 메모리 셀 데이터를 독출하여 기입·소거에 불충분한 메모리 셀이 있는 경우에 각각 제기입·소거를 행하는 검증 제어수단, 기입 검증동작시에 독출된 메모리 셀의 데이터와 상기 데이터 래치회로에 래치되어 있는 기입데이터의 논리를 취하여 기입상태에 따라 비트선마다 상기 데이터 래치회로의 재기입 데이터를 자동설정하는 수단, 기입·소거검증 동작시에 각각 상기 데이터 래치회로에 래치된 재기입 데이터·소거 데이터를 검출하여 각각 기입/소거를 종료하는가의 여부를 판정하는 판정수단, 복수개의 메모리 셀을 포함하는 메모리 셀군중의 기입 또는 소거가 불충분한 메모리 셀의 유무를 판정하고, 있는 경우와 없는 경우에서 제1노드의 전위가 달라지도록 제어하는 수단, 복수개의 메모리 셀군의 각각에 대응하는 복수의 제1노드의 전위를 받아 복수개의 메모리 셀군중의 기입 또는 소거가 불충분한 메모리 셀의 유무를 판정하고, 각각의 경우에서 제2노드의 전위가 달라지도록 제어하는 수단을 구비하여 이루어진 것을 특징으로 하는 반도체 기억장치.
제16항에 있어서, 상기 메모리 셀 어레이는 복수개의 메모리 셀이 접속되어 구성된 NAND셀, NOR셀 및 DINOR셀의 어느 하나를 배열 형성하여 구성되어 있는 것을 특징으로 하는 반도체 기억장치.
제16항에 있어서, 데이터 래치회로는 데이터의 감지동작을 행하는 감지증폭기를 겸하는 것을 특징으로 하는 반도체 기억장치.
제16항에 있어서, 상기 데이터 래치회로는 (n×k)개로 이루어지고, 이 (n×k)개의 데이터 래치회로에 래치된 (n×k)개의 데이터가 모두 같은가의 여부를 판정하는 수단과, 이 수단은 n개의 데이터 래치회로에 래치된 데이터가 같은가의 여부를 판정하여, 그 n개의 데이터 판정결과를 출력신호로서 출력하는 회로k개, 상기 출력신호를 나타내는 판정결과가 k개 모두 일치상태에 있는 가의 여부를 검지하며, 그 겸지결과를 출력하는 회로를 갖춤과 더불어 더 구비하고, 피검지 노드를 n개의 데이터 래치회로와 접속된 피검지 노드 k개와 k개의 피검지 노드의 검지결과를 받아 모든 데이터 래치회로의 검지결과를 표시하는 노드의 2종류로 분할하며, 각 노드를 각각 다른 검지회로로 검지하도록 구성한 것을 특징으로 하는 반도체 기억장치.
복수의 메모리 셀이 어레이 모양으로 배열된 메모리 셀 어레이와, 이 메모리 셀 어레이에 접속되는 복수의 비트선, 상기 복수의 비트선에 각각 설치된 (n×k)개의 데이터 래치회로, 상기 (n×k)개의 데이터 래치회로에 래치된 (n×k)개의 데이터가 모두 동일한가의 여부를 판정하는 수단과, 이 수단은 n개의 데이터 래치회로에 래치된 데이터가 같은가의 여부를 판정하고, 그 n개의 데이터 판정결과를 출력신호로서 출력하는 회로k개, 상기 출력신호를 나타내는 판정결과가 k개 모두 데이터 일치상태에 있는 가의 여부를 검지하며, 그 겸지결과를 출력하는 회로를 갖춤과 함께 더 구비하고, 피검지 노드를 n개의 데이터 래치회로와 접속된 피검지 노드 k개와 이 k개의 피검지 노드의 검지결과를 받아 모든 데이터 래치회로의 검지결과를 표시하는 노드의 2종류로 분할하며, 각 노드를 각각 다른 검지회로로 검지하도록 구성한 것을 특징으로 하는 반도체 기억장치.
제20항에 있어서, 상기 메모리 셀 어레이는 소정 수의 메모리 셀이 접속되어 메모리 셀단위를 구성하여 이루어진 것을 특징으로 하는 반도체 기억장치.
제20항에 있어서, 상기 메모리 셀단위는 NAND셀, NOR셀, AND셀 및 DINOR셀의 어느 하나로 구성되어 있는 것을 특징으로 하는 반도체 기억장치.