KR0139877B1 - 불휘발성 반도체 기억장치 - Google Patents

불휘발성 반도체 기억장치

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KR0139877B1
KR0139877B1 KR1019940023173A KR19940023173A KR0139877B1 KR 0139877 B1 KR0139877 B1 KR 0139877B1 KR 1019940023173 A KR1019940023173 A KR 1019940023173A KR 19940023173 A KR19940023173 A KR 19940023173A KR 0139877 B1 KR0139877 B1 KR 0139877B1
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도모하루 다나카
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사토 후미오
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Abstract

본 발명은 기입모드로 되고 나서 단시간내에 데이터의 로드를 실행할 수 있고, 사용하기 쉬우며 불량비트선 구제효율이 높은 NAND셀형 EEPROM을 제공하기 위한 것이다.
이를 위한 본 발명은, NAND 셀형 EEPROM에 있어서, 전기적인 바꿔 기입하기를 가능하게 한 메모리 셀이 매트릭스형상으로 배치된 메모리 셀 어레이(1)와, 이 메모리 셀 어레이(1)내의 메모리 셀의 기입동작상태를 제어하는 데이터를 기억하는 복수의 데이터회로(주비트선 제어회로(2)내의 R/W회로)를 구비하고, 데이터의 로드후에 데이터회로의 기입데이터에 따라 비트선 전워를 제어하며, 비트선에 누설원이 있는 것은 변화시키므로, 누설시간을 기다린 후 비트선 전위를 감지한 데이터를 데이터회로에 기입데이터로서 설정함으로써, 전류누설의 불량이 있는 비트선에 의한 오기입동작을 방지하는 것을 특징으로 한다.

Description

불휘발성 반도체 기억장치
제1도는 실시예에 관한 NAND셀형 EEPROM의 개략적인 구성을 나타낸 블록도,
제2도는 실시예에 있어서의 메모리 셀 어레이의 등가회로도,
제3도는 실시예에 있어서의 메모리 셀 어레이, 부비트선 제어회로, 비트선 구제용 퓨즈의 구체적인 회로구성도,
제4도는 실시예에 있어서의 주비트선 제어회로의 구체적인 회로구성도,
제5도는 실시예에 있어서의 메모리 셀 어레이, 부비트선 제어회로, 비트선 구제용 퓨즈의 구체적인 회로구성도,
제6도는 실시예에 있어서의 주비트선 제어회로중의 R/W호로의 구체적인 회로구성도,
제7도 실시예에 있어서의 독출동작을 나타낸 타이밍도,
제8도는 실시예에 있어서의 주비트선 제어회로로의 일괄데이터 세트동작을 나타맨 타이밍도,
제9도는 실시예에 있어서의 주비트선 제어회로로의 일괄테이터 세트동작을 나타낸 타이밍도,
제10도는 실시예에 있어서의 주비트선 제어회로로의 데이토전송동작을 나타낸 타이밍도,
제11도는 실시예에 있어서의 불량 비트선의 검출동작을 나타냔 타이밍도,
제12도는 실시예에 있어서의 기입동작을 나타낸 타이밍도,
제13도는 실시예에 있어서의 기입 베리파이동작을 나타낸 타이밍도,
제14도는 실시예에 있어서의 과잉기입 검출동작을 나타낸 타이밍도,
제15도는 실시예에 있어서의 과잉기입 구제동작을 나타낸 타이밍도,
제16도는 실시예에 있어서의 페이지 카피동작을 나타낸 타이밍도,
제17도는 실시예에 있어서의 페이지 카피동작을 나타낸 타이밍도,
제18도는 실시예에 있어서의 소거 베리파이동작을 나타낸 타이밍도이다.
* 도면의 주요부분에 대한 부호의 설명
1(1a, 1b) : 메모리 셀 어레이1 2 : 주비트선 제어회로
3(3a, 3b) : 부비트선 제어회로 4(4a, 4b) : 비트선 구제용 퓨즈
5(5a, 5b) : 로우 디코더 6 : 기입종료 검지회로
7 : 과잉기입 검지회로 8 : 소거종료 검지회로
9 : 데이터 입출력 버퍼 10 : 어드레스 버퍼
11 : 승압전위 전환ㆍ분배회로 12 : 승압회로
[산업상의 이용분야]
본 발명은 전기적인 바꿔 기입하기가 가능한 불휘발성 반도체 기억장치(EEPORM)에 관한 것으로, 예컨대 NAND셀 구성의 메모리 셀 어레이를 갖춘 EEPROM에 관한 것이다.
[종래의 기술 및 그 문제점]
근년, EEPROM의 하나로서 NAND 셀형 EEPROM 이 제안되어 있다. 이 EEPROM은 전하축적층으로서의 예컨데 부유게이트와 제어게이트가 적층된 n채널 MOS FET구조의 복수의 메모리 셀을 그들의 소스, 드레인을 인접하는 것 끼리 공유하는 형태로 직렬접속하고, 이를 1단위로 하여 비트선에 접속하는 것이다. NAND셀의 드레인측은 제1선택게이트를 매개하여 비트선에 접속되고, 소스측은 제2선택게이트를 매개하여 소스선에 접속된다. 메모리 셀의 제어게이트 및 제1, 제2선택게이트는 횡방향으로 연속적으로 배치된다.
이 NAND셀형 EEPROM의 기입동작은 다음과 같다. 우선, 소거동작에 의해 NAND셀내의 모든 메모리 셀의 문턱치가 부(負;-)로 된다. 그 후, 데이터의 기입동작은 제어게이트를 공유하는 복수개의 메모리 셀에 대해 동시에 비트선 콘택트로부터 가장 멀리 떨어진 위치의 메모리 셀로부터 순서대로 행한다. 선택된 메모리 셀의 제어게이트에는 고전압(Vpp; 약 20V 정도)을 인가하고, 비선택 메모리 셀의 제어게이트애는 중간전위(Vm10; 약 10V 정도)를 인가하며, 비트선에는 데이터에 따라 0V 또는 중간전위(Vm8; 약 8V 정도)를 부여한다. 이 때, 제1선택게이트는 온(ON), 제2선택게이트는 오프(OFF)로 되어 있다.
비트선에 0V가 주어진때, 그 전위는 선택된 메모리 셀의 드레인까지 전달되고, 부유게이트에 전자주입이 일어난다. 그 결과, 선택된 메모리 셀의 문턱치는 정(正; +)이 된다. 이 상태를 예컨대 0으로 한다. 비트선에 Vm8이 주어진 때, 전자주입은 일어나지 않고, 따라서 문턱치는 변화화지 않은채로 부(-)의 값을 유지한다. 이 상태를 1로 한다.
이와 같이 기입을 보수개의 메모리 셀에 대해 동시에 행하기 위해, 기입데이터를 기억하는 데이터회로가 설치된다. 이 데이터 회로는 독출한 데이터를 일시적으로 기억하기 위해서도 이용된다. 데이터 로드시간의 단축을 위해서는 통상적으로는 기입할 필요가 없는 메모리 셀의 데어터회로에는 데이터가 로드되지 않는다. 이때문에 데이터의 로드전에 데이터회로에는 일괄해서 1 기입데이터가 세트된다.
데이터 독출동작은, 선택된 메모리 셀의 제어게이트를 0V로 하고, 그 이외의 메모리 셀의 제어게이트를 전원전압(Vcc; 예컨대 3V)으로 하여, 선택 메모리 셀에서 전류가 흐르는지 아닌지를 검출함으로써, 제어게이트를 공유하는 복수개의 메모리 셀에 대해 동시에 실행된다. 그리고 독출된 데이터는 데이터회로에 기억되고 나서 출력된다.
NAND셀형 EEPROM을 단일전원으로 동작시키기 위해, 기입동작시에 이용되는 Vpp, Vm10 및 Vm8은 Vcc를 내부승압회로에 의해 승압시킴으로써 발생시키게 된다. 승압회로는 일반적으로 전류공급능력이 작고, 그 출력쪽에 적어도 전류가 새는 누설원(漏泄源; Leak源)이 있다면, 소망하는 전위로 승압 할 수 없게 된다. 이는 불량컬럼을 구제회로에 의해 용장컬럼으로 치환해도 불량컬럼의 비트선에 누설원이 있다면, 기입은 제어게이트를 공유하는 복수개의 메모리 셀에 대해 동시에 행하여지기 때문에, 누설원에 의해 Vm8이 소망하는 전위를 승압시킬 수 없게 되어, 오(誤)기입동작을 일으킨다/
이에 대해, 기입이 실행되는 복수개의 메모리 셀에 대한 기입데이터를 기억하는 데이터회로의 누설원이 있는 비트선에 대응하는 데이터를 데이터의 로드전에 데이터회로에 1 기입데이터를 세트한 후, 데이터회로에 기입데이터가 로드되기 전에 미리 0 기입데이터로 세트해 고치는 방법이 있다.
그런데, 이런 종류의 방법에서는 기입모드로 되고 나서 데이터의 로드까지 누설원이 있는 비트선을 체크할 기간이 필요하거나, 또는 기입모드로 되기 전에 누설원이 있는 비트선을 체크할 시간이 필요하며, 더욱이 이들 체크는 자동화할 수가 없고 CPU의 제어하에 행할 필요가 있으므로, NAND셀형 EEPROM의 제어가 복잡해진다.
이와 같이, 종래의 NAND셀형 EEPROM에서는 기입모드로 되고 나서 데이터의 로드까지 누설원이 있는 비트선을 체크할 시간이 필요 하거나, 또는 기입모드로 되기 전에 누설원이 있는 비트선을 체크할 시간이 필요한 등의 문제가 있어서 사용하기 어려운 원인으로 되고 있었다.
[발명의 목적]
본 발명은 상기한 사정을 고려하여 이루어진 것으로, 그 목적은 기입모드로 하기 전이나 기입모드로 되고 나서 데이터의 로드까지 누설원이 있는 비트선을 체크할 필요가 없이, 기입모드로 되고 나서 단시간내에 데이터의 로드를 실행할 수 있고, 사용하기 쉬우며 불량 비트선 구제효율이 높은 NAND셀형 EEPROM을 제공하는 것에 있다.
[발명의 구성]
본 발명의 골자는, 기입모드로 되기 전이나 기입모드로 되고 나서 데이터 로드까지 누설원이 있는 비트선을 체크하는 것이 아니라, 데이터 로드후에 누설원이 있는 비트선을 자동적으로 체크하고, 그대로 자동적으로 기입동작으로 하는 것에 있다.
즉, 본 발명은, 불휘발성 반도체 기억장치에 있어서, 전기적인 바꿔 기입하기를 가능하게 한 메모리 셀이 매트릭스형상으로 배치된 메모리 셀 어레이와, 이 메모리 셀 어레이내의 메모리 셀의 기입동작상태를 제어하는 데이터를 기억하는 복수의 데이터회로, 메모리 셀 어레이중의 복수의 메모리셀에 대해 각각 대응하는 데이터회로의 내용에 비트선 전위를 제어하여 기입동작을 행하는 기입수단, 데이터회로에 데이터가 로드된후, 전류누설의 불량이 있는 비트선을 검색하고, 데이터회로의 데이터중 불량 비트선에 대응하는 대이터의 내용만을 예컨대 일괄설정해 고치는 데이터 재설정수단을 구비하여 이루어진 것을 특징으로 한다.
또한, 본 발명의 바람직한 실시태양으로서는 다음과 같은 것을 들 수 있다.
(1) 데이터회로의 기입동작상태를 제어하는 데이터중 적어도 하나는 기입동작시에 기입수단에 의해 비트선을 제1기입비트선 전위로 하는 데이터이고, 전류누설의 불량이 있는 비트선의 전류의 누설처의 전위는 제1기입비트선 전위와 동전위이며, 데이터 재설정수단은 전류누설의 불량이 있는 비트선에 대응하는 데이터회로의 내용만을 제1기입비트선 전위로 하는 데이터로 재 설정하는 것.
(2) 데이터회로의 기입동작상태를 제어하는 데이터중 적어도 하나는 기입동작시에 기입수단에 의해 비트선을 제1기입비트선 전위로 하는 데이터이고, 제1기입비트선 전위는 전류누설의 불량이 있는 비트선의 전류의 누설전류에 비해 충분한 전류공급능력이 있는 전원 혹은 전원회로의 출력이며, 데이터 재설정수단은 전류누설의 불량이 있는 비트선에 대응하는 데이터회로의 내용만을 제1기입비트선 전위로 하는 데이터로 재설정하는 것.
(3) 데이터회로는, 비트선 전워를 감지하는 기능을 겸비하고, 데이터 재설정수단은 데이터회로에 의해 비트선의 전위를 감지하여 재기억한 때, 전류누설의 불량이 있는 비트선에 대응하는 데어터회로의 내용만을 기입동작시에 기입수단에 의해 비트선을 제1기입비트선 전위로 하는 내용으로 변경하며, 전류누설의 불량이 없는 비트선에 대응하는 데이터회로의 내용은 변경하지 않도록 제어하는 것.
(4) 데이터 재설정수단은, 데이터회로의 내용에 따라 비트선을 제1비트선 독출전위나 제2비트선 독출전위로 되도록 제1, 제2비트선 독출전위는 설정되어 있고, 데이터회로에 의해 비트선의 제2비트선 독출전위를 감지하여 재기억한 경우, 비트선은 기입동작시에 기입수단에 의해 제1기입비트선 전위로 하느것.
(5) 데이터회로는 CMOS플립플롭으로 구성되고, 그 일단은 스위칭 MOS트랜지스터를 매개하여 비트선에 접속되며, 비트선전위 설정회로는 비트선에 접속되고, 데이터회로인 CMOS플립플롭의 출력을 입력으로 하며, 데이터회로인 CMOS플리플롭은 기입비트선 전압을 스위칭 MOS트랜지스터를 매개하여 비트선으로 출력하고, 데이터회로인 CMOS플립플롭은 비트선전위 설정회로를 이용하여 동작된 후의 비트선 전위를 감지해서 기억하여 데이터를 재설정하는 것.
(6) 기입시의 비트선 전압을 출력하는 CMOS플립플롭의 출력단자와, 비트선 전위를 감지하기 위한 CMOS플립플롭의 입력단자는 공통인 것.
(7) 메모리 셀은 반도체층상에 전하축적층과 제어게이트가 적층형성되어 구성되고, 이들의 메모리 셀이 복수개씩 직렬접속되어 NAND셀 구조를 형성하고 있는 것.
[작용]
본 발명에 의하면, 데이터 로드후에 데이터회로의 기입데이터에 따라 비트선 전위를 제어한 때, 비트선에 누설원이 있는것은 비트선 전위가 변화하므로, 리크시간을 기다린후, 비트선 전위를 감지한 데이터를 데이터회로에 기입데이터로서 재설정할 수 있다. 상기 종래의 기술란에서 설명한 예에 따라 설명하면, 데이터 로드후에 데이터회로의 기입데이터가 0인 경우, 그 비트선을 L 부유상태로 하고, 1인 경우, 그 비트선을 H 부유상태로 한다. H 부유상태로 되어 있는 비트선에 누설원이 있는 것은 L로 변화하므로, 리크시간을 기다린 후, 비트선 전위를 감지한 데이터를 데이터회로에 기입데이터로서 설정한다.
이와 같이, 데이터 로드후에 누설원이 있는 비트선은 자동적으로 체크되고, 그대로 자동적으로 기입동작으로 되므로, 기입모드로 되고 나서 단시간내에 데이터 로드를 실행할 수 있고, 사용하기 쉬우며 불량 비트선 구제효율이 높은 NAND셀형 EEPROM을 실현할 수 있게 된다.
[실시예]
이하, 본 발명의 실시예를 도면을 참조하여 설명한다.
제 1도는 본 발명의 1실시예에 관한 NAND셀형 EEPROM의 개략적인 구성을 나타낸 블록도이다. A, B의 2개로 나뉘어진 메모리 셀 어레이1(1a, 1b)에 대해 데이터 기입, 독출, 재기업 및 베리파이 독출을 행하기 위해 주비트선 제어회로(2)가 설치되어 있다. 이 주비트선 제어회로(2)는 데이터 입출력 버퍼(9)에 접속되고, 어드레스 버퍼(10)로부터의 어드레스신호를 받는다. 비트선을 기입/독출할 때에 필요에 따라 충방전하고, 또한 비트선의 전위로부터 기입종료/과잉기입/소거종료를 검출하는 부(副)비트선 제어회로(3a, 3b)가 메모리 셀 어레이(1a, 1b)에 대해 설치된다. 부비트선 제어회로(3a, 3b)는 각각 비트선 구제용 퓨트(4a, 4b)를 매개하여 기입종료 검지회로(6)와 과잉기입 검지회로(7) 및 소거종료 검지회로(8)에 접속되어 있다.
또한, 메모리 셀 어레이(1a, 1b)에 대해 제어게이트와 선택게이트를 제어하기 위한 로우 디코더(5a, 5b)가 설치되고, 로우 디코더(5a, 5b)는 어드레스 버퍼(10)로부터의 어드레스신호를 받는다. 승압전위 전환ㆍ분배회로(11)는 데이터 바꿔 기입하기에 필요한 고전압을 발생시키는 승압회로(12)의 출력을 주비트선 제어회로(2)와 부비트선 제어회로(3a, 3b) 및 로우 디코더(5a, 5b)에 공급한다. 부비트선 제어회로(3a, 3b)로의 데이터 바꿔 기입하기에 필요한 고전압은 비트선 구제용 퓨즈(4a, 4b)를 매개하여 공급된다.
제2도는 NAND셀이 매트릭스형상으로 배열된 메모리 셀 어레이(1)의 등가회로를 나타낸 것이다. 1개의 NAND셀에 주목하여 설명하면, 이 실시예에서는 8개의 메모리 셀(M1~M8)이 직렬접속되고, NAND셀의 드레인측은 선택트랜지스터(S1)를 매개하여 비트선(BL0)에 결속되며, 소스측은 선택트랜지스터(S2)를 매개하여 소스선(Vs)에 결속된다. 행방향으로 나란한 NAND셀의 제어게이트와 선택게이트는 공통으로 제어게이트선(CG1~CG8)과 선택게이트선(SG1, SG2)으로 배선된다. 이 실시예에서는 메모리 셀 및 선택트랜지스터는 n채널 MOS트랜지스터이다.
제3도~제5도에 제1도중의 주비트선 제어회로(2)와 부비트선 제어회로(3a, 3b) 및 비트선 구제용 퓨즈(4a, 4b)의 구체적인 구성을 나타냈다. 한편, 제3도~제5도는 연속된 것으로서, 제3도와 제5동에 메모리 셀 어레이(1)와 부비트선 제어회로(3), 비트선 구제용 퓨트(4)를 나타내고, 제4도에 주비트선 제어회로(2)를 나타냈다. 회로구성의 설명을 간략하게 하기 위해, 주비트선 제어회로(2)와 부비트선 제어회로(3a, 3b)에 대해서는 데이터 입출력선(IOA7, IOB7)에 관한 부분에 대해서만 설명한다. 또한, 주비트선 제어회로(2)중의 독출ㆍ기입회로(이하, R/W회로라 약칭한다)를 제6도에 나타냈다. 한편, 제5도의 중앙도면은 가장 아래의 R/W회로를 구체적으로 나타낸것이다.
주비트선 제어회로(2)중의 R/ W회로는 제6도에 나타낸 것처럼 E타입 n채널 MOS트랜지스터(Qn1, Qn2, Qn3)와 E타입 p채널 MOS트랜지스터(Qp1, Qp2, Qp3)로 구성되는 플립플롭과, E타입 n채널 MOS트랜지스터(Qn4, Qn5)로 구성되는 이퀄라이즈회로, E타입 n채널 MOS트랜지스터(Qn6,Qn7)로 구성되는 컬럼선택 게이트로 구성된다.
제4도에 나타낸 것처럼, E타입 n채널 MOS트랜지스터(Qn8, Qn9, Qn10, Qn11)는 R/W회로에 래치되어 있는 데이터에 따라 비트선(BL)의 전압을 설정한다. E타입 n채널 MOS트랜지스터(Qn12, Qn13, Qn14, Qn15,Qn16, Qn17)에 의해 R/W회로와 비트선(BLa1, BLa2, BLb1, BLb2)은 선택적으로 접속된다.
상술한 제6도의 E타입 n채널 MOS트랜지스터(QN6, Qn7)로 구성되는 컬럼선택 게이트는 어드레스신호와 컬럼선택 활성화신호(CENB)를 입력으로 하는 NAND회로 (G1)와 인버터회로(I1)로 구성되는 컬럼 디코더의 출력컬럼선택신호(CSLi)를 받고 플립플롭과 데이터 입출력선(IOA, IOB)를 선택적으로 접속시킨다.
제3도 및 제5도의 부비트선 제어회로(3a, 3b)중의 E타입 n채널 MOS트랜지스터(Qn18, Qn19, Qn20, Qn21)에 의해 비트선(BLa1, BLa2, BLb1, BLb2)은 접지된다. 또한, E타입 n채널 MOS트랜지스터(Qn22, Qn23, Qn24, Qn25,Qn28,Qn29)에 의해 비트선(BLa1, BLa2, BLb1, BLb2)은 선택적으로 충전된다. E타입 n채널 MOS트랜지스터(Qn26, Qn27)는 비트선(BL)의 전위로부터 기입종료/과잉기입/소거종료를 검출하기 위해 설치되어 있다.
비트선 구제용 퓨즈(4a, 4b)는 컬럼선택신호(CSLi)로 선택되는 비트선에 대해 4개의 퓨즈(Fai, Fdai, Fbi, Fdbi)로 구성되어, 불량 비트선에 의한 오동작을 구제한다. 퓨즈(Fai, Fbi)는 불량 비트선에 충전전압(VA, VB)의 레벨저하를 방지하고, 퓨즈(Fdai, Fdbi)는 불량 비트선 및 불량 메모리 셀에 의한 기입종료/과잉기입/소거종료의 오검출을 방지한다. 예컨대, 메모리 셀 어레이(1a)중의 컬럼선택신호(CSLi)로 선택되는 비트선, 혹은 그 비트선에 결속되는 메모리 셀이 불량인 경우, 퓨즈(Fai, Fdai, Fdbi)가 절단된다.
다음에는 이와 같이 구성된 EEPROM의 독출동작을 제7도에 따라 설명한다. 여기에서는 메모리 셀 어레이(1a)의 비트선(BLa1)이 선택되어 있다고 한다. 이 경우, 메모리 셀 어레이(1b)의 비트선(BLb1)이 더미 비트선으로 이용된다. 또한, 제어 게이트(CG2)가 선택되어 있다고 한다.
비트선 리세트신호(RSTA1, RSTB1)가 L, 부비트선 프리차지신호(PRA1, PRB1)와 부비트선 선택신호(SS1)가 H로 되며, 주비트선 프라차지신호(PREA, PREB)가 H로 되고, 비트선(BLa1)은 전압(VA)으로, 비트선(BLb1)은 전압(VB)으로 충전된다. 전압(VA)은 전압(VB)보다 높은 전압(이 예에서는 VA=1.8V, VB=1.5V)으로 된다.
선택된 제어게이트(CG2)는 0V, 비선택 제어게이트(CG1, CG3~8)와 선택 게이드(SG1, SG2)는 Vcc로 되고, 선택된 메모리 셀의 문턱치가 부(-)라면 선택비트선(BLa1)의 전위는 더미 비트선 전압(VB)보다 저하되고(데이터 1읽음), 정(+)이라면 비트선(BLa1)의 전위는 유지된다(데이터 0읽음).
플립플롭 활성화신호(ΦN,ΦP)가 각각 L, H, 이어서 이퀄라이즈신호(ΦE)가 H로 되어 R/W회로는 리세트된다. 주비트선 선택신호(SA,SB)가 H로 되어 R/W회로와 선택비트선(BLa1), 더미 비트선(BLb1)은 접속된다. 플립플롭 활성화신호(ΦN)가 H, 이어서 ΦP가 L로 되어 선택비트선(BLa1)의 전위가 감지되어 그대로 래치된다. 컬럼선택신호(CSLi)가 H로 되어 R/W회로에 래치되어 있는 데이터는 데이터 입출력선(IO)을 매개하여 외부로 출력된다.
한편, 제7도에 있어서, RSTA2=Vcc, RSTB2=Vcc, PRA2=0V, PRB2=0V, VRFYA=0V, VRFYB=0V, ΦNW=Vcc, SS2=0V, VRA=Vcc, VRB=Vcc, ΦDTCA=0V, ΦDTCB=0V, BLa2(비선택, 비 더미)=0V, BLb2(비선택, 비더미)=0V이다.
다음에는 데이터 기입에 대해 설명한다. 여기에서도 메모리 셀 어레이(1a)의 비트선(BLa1)과 제어게이트(CG2)가 선택되어 있다고 한다.
기입데이터는 바꿔 기입하는 컬럼번지에 대한 R/W회로에만 전송된다.따라서 데이터가 전송되어 오지 않는 컬럼번지에 대한 R/W회로에는 메모리 셀의 데이터가 바꿔 기록되지 않도록 1 기입데이터를 자동적으로 세트한다. 1 기입데이터의 세트는 제8도에 나타낸 것처럼 데이터 전송에 앞서서 용장 컬럼을 포함하는 모든 컬럼번지에 대해 행하여진다.
데이터 입출력선(IOA, IOB)이 각각 H, L로 된다, 또한, 플립플롭 활성화신호(ΦN,ΦP)가 각각 L,H로 되어, 플립플롭이 활성화된다. 모든 컬럼 어드레스신호와 컬럼선택 활성화신호(CENB)가 H로 되고, ΦN,ΦP가 각각 H, L로 됨으로써 1 기입데이터의 세트는 모든 컬럼번지에 대해 실행된다. 선택비트선이 BLb1인 경우, 제9도에 나타낸 것처럼 데이터 입출력선(IOA, IOB)이 각각 L, H로 된다. 그리고 1 기입데이터를 자동적으로 세트한 후, 제10도에 나타낸 것처럼 컬럼 어드레스신호에 따라 데이터전송이 행하여진다.
NAND셀형 EEPROM에서는 나중에 설명하는 바와 같이, 1 기입동작시에 비트선으로 8V정도의 전압을 인가한다. 이 전압은 승압회로에서 발생되기 때문에, 출력처에 전류누설이 있다면, 소망하는 전압까지 승압시킬 수 없게된다. 여기에서 앞에 설명한 것처럼, 데이터전송이 실행된 후, 기입동작에 앞서서 전류누설이 있는 비트선을 검출하고, 그 비트선에 대응하는 R/W회로의 기입데이터를 0으로 한다. 이 동작을 제11도에 나타냈다.
이 동작은 독출동작과 유사하지만, 제어게이트(CG)와 선택게이트(SG)는 선택되지 않는다. 또한, 선택된 비트선(BLa1)으로의 프리차지는 신호(VRFYA)가 H로 됨으로써 R/W회로의 기입데이터에 따라 선택적으로 실행된다.
R/W회로의 기입데이터가 1인 경우에는 선택된 비트선(BLa1)으로 프리차지가 실행되고, 기입데이터가 0인 경우레는 프리차지가 실행되지 않는다. 누설이 있는 비트선(BLa1)에서는 프리차지가 실행되어도 누설에 의해 전위가 저하한다.
따라서, 비트선(BLa1)을 감지하면, 누설이 없는 비트선에 대응하는 R/W회로에는 변경없이 다시 기입데이터가 래치된다. 누설이 있는 비트선에 대응하는 R/W회로에서는 기입데이터 1은 변경되어 기입데이터 0이 래치된다. 물론, 기입데이터 0의 경우에는 변경이 없다.
한편, 제11도에 있어서, VA=0V, ΦDTCA=0V, PREA=0V, PRA2=0V, PRB2=0V, RSTA2=Vcc, RSTB2=Vcc, SS2=0V, VRFYB=0V, VRB=Vcc, ΦNW=Vcc, CSLi=0V, BLa2(비선택, 비 더미)=0V, BLb2(비선택, 비 더미)=0V, CG=0V, SG1=0V, SG2=0V이다.
다음에는 제12도와 같이 기입동작이 실행된다. 비트선 리세트신호(RSTA1, RSTA2)가 L, 부비트선 선택신호(SS1)가 H로 되고, 신호(VRFYA)가 H로 되면, 비트선(BLa1)은 R/W회로의 데이터에 따라 프리차지된다.
이어서, 주비트선 선택신호(SA)가 H로 되어, 비트선(BLa1)은 R/W회로와 접속된다. 또한, 부비트선 프리차지신호(PRA2)와 주비트선 프리차지신호(PREA)가 H로 되어 비선택 비트선(BLa2)도 프리차지 된다.
신호(SS1, SA, PRA2, PREA)가 Vm10(약 10V)으로 승압되고, 전압(VA)과 R/W회로의 전원(ΦNW)이 Vm8(약 8V)로 승압되면, 비트선(BLa1)은 기입데이터에 따라1 기입동작시에는 Vm8이, 0 기입동작시에는 0V가 된다. 비선택 비트선(BLa2)은 메모리 셀에 기입이 되지 않도록 Vm8이 된다. 선택된 제어게이트(CG2)는 Vpp(약 20V)가 되고, 비트선이 0V라면 메모리 셀의 문턱치는 정(+)의 방향으로 변동한다.
이상에서 설명하였듯이, 기입동작시에는 비트선 구제용 퓨즈와 전류누설이 있는 비트선에 대응하는 R/W회로의 기입데이터를 0으로 함으로써, Vm8의 승압전위가 전류누설이 있는 비트선에 의해 레벨 다운되는 일은 없다.
한편, 제12도에 있어서, ΦDTCA=0V, ΦDTCB=0V, VB=0V, PREB=0V, PRA1=0V, PRB1=0V, PRB2=0V, RSTB1=Vcc, RSTB2=Vcc, SS2=0V, SB=0V, VRFYB=0V, VRA=Vcc, VRB=Vcc, ΦN=Vcc, ΦP=0V, ΦE=0V, VHL=0V, CSLi=0V, SG2=0V이다.
제 13도는 기입동작후의 베리파이 독출동작을 나타낸 것이다. 이는 독출동작과 유사하지만, 선택된 제어게이트(CG2)가 베리파이 전워(예컨데, 0.5V)로 되고, 플립플롭 활성화신호(ΦN,ΦP)가 각각 L, H로 되기 전에 VRFYA가 H로 된다. 이로써, 재기입 데이터는 하기의 [표1]과 같이 변환되고, 기입 불충분의 메모리 셀에 대해서만 추가기입이 실앵된다.
이 경우에 있어서도, 전류누설이 있는 비트선에 대응하는 R/W회로의 재기입데이터는 0으로 되고, 재기입시에도 Vm8의 승압전위는 레벨 다운되지 않는다.
베리파이 독출동작후에는 검출신호선(ΦDTCB)을 활성화하여 더미 비트선 전위가 모두 0이라면 H로 되도록 하고, 기입이 종료되고 있는가 검출한다. 불량컬럼에서는 앞에서 설명한 것처럼 비트선 구제용 퓨즈에 의해 오검출이 방지된다.
한편, 제13도에 있어서, RSTA2=Vcc, RSTB=Vcc, PRA2=0V, PRB2=0V, VRFYB=0V, ΦNW=Vcc, SS2=0V, VRA=Vcc, VRB=Vcc, ΦDTCA=0V, CSLi=0V, BLa2(비선택, 비 더미)=0V, BLb2(비선택, 비 더미)=0V이다.
제14도는 기입종료 검지후의 과잉기입 검출동작을 나타낸 것이다. 이는 독출동작과 유사하지만, 선택된 제어게이트(CG2)가 과잉기입 검출전위(예컨대, 2.4V)로 된다. 이로써 문턱치가 2.4V 이상으로 되어 있는 과잉으로 기입된 메모리 셀이 검출되고, 검출신호선(ΦDTCA)이 L로 되면 과잉기입 구제동작으로 된다. 이 경우에도 전류누설이 있는 비트선에 대응하는 R/W회로의 과잉기입 구제데이터는 과잉기입 구제시에 Vm8의 승압전위가 레벨 다운 되지 않게 된다.
한편, 제14도에 있어서, RSTA2=Vcc, RSTB2=Vcc, PRA2=0V, PRB2=0V, VRFYA=0V, VRFYB=0V, ΦNW=Vcc, VRA=Vcc, VRB=Vcc, ΦDTCB=0V, CSLi=0V, SS2=0V, BLa2(비선택, 비 더미)=0V, BLb2(비선택, 비 더미)=0V이다.
제15도는 과잉기입 구제동작을 나타낸 것이다. 이는 기입동작과 유사하지만, 선택된 제어게이트(CG2)는 0V이다. 이로써, 과잉기입된 메모리 셀에서는 문턱치가 부(-)의 방향으로 시프트되어 소정의 문턱치로 되돌아 온다.여기에서는 과잉기입된 메모리 셀의 비트선을 Vm8, 과잉기입되지 않은 메모리 셀의 비트선을 0V로 하고 있다. 과잉기입되지 않은 메모리 셀의 비트선을 선택된 제어게이트(CG2)의 전압(여기에서는 0V)과 과잉기입된 메모리 셀의 비트선(여기에서는 Vm8)의 중간치 정도로 하면 보다 효과적이다.
한편, 제15도에 있어서, ΦDTCA=0V, ΦDTCB=0V, VB=0V, PREB=0V, PRA1=0V, PRB=0V, PRB2=0V, RSTB1=Vcc, RSTB2=Vcc, SS2=0V, SB=0V, VRFYB=0V, VRA=Vcc, VRB=Vcc, ΦN=Vcc, ΦP=0V, ΦE=0V, VHL=0V, CSLi=0V, SG2=OV이다.
기입데이터는 기입동작에 앞서서 입출력선(IO)으로부터 전송되는 경우이외에, 카피기능으로서 어떤 제어게이트를 공유하는 1비트분의 메모리 셀의 데이터를 다른 페이지의 메모리 셀에 복사하는 경우에도 사용된다. 이때의 동작을 제16도, 제17도에 따라 설명한다.
한편, 제16도에 있어서, RSTA2=Vcc, RSTB2=Vcc, PRA2=0V, PRB2=0V, VRFYA=0V, VRFYB=0V, ΦNW=Vcc, CSLi=0V, SS2=0V, VRA=Vcc, VRB=Vcc, ΦDTCA=0V, ΦDTCB=0V, BLa2(비 선택, 비 더미)=0V, BLb2(비 선택, 비 더미)=0V이다. 또한, 제17도에 있어서, RSTA2=Vcc,RSTB2=Vcc, PRA2=0V, PRB2=0V, VRFYB=0V, ΦNW=Vcc, SS2=0V, VRB=Vcc, ΦDTCA=0V, ΦDTCB=0V, CSLi=0V, BLa2(비 선택, 비 더미)=0V, BLb2(비 선택, 비 더미)=0V, CG=0V, SG1=0V, SG2=0V이다.
우선, 제16도처럼 독출을 실행한다. 예컨대, 메모리 셀 어레이(1a)의 페이지로부터 메모리 셀 어레이(1b)의 페이지로 카피하는 경우, 이 독출후의 R/W회로에 래치된 데이터에 따라 기입을 실행한다. 예컨대, 메모리 셀 어레이(1a)의 페이지로부터 동일한 메모리 셀 어레이(1a)의 페이지에 카피하는 경우, 이 때의 R/W 회로에 래치된 데이터에 따라 기입을 실행하면, 데이터가 반전되어 버린다. 여기에서, 이러한 경우에 제17도에 나타낸 것처럼 데이터 반전동작을 실행한다.
베리파이 독출과 유사하지만, 제어게이트, 선택게이트는 선택되지 않고, VRFYA가 H로 되는때에 전압(VRA)은 0V이다. 이로써, R/W회로에 래치된 데이터를 반전되고, 전류누설이 있는 비트선에 대응하는 R/ W회로에만 기입데이터는 0이다.
데이터소거는 p기판 혹은 p 웰에 Vpp를 인가하고, 선택된 블록의 제어게이트(CG1~CG8)를 0V로 하여 실행된다. 소거후의 소거 베리파이 동작을 제18도에 나타냈다.
독출과 유사하지만, 제어게이트(CG1~CG8)는 모두 0V로 된다, 이로써, NAND셀을 구성하는 직렬접속된 8개의 메모리 셀 전체가 소거되지 않으면, 검출신호선(ΦDTCA)에 L이 출력되고, 재차 소거가 실행된다.
한편, 제18도에 있어서, RSTA2=Vcc, RSTB2=Vcc, PRA2=0V, PRB2=0V, VRFYA=0V, VRFYB=0V, ΦNW=Vcc, SS2=0V, VRA=Vcc, VRB=Vcc, ΦDTCB=0V, CSLi=0V, BLa2(비선택, 비 더미)=0V, BLb2(비선택, 비 더미)=0V이다.
이와 같이 본 실시예에 의하면, R/W회로에 기입데이터를 래치한 채로, 전류누설이 있는 비트선을 검출하여 대응하는 R/W회로의 데이터를, 비트선에 승압회로 등의 전류공급능력이 작은 회로로부터의 출력이 인가되지 않도록 자동적으로 세트하고, 더욱이, 퓨즈를 이용하여 비트선 구제효율이 높은 EEPROM을 얻을 수 있다. 즉, 데이터의 로드후에 누설원이 있는 비트선은 자동적으로 래치되고, 그대로 자동적으로 기입동작으로 되므로, 기입모드에 있어서의 CPU의 부담을 가볍게 할 수 있고, 기입모드로 되고 나서 단시간내에 데이터의 로드를 실행할 수 있으며, 사용하기 쉽고 불량비트선 구제효율이 높은 NAND셀형 EEPROM을 실현할 수 있게 된다.
한편, 실시예에서는 기입시의 전류누설이 있는 비트선의 전위를 전류누설처의 전위와 동일하게 하여 전류누설을 방지하고 있지만, 기입시의 전류 누설이 있는 비트선의 전위는 전류누설을 이겨낼 수 있도록 충분한 전류공급능력이 있는 전원 혹은 전원회로로부터의 출력으로서, 정상적이 비트선의 기입동작전압니 정상적이 값으로부터 변동되지 않도록 되어 있으면 된다.
[발명의 효과]
이상에서 상세히 설명한 것처럼 본 발명에 의하면, 기입모드로 하기 전이나 기입모드로 되고 나서 데이터의 로드까지에 누설원이 있는 비트선을 체크하는 것이 아니라, 데이커의 로드후에 누설원이 있는 비트선을 자동적으로 체크하고, 그래도 자동적으로 기입동작으로 함으로써, 기입모드로 되고 나서 단시간내에 데이터의 로드를 실행할 수 있고, 사용하기 쉬우며 불량비트선 구제효율이 높은 NAND셀형 EEPROM을 실현할 수 있게 된다.

Claims (4)

  1. 전기적인 바꿔 기입하기를 가능하게 한 메모리 셀이 매트릭스형상으로 배치된 메모리 셀 어레이와, 이 메모리 셀 어레이내의 메모리 셀의 기입동작상태를 제어하는 데이터를 기억하는 복수의 데이터회로, 상기 메모리 셀 어레이중의 복수의 메모리 셀에 대해 각각 대응하는 상기 데티어회로의 내용에 따라 비트선 전위를 제어하여 기입동작을 실행하는 기입수단, 상기 데이터회로에 데이터가 로드괸 후, 전류누설의 불량이 있는 비트선을 검색하고, 상기 데이터회로의 데이터중 불량 비트선에 대응하는 데이터의 내용만을 설정해서 고치는 데이터 재설정수단을 구비하여 이루어진 것을 특징으로 하는 불휘발성 반도체 기억장치.
  2. 제1항에 있어서, 상기 데이터회로의 기입동작상태를 제어하는 데이터중 적어도 하나는 기입동작시에 기입수단에 의해 비트선을 제1기입비트선 전위로 하는 데이터이고, 제1기입비트선 전위는 전류누설의 불량이 있는 비트선의 전류의누설처의 전위와 동일 전위 또는 전류누설의 불량이 있는 비트선의 누설전류에 비해 충분한 전류공급능력이 있는 전원 혹은 전원회로의 출력이며, 상기 데이터 재설정수단은 전류누설의 불량이 있는 비트선에 대응하는 데이터회로의 내용만을 기입동작시에 기입단에 의해 비트선을 제1기입비트선 전위로 하는 데이터로 재설정하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  3. 제2항에 있어서, 상기 데이터회로는 비트선 전위를 감지하는 기능을 겸비하고,상기 데이터 재설정수단은 데이터회로에 의해 비트선의 전위를 감지하여 재기억한 때, 전류누설의 불량이 있는 비 선에 대응하는 데이터회로의 내용만을 기입동작시에 기입수단에 의해 비트선을 제1기입비트선 전위로 하는 내용으로 변경하며, 전류누설의 불량이 없는 비트선에 대응하는 데이터회로의 내용은 변경하지 않는 것을 특징으로 하는 불성 반도체 기억장치.
  4. 제3항에 있어서, 상기 데이터 재설정수단은, 데이터회로의 내용에 따라 비트선을 제1비트선 독출전위나 제2비트선 독출전위로 설정하는 비트선전위 설정회로를 구비하고, 전류누설의 불량이 있는 비트선에서는 데이터회로의 내용에 관계없이 제2비트선 독출전위로 되도록 제1, 제2비트 선독출전위는 설정되어 있고, 데이터회로에 의해 비트선의 제2비트선 독출전위를 감지하여 재기억한 경우에는 비트선을 기입동작시에 기입수단에의해 제1기입비트선 전위로 하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
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