JP5197406B2 - 半導体記憶装置 - Google Patents
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Description
本発明の例において、周辺回路に配置される差動増幅回路、プリチャージ回路及びイコライズ回路と、ページバッファに形成されているデータ線との距離の遅延を軽減し、センスアンプからのデータ読み出し時間を短縮する。そのため、差動増幅回路、プリチャージ回路及びイコライズ回路の少なくとも1つをページバッファのシャント延長領域に形成し、データ線対と互いに電気的に接続する。
以下、NAND型フラッシュメモリを例に実施形態について説明する。
図1は、NAND型フラッシュメモリの全体を示すブロック図である。
図2は、メモリセルアレイ及びページバッファのレイアウト図を示している。
図8は、第1の実施形態におけるページバッファとメモリセルアレイ及び周辺回路の一部を示す構成図の例である。
第1例として、全てのシャント延長領域の回路形成部にプリチャージ回路を形成し、それぞれ第1データ線対と互いに電気的に接続し、その他の回路は周辺領域の回路群に形成した場合について説明する。
第2例として、全てのシャント延長領域の回路形成部に差動増幅回路を形成し、それぞれ第1データ線対と互いに電気的に接続し、その他の回路を周辺領域の回路群に形成した場合について説明する。
第3例として、図11に示すように、一組の第1データ線対に対してシャント延長領域の回路形成部にプリチャージ回路、差動増幅回路又はイコライズ回路が1つだけ形成される場合について説明する。
その他の例として、異なる種類の回路をシャント延長領域の回路形成部に形成しても良い。例えば、差動増幅回路とプリチャージ回路とをシャント延長領域ごとに交互に形成する。この場合、センス時間及びプリチャージ時間の両方が短縮することが出来る。
図12は、第2の実施形態におけるページバッファの全体図とメモリセルアレイ及び周辺回路の一部を示す構成図の例である。
第1例として、全てのシャント延長領域の回路形成部にプリチャージ回路を形成し、それぞれ第2データ線対と互いに電気的に接続し、その他の回路を周辺領域の回路群に形成した場合について説明する。
第2例として、全てのシャント延長領域の回路形成部に差動増幅回路を形成し、それぞれ第1データ線対と互いに電気的に接続し、その他の回路を周辺領域の回路群に形成した場合について説明する。
第3例として、図15に示すように、一組の第1データ線対に対してシャント延長領域の回路形成部に形成されるプリチャージ回路、差動増幅回路又はイコライズ回路が1つの場合について説明する。
その他の例として、異なる種類の回路をシャント延長領域の回路形成部に形成しても良い。例えば、差動増幅回路とプリチャージ回路をシャント延長領域ごとに交互に形成する。この場合、センス時間及びプリチャージ時間の両方が短縮することが出来る。
上記実施形態において、図16(a)に示すようにメモリセルアレイ11に対し1つのページバッファ(センスアンプ)12を形成しても良いし、図16(b)に示すようにメモリセルアレイ11を挟むように2つのページバッファ(センスアンプ)12を形成しても良い。
本発明によれば、センスアンプからのデータ読み出し時間が短縮される。
Claims (5)
- 複数のメモリセルが配置され、複数のページを有するメモリセルアレイと、前記メモリセルアレイに隣接して形成され、前記複数のメモリセルから読み出したページデータを一時的に保持する複数のセンスアンプからなるページバッファと、前記ページバッファの第1の方向に延びるデータ線対と、前記データ線対の電位差を増幅する差動増幅回路と、前記データ線対を所定の電位にプリチャージするプリチャージ回路と、前記データ線対を互いに電気的に接続するイコライズ回路とを具備し、
前記差動増幅回路は、前記ページバッファ内に形成され、前記データ線対と互いに電気的に接続されることを特徴とする半導体記憶装置。 - 前記メモリセルアレイの前記第1の方向に沿って一定の間隔で配置され、前記第1の方向と交差する第2の方向に延びる複数のシャント領域と、前記複数のシャント領域それぞれを前記第2の方向に延ばして前記ページバッファ内に形成される複数のシャント延長領域とを更に具備し、
前記差動増幅回路は、前記複数のシャント延長領域のうち1つに形成され、前記データ線対と互いに電気的に接続されることを特徴とする請求項1に記載の半導体記憶装置。 - 前記差動増幅回路は、前記複数のシャント延長領域それぞれに形成され、前記データ線対と互いに電気的に接続されていることを特徴とする請求項2に記載の半導体記憶装置。
- 前記差動増幅回路は、前記シャント延長領域で前記第2の方向に延びる接続線を介して前記データ線対と互いに電気的に接続されることを特徴とする請求項2又は3に記載の半導体記憶装置。
- 前記プリチャージ回路及び前記イコライズ回路のうち少なくとも1つは、前記ページバッファ内に形成され、
前記ページバッファ内の前記センスアンプに保持されたデータを読み出す時、前記複数のシャント延長領域に形成された前記差動増幅回路、プリチャージ回路及びイコライズ回路が同時に駆動されることを特徴とする請求項2乃至4いずれか1項に記載の半導体記憶装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009015700A JP5197406B2 (ja) | 2009-01-27 | 2009-01-27 | 半導体記憶装置 |
US12/693,798 US8228744B2 (en) | 2009-01-27 | 2010-01-26 | Semiconductor memory device having sense amplifier |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009015700A JP5197406B2 (ja) | 2009-01-27 | 2009-01-27 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2010176728A JP2010176728A (ja) | 2010-08-12 |
JP5197406B2 true JP5197406B2 (ja) | 2013-05-15 |
Family
ID=42354043
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009015700A Expired - Fee Related JP5197406B2 (ja) | 2009-01-27 | 2009-01-27 | 半導体記憶装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US8228744B2 (ja) |
JP (1) | JP5197406B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR102576856B1 (ko) | 2018-06-29 | 2023-09-14 | 에스케이하이닉스 주식회사 | 페이지 버퍼를 구비하는 메모리 장치 |
Family Cites Families (32)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3512833B2 (ja) * | 1993-09-17 | 2004-03-31 | 株式会社東芝 | 不揮発性半導体記憶装置 |
JP3383427B2 (ja) * | 1994-08-19 | 2003-03-04 | 株式会社東芝 | 不揮発性半導体装置 |
JP3453235B2 (ja) * | 1995-09-14 | 2003-10-06 | 三菱電機株式会社 | 半導体記憶装置 |
JP3241244B2 (ja) * | 1995-10-20 | 2001-12-25 | 株式会社東芝 | 半導体記憶装置 |
KR0169418B1 (ko) * | 1995-10-30 | 1999-02-01 | 김광호 | 페이지 소거시 데이터의 자기 보존회로를 가지는 불휘발성 반도체 메모리 |
JP3504057B2 (ja) * | 1996-03-18 | 2004-03-08 | 株式会社東芝 | 不揮発性半導体記憶装置 |
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KR100297708B1 (ko) * | 1997-11-17 | 2001-08-07 | 윤종용 | 클락동기프리차아지데이터입출력선을가지는반도체메모리장치및이를이용한데이터입출력선프리차아지방법 |
JP3905984B2 (ja) * | 1998-09-11 | 2007-04-18 | 株式会社東芝 | 不揮発性半導体記憶装置 |
JPH11330414A (ja) * | 1998-05-14 | 1999-11-30 | Oki Electric Ind Co Ltd | 半導体メモリ装置 |
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JP4543055B2 (ja) | 2000-03-08 | 2010-09-15 | 株式会社東芝 | 不揮発性半導体記憶装置 |
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JP4331966B2 (ja) * | 2003-04-14 | 2009-09-16 | 株式会社ルネサステクノロジ | 半導体集積回路 |
JP4832767B2 (ja) * | 2005-02-03 | 2011-12-07 | 株式会社東芝 | 半導体集積回路装置及びそのデータプログラム方法 |
JP4874658B2 (ja) * | 2005-02-04 | 2012-02-15 | 株式会社東芝 | 不揮発性半導体記憶装置 |
JP4896011B2 (ja) * | 2005-03-31 | 2012-03-14 | スパンション エルエルシー | 半導体装置及びその制御方法 |
JP4287400B2 (ja) * | 2005-03-31 | 2009-07-01 | 株式会社東芝 | 半導体集積回路装置 |
KR100600301B1 (ko) * | 2005-05-25 | 2006-07-13 | 주식회사 하이닉스반도체 | 면적이 감소된 페이지 버퍼 회로와, 이를 포함하는 플래시메모리 장치 및 그 프로그램 동작 방법 |
KR100624299B1 (ko) * | 2005-06-29 | 2006-09-19 | 주식회사 하이닉스반도체 | 데이터 입출력 속도를 개선시키는 구조를 가지는 플래시메모리 장치의 데이터 입출력 회로 |
JP4664813B2 (ja) * | 2005-12-21 | 2011-04-06 | 株式会社東芝 | 半導体記憶装置 |
JP2007280505A (ja) * | 2006-04-06 | 2007-10-25 | Toshiba Corp | 半導体記憶装置 |
JP4956087B2 (ja) * | 2006-08-07 | 2012-06-20 | 株式会社東芝 | 半導体記憶装置 |
JP2008097736A (ja) * | 2006-10-13 | 2008-04-24 | Spansion Llc | 半導体装置およびその制御方法 |
-
2009
- 2009-01-27 JP JP2009015700A patent/JP5197406B2/ja not_active Expired - Fee Related
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2010
- 2010-01-26 US US12/693,798 patent/US8228744B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2010176728A (ja) | 2010-08-12 |
US8228744B2 (en) | 2012-07-24 |
US20100188913A1 (en) | 2010-07-29 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20110302 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120813 |
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A131 | Notification of reasons for refusal |
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A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20121105 |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20160215 Year of fee payment: 3 |
|
R151 | Written notification of patent or utility model registration |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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S111 | Request for change of ownership or part of ownership |
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R350 | Written notification of registration of transfer |
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