JP3383427B2 - 不揮発性半導体装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、不揮発性半導体装置に
関する。

【０００２】

【従来の技術】電気的に情報の書き換えが可能である不
揮発性半導体装置（半導体メモリ）においては、書き込
み／消去のメモリセルを選択するために、ソースとメモ
リセルとの間あるいはドレインとメモリセルとの間に選
択ゲートを設けている。

【０００３】このメモリセルを複数配列したセルアレイ
の一例を図１９および図２０に示す。図１９において、
１０１は制御ゲートを示し、１０２は選択ゲートを示
し、１０３はソースコンタクト部を示し、１０４は素子
分離領域をそれぞれ示す。このセルアレイは、図２０
（Ａ）に示すように、シリコン基板等のような半導体基
板のウエル１０５上にゲート絶縁膜１０６を介して複数
の制御ゲート１０１が配置されており、そのメモリセル
領域の両側に選択ゲート１０２ａ，１０２ｂが設けられ
ている。また、選択ゲート１０２ｂの側方には、ソース
コンタクト部１０３が設けられており、そのさらに側方
には他の選択ゲート１０２ｃが設けられている。なお、
図中１０７はトンネル酸化膜を示す。

【０００４】メモリセルのゲート１０１，１０２は、電
極層である２つのポリシリコン層を有するスタック積層
構造のゲートである。すなわち、図２０（Ａ）に示すよ
うに、２つのポリシリコン層１０１ａ，１０１ｂと、そ
の間に形成されたシリコン酸化膜やＯＮＯ（オキサイド
・ナイトライド・オキサイド）積層膜からなる絶縁膜１
０１ｃとから構成されており、これにより２つのポリシ
リコン層１０１ａ，１０１ｂが絶縁されている。２つの
ポリシリコン層のうち下層のポリシリコン層１０１ｂは
電気的にフローティング状態である浮遊ゲートであり、
ここに電子を蓄積して情報を保持する（電荷蓄積層）。
上層のポリシリコン層１０１ａはいわゆる制御ゲートで
あり、ここに電圧を印加して浮遊ゲートに電子を注入す
る。

【０００５】一方、選択ゲート１０２は、ある一定の閾
値で通電をスイッチングするためのものであり、通常の
トランジスタのように使用する。このため、制御ゲート
１０１のように電気的にフローティング状態である部分
は必要ない。このため、選択ゲート１０２においては、
上記のスタック積層構造のゲートの２つのポリシリコン
層を電気的に導通させて一つのゲートとして用いる必要
がある。そこで、このような選択ゲートを持つ不揮発性
半導体装置では、浮遊ゲートに対応する下層のポリシリ
コン層および制御ゲートに対応する上層のポリシリコン
層の両方と配線との間でコンタクトをとる構成となる。
このコンタクトは、選択ゲートの抵抗を考慮し、通常ビ
ット線の数百本に一箇所程度設けられる。

【０００６】この選択ゲートにコンタクトを形成する方
法を以下に示す。

【０００７】まず、図２１（Ａ）に示すように、半導体
基板のウエル１１１上に通常のＬＯＣＯＳ法によりＬＯ
ＣＯＳを形成する。次いで、バッファ酸化膜をエッチン
グにより除去した後、トンネル酸化膜等のゲート絶縁膜
１１２を形成し、さらに浮遊ゲートとなる第１のポリシ
リコン層１１３を形成する。次いで、図２１（Ｂ）に示
すように、メモリセルとなる領域のポリシリコン層１１
３をパタ―ニングし、その上にＯＮＯ膜等の絶縁膜１１
４を形成する。さらに、その上に制御ゲートとなる第２
のポリシリコン層１１５を形成する。次いで、図２１
（Ｃ）に示すように、メモリセル領域のゲート加工を行
い、周辺のゲート加工も行う。このとき、選択ゲートと
配線との間のコンタクトをとる領域の第２のポリシリコ
ン層１１５を除去する。最後に、図２１（Ｄ）に示すよ
うに、この上に層間絶縁膜１１７を形成した後、フォト
リソグラフィーおよびエッチングにより層間絶縁膜１１
７にコンタクトを開け、このコンタクト１１６により第
１のポリシリコン層１１３と第２のポリシリコン層１１
５を導通させる。なお、層間絶縁膜１１７上にポリシリ
コン等からなる配線を設けてもよい。また、コンタクト
１１６は、各ポリシリコン層、ウエル、ソース等の領域
ですべて一括して作製する。

【０００８】コンタクト１１６が形成された選択ゲート
１０２の平面図を図２２に示す。ここでは、図２２
（Ａ）はソース側について示し、図２２（Ｂ）はドレイ
ン側について示す。なお、図中１１８はビット線のコン
タクト部を示す。

【０００９】選択ゲート１０２のコンタクト１１６のサ
イズは、コンタクトの大きさに加えて、フォトリソグラ
フィー工程における処理マージンを含めると、選択ゲー
ト１０２のゲート長よりも通常は大きくなる。そのた
め、選択ゲート１０２にコンタクト１１６を設ける領域
はその部分だけゲート長、すなわちポリシリコン層の幅
を広げる必要がある。

【００１０】選択ゲート１０２は図１９に示すように、
ソースあるいはドレインを挟んで対称に、すなわちそれ
ぞれの選択ゲート１０２のコンタクト１１６が対向する
ようにして形成されている。このため、選択ゲート１０
２間の距離Ｌ₁ はコンタクト１１６間の距離Ｌ₂ により
制限されてしまい、選択ゲート間の距離Ｌ₁ を小さくし
て大幅な縮小化を図ることができなかった。

【００１１】一方、上述した構成を有する不揮発性半導
体装置においては、半導体基板のウエル領域と配線との
導通をとる際に、メモリセルの外側のガ―ドリングのみ
だけでなく、メモリセル内にも何カ所かコンタクトを設
け、ウエルの電位をとり確実に一定な制御を行うことが
できるようにすることが必要である。例えば、図２３
（Ａ）および（Ｂ）に示すように、３ｐｏｌｙ−１Ａｌ
配線構造の場合、通常メモリセル内のビット線の間に周
期的にダミービット線を１〜３本形成し、ビット線のコ
ンタクト１１８の間にウエルコンタクト１１９を形成す
る。このウエルコンタクト１１９は、ビット線の数百本
に一箇所設けられる。なお、ウエルコンタクト１１９の
形成方法は、基本的には上記したコンタクトの形成方法
と同様である。

【００１２】この場合、メモリセルを縮小化すると、図
２３（Ｂ）に示すように、ビット線方向に平行な方向で
は、ウエルコンタクト１１９とドレイン側選択ゲート１
０２との間の距離（図中の矢印の部分）が短くなり、配
線と選択ゲートが短絡する恐れがある。

【００１３】同様な問題はソースと配線とのコンタクト
にも発生する。ソース領域にはイオン注入により不純物
が拡散されているが、それだけでは抵抗が高くなるた
め、何箇所かにコンタクトを設けてソースと配線アルミ
を導通させてソースの抵抗を下げている。例えば、図２
４（Ａ）および（Ｂ）に示すように、メモリセル内のダ
ミービット線を１〜３本形成し、その延長上にソースコ
ンタクトを形成する。ソースコンタクト１２０はビット
線の数本〜数十本に一箇所設けられる。

【００１４】この場合も、メモリセルを縮小化すると、
図２４（Ｂ）に示すように、ソースコンタクト１２０と
ソース側選択ゲート１０２の間の距離（図中の矢印の部
分）が短くなり、配線と選択ゲートが短絡する恐れがあ
る。

【００１５】

【発明が解決しようとする課題】本発明はかかる点に鑑
みてなされたものであり、本来の特性を維持しつつ、大
幅な縮小化を図ることができる不揮発性半導体装置を提
供することを目的とする。

【００１６】

【課題を解決するための手段】本発明の第１の発明は、
半導体基板と、前記半導体基板上にゲート絶縁膜を介し
て形成された電荷蓄積層、および前記電荷蓄積層上に絶
縁膜を介して形成された制御ゲートにより構成されてお
り、電気的に情報の書き換えが可能であるメモリセルを
複数配列してなるセルアレイと、前記半導体基板上に形
成されており、２つの電極の間に絶縁膜が挟持された積
層体で構成され、前記２つの電極間を導通させるコンタ
クト部を有する選択ゲートとを具備し、前記選択ゲート
において、それぞれの隣接する選択ゲートの前記コンタ
クト部が対向しないように配置されることを特徴とする
不揮発性半導体装置を提供する。

【００１７】本発明の第２の発明は、ウエル領域を有す
る半導体基板と、前記半導体基板上にゲート絶縁膜を介
して形成された電荷蓄積層、および前記電荷蓄積層上に
絶縁膜を介して形成された制御ゲートにより構成されて
おり、電気的に情報の書き換えが可能であるメモリセル
を複数配列してなるセルアレイと、前記ウエル領域と配
線とを導通させるウエルコンタクト部と、前記半導体基
板上に形成された選択ゲートとを具備し、前記選択ゲー
トは、前記ウエルコンタクト部を含む領域において、前
記選択ゲートと前記配線とが短絡を起こさない程度の間
隔で切断されており、前記選択ゲートはそれぞれ他の配
線で導通されていることを特徴とする不揮発性半導体装
置を提供する。

【００１８】本発明の第３の発明は、ソースおよびドレ
イン領域を有する半導体基板と、前記半導体基板上にゲ
ート絶縁膜を介して形成された電荷蓄積層、および前記
電荷蓄積層上に絶縁膜を介して形成された制御ゲートに
より構成されており、電気的に情報の書き換えが可能で
あるメモリセルを複数配列してなるセルアレイと、前記
ソース領域と配線とを導通させるソースコンタクト部
と、前記半導体基板上に形成された選択ゲートとを具備
し、前記選択ゲートは、前記ソースコンタクト部を含む
領域において、前記選択ゲートと前記配線とが短絡を起
こさない程度の間隔で切断されており、前記選択ゲート
はそれぞれ他の配線で導通されていることを特徴とする
不揮発性半導体装置を提供する。

【００１９】本発明においては、第１〜第３の発明を適
宜組み合わせて適用することができる。

【００２０】

【作用】本発明の不揮発性半導体装置は、選択ゲートに
おいて、それぞれの隣接する選択ゲートのコンタクト部
が対向しないように配置されること、および／または選
択ゲートは、ウエルコンタクト部またはソースコンタク
ト部を含む領域において、選択ゲートと配線とが短絡を
起こさない程度の間隔で切断されており、選択ゲートは
それぞれ他の配線で導通されていることを特徴としてい
る。

【００２１】上記のコンタクトの位置を総合的に考慮し
て最適化することにより、メモリセルのビット線方向の
縮小化を効率よく行うことができ、これにより本来の特
性を維持しつつ、半導体装置の大幅な縮小化を図ること
ができる。

【００２２】

【実施例】以下、図面を参照しながら本発明の実施例を
説明する。本実施例においては、ＮＡＮＤ型ＥＥＰＲＯ
Ｍのメモリセルについて説明する。

【００２３】図１は本発明の第１の発明の不揮発性半導
体装置の一実施例を示す断面図である。図中１１は半導
体基板に形成されたウエルを示す。ウエル１１上には、
ＬＯＣＯＳおよびトンネル酸化によりゲート絶縁膜１２
が形成されている。ゲート絶縁膜１２上には、第１のポ
リシリコン層１３、ＯＮＯ膜等の絶縁膜１４、および第
２のポリシリコン層１５が順次形成されている。第２の
ポリシリコン層１５には開口部１６が形成されており、
その開口部１６を介して第１のポリシリコン層１３およ
び第２のポリシリコン層１５がアルミニウム等からなる
配線層１７により電気的に接続されている。なお、図中
１８は層間絶縁膜を示す。

【００２４】上記のように、選択ゲートと配線層１７を
コンタクトさせる領域では、選択ゲートの幅を広げる必
要がある。これは、コンタクトと選択ゲートとの間の位
置合わせのマージンをとるためである。図２はドレイン
側の選択ゲート２１におけるコンタクト領域を示す平面
図である。図２に示すように、それぞれの選択ゲート２
１のコンタクト領域２２は、ドレインを挟んで片側にし
か形成されていない。すなわち、コンタクト領域２２は
ビット線の数百本毎に一対の選択ゲート２１のうち一方
のみに交互に形成されている。なお、図中２３はビット
線のコンタクトを示す。

【００２５】図２に示す配置において、例えばコンタク
トサイズが０．６μｍの場合、ゲート端からのマージン
を０．３μｍと考えると、正味１．２μｍのゲート長が
この部分では必要になる。一方、選択ゲートの通常のゲ
ート長は０．４μｍのため、約３倍の長さになる。

【００２６】ドレインに必要な領域はビット線方向の長
さにして最低１．５μｍ程度であると考えられる。一
方、配線層と選択ゲートとのコンタクト領域２２をドレ
インと対称に配置した場合、コンタクト領域２２と選択
ゲート２１間の分離幅を０．４μｍとすると、従来の配
置では図３に示すように、コンタクトのない通常の領域
の選択ゲート間の距離は２．０μｍとなり、無駄なスペ
ースとなる。しかしながら、図２に示す配置において
は、片側だけにコンタクト領域があるので、選択ゲート
２１の幅を狭めることができる。すなわち、図３に示す
従来の配置では、選択ゲート間の距離がｋ＋２ｍとなる
のに対し、図２に示す本実施例においては選択ゲート間
の距離がｋ＋ｍで良い。

【００２７】図４は本発明の第１の発明の不揮発性半導
体装置の他の実施例を示す平面図である。図４に示す配
置においては、一方の選択ゲート２３のコンタクト領域
２４と、他方の選択ゲート２５のコンタクト領域２６と
は同一ビット線上にはなく、ビット線にして数百本おき
に形成されている。この場合には、ソース側において
も、コンタクト領域を２つの選択ゲート２３，２５に交
互に設けて選択ゲートの幅を狭めることができる。

【００２８】図５（Ａ）および（Ｂ）は本発明の第２の
発明の不揮発性半導体装置の一実施例を示す平面図およ
び断面図である。具体的には、図５は本発明の第２の発
明のＮＡＮＤ型ＥＥＰＲＯＭのウエルコンタクト付近の
平面図および断面図である。図５（Ａ）においては、制
御ゲート３１の間の選択ゲート３２、すなわちウエルコ
ンタクトのビット線方向に接する選択ゲートがウエルコ
ンタクト３３近傍で切断されている。切断されている選
択ゲート３２の間隔は、選択ゲートと配線とが短絡を起
こさない程度に設定する。このようにすることにより、
ドレイン側の選択ゲート同士の間隔を狭めることができ
る。

【００２９】この場合、図６（Ａ）および（Ｂ）に示す
ように、他の配線層３４を用いて切断された選択ゲート
３２を電気的に接続させる必要がある。この他の配線層
３４としては、ドレイン側の選択ゲートと導通をとる配
線層を用いることができる。なお、図６（Ａ）は選択ゲ
ート３２が上層および下層の２層構造である場合を示
し、図６（Ｂ）は選択ゲート３２が１層構造である場合
を示す。いずれの場合であっても、ウエルコンタクト３
３と選択ゲートコンタクト３５が交互に配置されてお
り、ウエルコンタクト３３の部分で分断された選択ゲー
ト３２が配線層により導通している。

【００３０】次に、このウエルコンタクトの形成方法に
ついて図７（Ａ）〜図９（Ｂ）を用いて簡単に説明す
る。なお、図７（Ａ），図８（Ａ），および図９（Ａ）
は平面図を示し、図７（Ｂ），図８（Ｂ），および図９
（Ｂ）はそれぞれ図７（Ａ），図８（Ａ），および図９
（Ａ）の断面図を示す。また、便宜上ウエルコンタクト
領域と選択ゲートコンタクト領域を同時に示す。

【００３１】まず、図７（Ａ）および（Ｂ）に示すよう
に、シリコン基板に必要なウエル１１を形成した後、Ｌ
ＯＣＯＳ法によりＬＯＣＯＳを形成する。次いで、バッ
ファ酸化膜をエッチングにより除去した後、トンネル酸
化を行い、ゲート絶縁膜１２を形成する。次いで、ゲー
ト絶縁膜１２上に浮遊ゲートとなる第１のポリシリコン
層１３を形成する。さらに、その上にＯＮＯ膜等の絶縁
膜１４および第２のポリシリコン層１５を形成する。次
いで、メモリセル、周辺部のゲート形成を行うと同時に
選択ゲートへのコンタクトの部分の第２のポリシリコン
層１５もエッチングにより除去する。

【００３２】次に、図８（Ａ）および（Ｂ）に示すよう
に、フォトリソグラフィーおよびエッチングによりウエ
ルコンタクトとなる領域３６の選択ゲート３２の第１の
ポリシリコン層１３、絶縁膜１４、および第２のポリシ
リコン層１５を除去する。なお、この後に、層間絶縁膜
を堆積し、その上に第３のポリシリコン層を配線層とし
て形成してパターニングしてもよい。

【００３３】次に、図９（Ａ）および（Ｂ）に示すよう
に、コンタクトを開孔する位置をレジストパターニング
し、エッチングによりコンタクトを形成する。コンタク
トは、各ポリシリコン層、ウエル、ソース等のコンタク
トをすべて一括して形成する。ここで、ウエルのコンタ
クト部分が断面図に表れていないが、これは選択ゲート
と同一直線上にはウエルコンタクトは形成されないため
である。最後に、アルミニウム等を堆積しパターニング
することにより配線層３４を形成する。

【００３４】図１０（Ａ）および（Ｂ）は本発明の第３
の発明の不揮発性半導体装置の一実施例を示す平面図お
よび断面図である。具体的には、図１０は本発明の第３
の発明のＮＡＮＤ型ＥＥＰＲＯＭのソースコンタクト付
近の平面図および断面図である。図１０（Ａ）において
は、制御ゲート４１の間の選択ゲート４２、すなわちソ
ースコンタクトのビット線方向に接する選択ゲートがソ
ースコンタクト４３近傍で切断されている。切断されて
いる選択ゲート４２の間隔は、選択ゲートと配線とが短
絡を起こさない程度に設定する。このようにすることに
より、ドレイン側の選択ゲート同士の間隔を狭めること
ができる。

【００３５】この場合、第２の発明の場合と同様に、図
１１（Ａ）および（Ｂ）に示すように、他の配線層４４
を用いて切断された選択ゲート４２を電気的に接続させ
る必要がある。この他の配線層４４としては、ドレイン
側の選択ゲートと導通をとる配線層を用いることができ
る。なお、図１１（Ａ）は選択ゲート４２が上層および
下層の２層構造である場合を示し、図１１（Ｂ）は選択
ゲート４２が１層構造である場合を示す。いずれの場合
であっても、ソースコンタクト４３と選択ゲートコンタ
クト４５が交互に配置されており、ソースコンタクト４
３の部分で分断された選択ゲート４２が配線層により導
通している。

【００３６】次に、このソースコンタクトの形成方法に
ついて図１２（Ａ）〜図１３（Ｂ）を用いて簡単に説明
する。なお、図１２（Ａ）および図１３（Ａ）は平面図
を示し、図１２（Ｂ）および図１３（Ｂ）はそれぞれ図
１２（Ａ）および図１３（Ａ）の断面図を示す。また、
便宜上ソースコンタクト領域と選択ゲートコンタクト領
域を同時に示す。

【００３７】まず、シリコン基板に必要なウエル１１を
形成した後、ＬＯＣＯＳ法によりＬＯＣＯＳを形成す
る。次いで、バッファ酸化膜をエッチングにより除去し
た後、トンネル酸化を行い、ゲート絶縁膜１２を形成す
る。次いで、ゲート絶縁膜１２上に浮遊ゲートとなる第
１のポリシリコン層１３を形成する。さらに、その上に
ＯＮＯ膜等の絶縁膜１４および第２のポリシリコン層１
５を形成する。次いで、メモリセル、周辺部のゲート形
成を行うと同時に選択ゲートへのコンタクトの部分の第
２のポリシリコン層１５もエッチングにより除去する。

【００３８】次に、図１２（Ａ）および（Ｂ）に示すよ
うに、フォトリソグラフィーおよびエッチングによりソ
ースコンタクトとなる領域４６の選択ゲート４２の第１
のポリシリコン層１３、絶縁膜１４、および第２のポリ
シリコン層１５を除去する。なお、この後に、層間絶縁
膜を堆積し、その上に第３のポリシリコン層を配線層と
して形成してパターニングしてもよい。

【００３９】次に、図１３（Ａ）および（Ｂ）に示すよ
うに、コンタクトを開孔する位置をレジストパターニン
グし、エッチングによりコンタクトを形成する。コンタ
クトは、各ポリシリコン層、ウエル、ソース等のコンタ
クトをすべて一括して形成する。最後に、アルミニウム
等を堆積しパターニングすることにより配線層４４を形
成する。

【００４０】図１４〜図１８は、本発明の第１〜第３の
発明を組み合わせてなるＮＡＮＤ型ＥＥＰＲＯＭのセル
アレイの模式的な平面図である。

【００４１】図１４に示すセルアレイでは、ウエルコン
タクト（図中、Ｗcon と記す）がビット線５１２本おき
に一個、選択ゲートコンタクト（図中、ＳＧcon と記
す）がビット線１０２４本おきに一個、ソースコンタク
ト（図中、Ｓcon と記す）がビット線５１２本おきに一
個の割合で形成されている。なお、図１４〜図１６にお
いて、実線はＳＤＧ（ソース、ドレイン、ゲート領域）
またはゲートを表し、破線は第１配線層を表し、一点鎖
線は第２配線層を表す。

【００４２】このセルアレイでは、ソース側、ドレイン
側とも選択ゲートのコンタクトが一対の選択ゲートの一
方に交互に配置されている。また、ソースコンタクトお
よびウエルコンタクトに隣接する選択ゲートの一方がコ
ンタクト近傍で切断されている。なお、切断されている
選択ゲートは他の配線層により電気的に接続されてい
る。このような配置のセルアレイは、ビット線方向のサ
イズの縮小がコンタクト形成のために制限されることは
なく、実際に従来に比べて８〜９％のサイズの縮小が実
現できる。

【００４３】図１５に示すセルアレイでは、ウエルコン
タクトがビット線５１２本おきに一個、選択ゲートコン
タクトがビット線１０２４本おきに一個、ソースコンタ
クトがビット線３２本おきに一個の割合で形成されてい
る。

【００４４】このセルアレイでは、ソースコンタクトに
隣接する選択ゲートを切断していない。ソースは、基本
的に拡散層のみで導通をさせるため、図１４に示すよう
に、コンタクトの数がビット線数百本に一個の割合であ
ると、当然スピードが遅くなり、また、ソース端におい
て電位が上がってしまうことが考えられる。そこで、図
１５のセルアレイでは、できるだけコンタクト数を多く
して抵抗を下げている。なお、ドレイン側は図１４とま
ったく同じ構造を有している。このような配置のセルア
レイにおいても、ビット線方向のサイズの縮小がコンタ
クト形成のために制限されることはなく、実際に従来に
比べて７〜８％のサイズの縮小が実現できる。

【００４５】図１６に示すセルアレイでは、ウエルコン
タクトがビット線５１２本おきに一個、選択ゲートコン
タクトがビット線５１２本おきに一個、ソースコンタク
トがビット線３２本おきに一個の割合で形成されてい
る。

【００４６】このセルアレイでは、ウエルコンタクトの
両側の選択ゲートが切断され、ソース側の選択ゲートを
切断していない。一方、ソース線の分割数は図１４およ
び図１５に示すものよりも多くなっている。このような
配置のセルアレイにおいても、ビット線方向のサイズの
縮小がコンタクト形成のために制限されることはなく、
実際に従来に比べて９〜１０％のサイズの縮小が実現で
きる。

【００４７】図１７に示すセルアレイでは、ウエルコン
タクトがビット線５１２本おきに一個、選択ゲートコン
タクトがビット線５１２本おきに一個、ソースコンタク
トがビット線２５６本おきに一個の割合で形成されてい
る。

【００４８】このセルアレイでは、ソース側、ドレイン
側とも選択ゲートのコンタクトが一対の選択ゲートの一
方に交互に配置されている。ウエルコンタクトの両側の
選択ゲートが切断され、ソース側の選択ゲートを切断し
ていない。このような配置のセルアレイにおいても、ビ
ット線方向のサイズの縮小がコンタクト形成のために制
限されることはなく、実際に従来に比べて９〜１０％の
サイズの縮小が実現できる。

【００４９】図１８に示すセルアレイでは、ウエルコン
タクトがビット線５１２本おきに一個、選択ゲートコン
タクトがビット線５１２本おきに一個、ソースコンタク
トがビット線５１２本おきに一個の割合で形成されてい
る。

【００５０】このセルアレイでは、ウエルコンタクトお
よびソースコンタクトの両側の選択ゲートが切断されて
いる。このような配置のセルアレイにおいても、ビット
線方向のサイズの縮小がコンタクト形成のために制限さ
れることはなく、実際に従来に比べて２％程度のサイズ
の縮小が実現できる。

【００５１】このように本発明は、第１〜第３の発明を
適宜選択して最適化することができる。

【００５２】

【発明の効果】以上説明した如く本発明の不揮発性半導
体装置は、選択ゲートにおいて、それぞれの隣接する選
択ゲートのコンタクト部が対向しないように配置される
こと、および／または選択ゲートは、ウエルコンタクト
部またはソースコンタクト部を含む領域において、選択
ゲートと配線とが短絡を起こさない程度の間隔で切断さ
れており、選択ゲートはそれぞれ他の配線で導通されて
いることを特徴とするので、メモリセルのビット線方向
の縮小化を容易に実現することができ、本来の特性を維
持しつつ、大幅な縮小化を図ることができるものであ
る。

【図面の簡単な説明】

【図１】本発明の第１の発明の不揮発性半導体装置の一
実施例を示す断面図。

【図２】図１に示す不揮発性半導体装置の選択ゲートと
配線層のコンタクト領域を示す平面図。

【図３】従来の不揮発性半導体装置の選択ゲートと配線
層のコンタクト領域を示す平面図。

【図４】本発明の第１の発明の不揮発性半導体装置の他
の実施例を示す断面図。

【図５】（Ａ）は本発明の第２の発明の不揮発性半導体
装置の他の実施例を示す平面図、（Ｂ）は（Ａ）のＡ−
Ａ線に沿う断面図。

【図６】（Ａ）および（Ｂ）は切断された選択ゲートと
配線層との間の導通を説明するための図。

【図７】（Ａ）はウエルコンタクトの形成方法を説明す
るための平面図、（Ｂ）は（Ａ）の断面図。

【図８】（Ａ）はウエルコンタクトの形成方法を説明す
るための平面図、（Ｂ）は（Ａ）の断面図。

【図９】（Ａ）はウエルコンタクトの形成方法を説明す
るための平面図、（Ｂ）は（Ａ）の断面図。

【図１０】（Ａ）は本発明の第３の発明の不揮発性半導
体装置の一実施例を示す平面図、（Ｂ）は（Ａ）のＢ−
Ｂ線に沿う断面図。

【図１１】（Ａ）および（Ｂ）は切断された選択ゲート
と配線層との間の導通を説明するための図。

【図１２】（Ａ）はソースコンタクトの形成方法を説明
するための平面図、（Ｂ）は（Ａ）の断面図。

【図１３】（Ａ）はソースコンタクトの形成方法を説明
するための平面図、（Ｂ）は（Ａ）の断面図。

【図１４】本発明の不揮発性半導体装置の他の実施例を
説明するための図。

【図１５】本発明の不揮発性半導体装置の他の実施例を
説明するための図。

【図１６】本発明の不揮発性半導体装置の他の実施例を
説明するための図。

【図１７】本発明の不揮発性半導体装置の他の実施例を
説明するための図。

【図１８】本発明の不揮発性半導体装置の他の実施例を
説明するための図。

【図１９】従来の不揮発性半導体装置のセルアレイを示
す平面図。

【図２０】（Ａ）は図１９のＣ−Ｃ線に沿う断面図、
（Ｂ）は図１９のＤ−Ｄ線に沿う断面図。

【図２１】（Ａ）〜（Ｄ）は選択ゲートにコンタクトを
形成する方法を説明するための断面図。

【図２２】（Ａ）および（Ｂ）は選択ゲートにコンタク
トが形成された状態を示す平面図。

【図２３】（Ａ）はウエルコンタクトと選択ゲートとの
位置関係を説明するための平面図、（Ｂ）は（Ａ）のＥ
−Ｅ線に沿う断面図。

【図２４】（Ａ）はソースコンタクトと選択ゲートとの
位置関係を説明するための平面図、（Ｂ）は（Ａ）のＦ
−Ｆ線に沿う断面図。

【符号の説明】

１１…ウエル、１２…ゲート絶縁膜、１３…第１のポリ
シリコン層、１４…絶縁膜、１５…第２のポリシリコン
層、１６…開口部、１７，３４，４４…配線層、１８…
層間絶縁膜、２１，２３，２５，３２，４２…選択ゲー
ト、２２，２４，２６…コンタクト領域、３１，４１…
制御ゲート、３３，４３…ウエルコンタクト、３５，４
５…選択ゲートコンタクト、３６，４６…コンタクト領
域。

フロントページの続き (72)発明者 田中 智晴 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝研究開発センター内 (72)発明者 遠藤 哲郎 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝研究開発センター内 (72)発明者 白田 理一郎 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝研究開発センター内 (56)参考文献 特開 平６−112501（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 29/788

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 ウエル領域を有する半導体基板と、 前記半導体基板上にゲート絶縁膜を介して形成された電
   荷蓄積層、および前記電荷蓄積層上に絶縁膜を介して形
   成された制御ゲートにより構成されており、電気的に情
   報の書き換えが可能であるメモリセルを複数配列してな
   るセルアレイと、 前記ウエル領域と配線とを導通させるウエルコンタクト
   部と、 前記半導体基板上に形成された選択ゲートと、 を具備する不揮発性半導体装置であって、 前記選択ゲートは、前記ウエルコンタクト部を含む領域
   において、前記選択ゲートと前記配線とが短絡を起こさ
   ない程度の間隔で切断されており、前記選択ゲートはそ
   れぞれ他の配線で導通されていることを特徴とする不揮
   発性半導体装置。
2. 【請求項２】 ソースおよびドレイン領域を有する半導
   体基板と、 前記半導体基板上にゲート絶縁膜を介して形成された電
   荷蓄積層、および前記電荷蓄積層上に絶縁膜を介して形
   成された制御ゲートにより構成されており、電気的に情
   報の書き換えが可能であるメモリセルを複数配列してな
   るセルアレイと、 前記ソース領域と配線とを導通させるソースコンタクト
   部と、 前記半導体基板上に形成された選択ゲートと、 を具備する不揮発性半導体装置であって、 前記選択ゲートは、前記ソースコンタクト部を含む領域
   において、前記選択ゲートと前記配線とが短絡を起こさ
   ない程度の間隔で切断されており、前記選択ゲートはそ
   れぞれ他の配線で導通されていることを特徴とする不揮
   発性半導体装置。
3. 【請求項３】 ウエル並びにソースおよびドレイン領域
   を有する半導体基板と、 前記半導体基板上にゲート絶縁膜を介して形成された電
   荷蓄積層、および前記電荷蓄積層上に絶縁膜を介して形
   成された制御ゲートにより構成されており、電気的に情
   報の書き換えが可能であるメモリセルを複数配列してな
   るセルアレイと、 前記ウエル領域と配線とを導通させるウエルコンタクト
   部と、 前記ソース領域と配線とを導通させるソースコンタクト
   部と、 前記半導体基板上に形成されており、２つの電極の間に
   絶縁膜が挟持された積層体で構成され、前記２つの電極
   間を導通させるコンタクト部を有する選択ゲートと、 を具備する不揮発性半導体装置であって、 前記選択ゲートにおいて、それぞれの選択ゲートの前記
   コンタクト部が対向しないように配置されており、前記
   選択ゲートは、前記ウエルコンタクト部および前記ソー
   スコンタクト部からなる群より選ばれた少なくとも一つ
   を含む領域において、前記選択ゲートと前記配線とが短
   絡を起こさない程度の間隔で切断されており、前記選択
   ゲートはそれぞれ他の配線で導通されていることを特徴
   とする不揮発性半導体装置。