JP5477284B2 - 半導体記憶装置、メモリセルアレイ、半導体記憶装置の製造方法および駆動方法 - Google Patents
半導体記憶装置、メモリセルアレイ、半導体記憶装置の製造方法および駆動方法 Download PDFInfo
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Description
前記第二の抵抗変化層に接続された第二の配線層と、を有する。
図5は、本発明の第一の実施形態の半導体記憶装置の構造を示した断面図である。 図5に示すように、本実施形態の半導体記憶装置では、半導体層である半導体基板101内にp型半導体領域102が形成され、そのp型半導体領域102の上に絶縁膜105を挟んで選択電極106が形成されている。また、選択電極106の両側におけるp型半導体領域102内に、自己整合的に第一のn型半導体領域103および第二のn型半導体領域104が形成されている。
図8は、本発明の第二の実施形態の半導体記憶装置の構造を示した断面図である。なお、図8において、図5と同じ構成には同じ符号を付し、その説明を省略することがある。
図10は、本発明の第三の実施形態の半導体記憶装置の構造を示した断面図である。なお、図10において、図8と同じ構成には同じ符号を付し、その説明を省略することがある。
図12は、本発明の第四の実施形態の半導体記憶装置の構造を示した断面図である。なお、図12において、図8と同じ構成には、同じ符号を付し、その説明を省略することがある。また、図12における半導体記憶装置は、選択電極が半導体基板内に埋め込まれている点に特徴がある。
図14は、本発明の第五の実施形態の半導体記憶装置の構造を示した断面図である。なお、図14において、図5と同じ構成には、同じ符号を付し、その説明を省略することがある。
Claims (16)
- 第一の導電型の半導体領域と、
前記半導体領域と絶縁膜を挟んで接続された選択電極と、
前記選択電極の両側における前記半導体領域内に形成された第二の導電型の第一の半導体領域および第二の半導体領域と、
前記第一の半導体領域に接続された第一の抵抗変化層と、
前記第二の半導体領域に接続された第二の抵抗変化層と、
前記第一の抵抗変化層に接続された第一の配線層と、
前記第二の抵抗変化層に接続された第二の配線層と、を有し、
前記選択電極は、前記半導体領域に埋め込まれている、半導体記憶装置。 - 第一の導電型の半導体領域と、
前記半導体領域と絶縁膜を挟んで接続された選択電極と、
前記選択電極の両側における前記半導体領域内に形成された第二の導電型の第一の半導体領域および第二の半導体領域と、
前記第一の半導体領域に接続された第一の抵抗変化層と、
前記第二の半導体領域に接続された第二の抵抗変化層と、
前記第一の抵抗変化層に接続された第一の配線層と、
前記第二の抵抗変化層に接続された第二の配線層と、を有し、
前記半導体領域内の、前記第一の半導体領域および前記第二の半導体領域の間に素子分離領域が形成されている、半導体記憶装置。 - 請求の範囲第1項または第2項に記載の半導体記憶装置において、
前記第一の抵抗変化層および前記第二の抵抗変化層のそれぞれは、第一のビア層を挟んで前記第一の半導体領域および前記第二の半導体領域のそれぞれに接続されている、半導体記憶装置。 - 請求の範囲3項に記載の半導体記憶装置において、
前記第一の配線層および前記第二の配線層のそれぞれは、第二のビア層を挟んで前記第一の抵抗変化層および前記第二の抵抗変化層のそれぞれに接続されている、半導体記憶装置。 - 請求の範囲第1項ないし第4項のいずれか1項に記載の半導体記憶装置において、
前記第一の抵抗変化層および前記第二の抵抗変化層は、絶縁層を金属で挟んだMIM構造を有する、半導体記憶装置。 - 請求の範囲第1項ないし第4項のいずれか1項に記載の半導体記憶装置において、
前記第一の抵抗変化層および前記第二の抵抗変化層は、相変化層である、半導体記憶装置。 - 請求の範囲第1項ないし第6項のいずれか1項に記載の半導体記憶装置において、
前記半導体領域内の第一導電型の不純物濃度が1E+18cm−2以上であり、前記第一の半導体領域内および前記第二の半導体領域内の不純物濃度が1E+18cm−2以上である、半導体記憶装置。 - 請求の範囲第1項ないし第6項のいずれか1項に記載の半導体記憶装置において、
前記半導体領域内の第一導電型の不純物濃度が1E+19cm−2以上であり、前記第一の半導体領域内および前記第二の半導体領域内の不純物濃度が1E+19cm−2以上である、半導体記憶装置。 - 請求の範囲第1項ないし第8項のいずれか1項に記載の半導体記憶装置を単位メモリセルとして有し、また、複数のビット線と、複数のワード線とを有するメモリセルアレイであって、
前記単位メモリセルは、前記ビット線の延伸方向および前記ワード線の延伸方向のそれぞれに複数並べられ、各メモリセルの選択電極が前記ワード線に接続され、各メモリセルの第一の配線層および第二の配線層が前記ビット線に接続され、
前記単位メモリセルの半導体領域が連続し、かつ、導通している、メモリセルアレイ。 - 半導体層内に第一の導電型の半導体領域を形成する第一工程と、
前記半導体領域と絶縁膜を挟んで接続する選択電極を形成し、当該選択電極の両側における半導体領域内に、第二の導電型の第一の半導体領域および第二の半導体領域を形成する第二の工程と、
前記第一の半導体領域の上に第一の抵抗変化層を形成し、前記第二の半導体領域の上に第二の抵抗変化層を形成する第三の工程と、
前記第一の抵抗変化層の上に第一の配線層を形成し、前記第二の抵抗変化層の上に第二の配線層を形成する第四の工程と、を含み、
前記第二の工程は、
前記半導体領域に第二の導電型の不純物をイオン注入し、前記半導体領域内に第二の導電型の不純物領域を形成する工程と、
前記半導体領域および前記不純物領域の所定領域に溝を形成する工程と、
前記溝内に前記絶縁膜を挟んで選択電極を形成すると共に、前記不純物領域を前記第一の半導体領域および前記第二の半導体領域として形成する工程と、を含む、半導体記憶装置の製造方法。 - 半導体層内に第一の導電型の半導体領域を形成する第一工程と、
前記半導体領域と絶縁膜を挟んで接続する選択電極を形成し、当該選択電極の両側における半導体領域内に、第二の導電型の第一の半導体領域および第二の半導体領域を形成する第二の工程と、
前記第一の半導体領域の上に第一の抵抗変化層を形成し、前記第二の半導体領域の上に第二の抵抗変化層を形成する第三の工程と、
前記第一の抵抗変化層の上に第一の配線層を形成し、前記第二の抵抗変化層の上に第二の配線層を形成する第四の工程と、を含み、
前記第二の工程は、
前記半導体領域の上に前記絶縁膜を挟んで前記選択電極を形成する工程と、
前記選択電極をマスクとして、前記半導体領域に第二の導電型の不純物をイオン注入し
て、自己整合的に前記第二の導電型の第一の半導体領域および前記第二の半導体領域を形
成する工程と、
前記半導体領域内に素子分離領域を形成した後、当該素子分離領域の上に前記選択電極を形成する工程と、を含む、半導体記憶装置の製造方法。 - 請求の範囲第10項または第11項に記載の半導体記憶装置の製造方法において、
前記第三の工程は、
第一の層間膜を堆積し、当該第一の層間膜に、前記第一の半導体領域および前記第二の半導体領域のそれぞれと連通するビアを開け、各ビアの中に金属を堆積して、前記第一の半導体領域および前記第二の半導体領域のそれぞれと接続する第一のビア層を形成する工程と、
前記第一の半導体領域と接続する第一ビア層の上に前記第一の抵抗変化層を形成し、前記第二の半導体領域と接続する第一ビア層の上に前記第二の抵抗変化層を形成する工程と、を含む、半導体記憶装置の製造方法。 - 請求の範囲第12項に記載の半導体記憶装置の製造方法において、
前記第四の工程は、
第二の層間膜を堆積し、当該第二の層間膜に、前記第一の抵抗変化層および前記第二の抵抗変化層のそれぞれに連通するビアを開け、各ビアの中に金属を堆積して、前記第一の抵抗変化層および前記第二の抵抗変化層のそれぞれと接続する第二のビア層を形成する工程と、
前記第一の抵抗変化層と接続された第二のビア層の上に前記第一の配線層を形成し、前記第二の抵抗変化層と接続された第二のビア層の上に前記第二の配線層を形成する工程と、を含む、半導体記憶装置の製造方法。 - 請求の範囲第10項ないし第13項のいずれか1項に記載の半導体記憶装置の製造方法において、
前記第一の抵抗変化層および前記第二の抵抗変化層は、絶縁層を金属で挟んだMIM構造を有する、半導体記憶装置の製造方法。 - 請求の範囲第10項ないし第13項のいずれか1項に記載の半導体記憶装置の製造方法において、
前記第一の抵抗変化層および前記第二の抵抗変化層は、相変化層を有する、半導体記憶装置の製造方法。 - 請求の範囲第1項ないし第8項のいずれか1項に記載の半導体記憶装置の駆動方法であって、
前記半導体領域の電位を基準電位とし、前記第一の抵抗変化層および第二の抵抗変化層のうち情報の読み出しまたは書き換えを行う抵抗変化層に接続された前記第一の配線層または前記第二の配線層と、前記選択電極とに逆極性の読み出し電圧を印加して、情報の読み出しまたは書き換えを行う、半導体記憶装置の駆動方法。
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