KR100704023B1 - 메모리셀의 데이터 판독 정확성이 개선되는 더미 비트라인구조의 불휘발성 반도체 메모리 장치 - Google Patents

메모리셀의 데이터 판독 정확성이 개선되는 더미 비트라인구조의 불휘발성 반도체 메모리 장치 Download PDF

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Abstract

메모리셀의 데이터 판독 정확성이 개선되는 더미 비트라인 구조의 불휘발성 반도체 메모리 장치가 게시된다. 본 발명의 불휘발성 반도체 메모리 장치는 노말 비트라인 및 더미 비트라인을 구비한다. 상기 더미 비트라인은 다수개의 더미 비트단락들을 가진다. 또한, 본 발명의 불휘발성 반도체 메모리 장치는 공통소스라인 및 웰(WELL)을 구비한다. 상기 더미 비트단락들 중의 일부는 상기 공통소스라인과 연결되며, 상기 더미 비트단락들 중의 다른 일부는 상기 웰(WELL)에 연결된다. 따라서, 본 발명의 불휘발성 반도체 메모리 장치에서는, 더미 비트라인에 인접하는 노말 비트라인의 메모리셀에 대해서도, 선택되는 메모리셀의 데이터는 안정적으로 독출될 수 있다.
더미 비트라인, 판독, 정확성, 반도체, 메모리, 불휘발성

Description

메모리셀의 데이터 판독 정확성이 개선되는 더미 비트라인 구조의 불휘발성 반도체 메모리 장치{Non volatile Semiconductor Memory Device for improving accuracy in reading out the data of selected memory cell with dummy bitline}
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 불휘발성 반도체 메모리 장치의 셀어레이의 일부를 나타내는 회로도이다.
도 2는 도 1의 회로도에서 노말 비트라인, 더미 비트라인, 공통소스라인을 나타내는 레이아웃 도면이다.
도 3은 본 발명의 일실시예에 따른 불휘발성 반도체 메모리 장치의 셀어레이의 일부를 나타내는 회로도이다.
도 4는 도 3의 회로도에서 노말 비트라인, 더미 비트라인, 공통소스라인을 웰 영역과 함께 나타내는 레이아웃 도면이다.
도 5는 종래기술과 본 발명의 효과를 설명하기 위한 도면이다.
도 6은 본 발명의 다른 일실시예에 따른 불휘발성 반도체 메모리 장치의 셀어레이의 일부에서, 노말 비트라인, 더미 비트라인, 공통소스라인을 웰 영역과 함 께 나타내는 레이아웃 도면이다.
* 도면의 주요부분에 대한 부호의 설명 *
BL: 노말 비트라인부 DBL: 더미 비트라인
CSL: 공통소스라인
DBL_U, DBL_M, DBL_D: 더미 비트단락
본 발명은 불휘발성 반도체 메모리 장치에 관한 것으로서, 특히 더미 비트라인을 가지는 불휘발성 반도체 메모리 장치에 관한 것이다.
일반적으로, 불휘발성 반도체 메모리 장치는, 공정상의 잇점을 위하여, 데이터의 유효한 저장에 이용되지 않는 비트라인(이하, '더미 비트라인'이라 함)을 채용하고 있다. 더미 비트라인을 통하여, 비트라인 상층부의 배선과 하층부의 배선이 연결된다. 이와 같이, 더미 비트라인을 통하여, 상층부의 배선과 하층부의 배선이 연결되는 예에는, 공통소스라인이 있다. 상기 공통소스라인은 통하여, 상기 노말 비트라인(본 명세서에서는, 데이터의 유효한 저장을 위하여 사용되는 비트라인을 말함)에 연결되는 노말 메모리셀(본 명세서에서는, 데이터를 유효하게 저장할 수 있는 메모리셀을 말함)들의 소스전압으로 작용하는 전압이 제공된다. 공통소스라인 의 전압레벨은 상대적으로 느리게 안정화되며, 또한, 노말 비트라인이 메모리셀(MC)의 데이터를 센싱하는 시점에서, 상기 공통소스라인(CSL)의 전압레벨은 하강하는 현상이 발생된다.
한편, 불휘발성 반도체 메모리 장치에서는, 대응하는 노말 비트라인의 전압레벨을 통하여, 선택되는 노말 메모리셀의 데이터가 독출된다. 이때, 정확한 데이터의 독출을 위해서는, 해당하는 노말 비트라인이 주위의 배선에 따른 커플링 노이즈 등의 영향을 최소화하는 것이 중요하다.
도 1은 종래의 불휘발성 반도체 메모리 장치의 셀어레이의 일부를 나타내는 회로도이며, 도 2는 도 1의 회로도에서 노말 비트라인(BL), 더미 비트라인(DBL), 공통소스라인(CSL)을 나타내는 레이아웃 도면이다. 도 1 및 도 2를 참조하면, 노말 비트라인(BL)에는, 데이터를 유효하게 저장하는 다수개의 노말 메모리셀(MC)들이 연결된다. 더미 비트라인(DBL)에는, 데이터의 유효한 저장에 배제되는 더미셀(DMC)들이 연결된다. 상기 더미 비트라인(DBL)은 상기 노말 비트라인(BL)과 같은 길이로 나란히 배열된다. 따라서, 상기 더미 비트라인(DBL)과 인접하는 노말 비트라인(BL) 사이에는, 큰 값의 커플링 캐패시턴스가 형성된다.
그런데, 종래의 불휘발성 반도체 메모리 장치에서, 더미 비트라인(DBL)은, 도 1 및 도 2의 PT1에서와 같이, 공통소스라인(CSL)과 전체적으로 연결된다. 이 경우, 노말 비트라인(BL)이 메모리셀(MC)의 데이터를 센싱하는 시점에서, 더미 비트라인(DBL)의 전압레벨도 큰 폭으로 하강하게 된다. 이에 따라, 상기 더미 비트라인(DBL)에 인접하는 노말 비트라인(BL<1,1>, BL<2,1>)의 전압레벨도 큰 폭으로 떨어 지게 된다.
따라서, 종래의 불휘발성 반도체 메모리 장치에서는, 인접하는 노말 비트라인(BL<1,1>, BL<2,1>)을 통하여 독출되는 메모리셀의 경우에, '오프셀(off-cell)'이 '온셀(on-cell)'로 독출될 수 있는 문제점이 발생된다.
따라서, 본 발명의 목적은 종래기술의 문제점을 해결하기 위한 것으로서, 더미 비트라인에 인접하는 노말 비트라인의 메모리셀에 대해서도, 안정적으로 데이터를 독출할 수 있는 불휘발성 반도체 메모리 장치를 제공하는 데 있다.
상기와 같은 기술적 과제를 달성하기 위한 본 발명의 일면은 불휘발성 반도체 메모리 장치에 관한 것이다. 본 발명의 불휘발성 반도체 메모리 장치는 노말 메모리셀들이 연결되는 노말 비트라인; 유효한 데이터의 저장에서 배제되는 더미셀들이 연결되는 더미 비트라인으로서, 상기 노말 비트라인과 나란한 방향의 일렬 상에 배열되는 다수개의 더미 비트단락들을 나누어지는 상기 더미 비트라인; 상기 노말 비트라인 및 상기 더미 비트라인과 교차하도록 배열되는 공통소스라인; 및 상기 노말 메모리셀 및 상기 더미셀을 포함하는 웰(WELL)을 구비한다. 그리고, 상기 더미 비트단락들 중의 일부는 상기 공통소스라인과 연결되며, 다른 일부의 상기 더미 비트단락들 각각은 전원전압을 안내하는 전원전압선, 접지전압을 안내하는 접지전압선 및 상기 웰(WELL)로 이루어지는 그룹에서 선택되는 어느 하나에 전기적으로 연결된다.
상기와 같은 기술적 과제를 달성하기 위한 본 발명의 일면도 불휘발성 반도체 메모리 장치에 관한 것이다. 본 발명의 불휘발성 반도체 메모리 장치는 노말 메모리셀들이 연결되는 노말 비트라인; 상기 노말 비트라인에 인접하여 나란히 배열되며, 유효한 데이터의 저장에서 배제되는 더미셀들이 연결되는 더미 비트라인; 및 상기 노말 메모리셀 및 상기 더미셀을 포함하는 웰(WELL)을 구비한다. 상기 더미 비트라인은 상기 웰(WELL)에 전기적으로 연결된다.
본 발명과 본 발명의 동작상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다. 각 도면을 이해함에 있어서, 동일한 부재는 가능한 한 동일한 참조부호로 도시하고자 함에 유의해야 한다. 그리고, 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 공지 기능 및 구성에 대한 상세한 기술은 생략된다.
본 명세서에서는, 데이터의 유효한 저장에 이용되는 셀(cell)은 '메모리셀(memory cell, MC)'이라 불리며, 데이터의 유효한 저장에 이용되지 않는 셀(cell)은 '더미셀(dummy cell, DMC)'이라 불린다. 그리고, 메모리셀(MC)과 연결되는 비트라인은 '노말 비트라인(BL)'으로 불리며, 상기 더미셀(DMC)와 연결되는 비트라인(BL)은 '더미 비트라인(DBL)'으로 불린다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다.
도 3은 본 발명의 일실시예에 따른 불휘발성 반도체 메모리 장치의 셀어레이(100)의 일부를 나타내는 회로도이다. 도 4는 도 3의 회로도에서 노말 비트라인(BL), 더미 비트라인(DBL), 공통소스라인(CSL)을 웰 영역(30)과 함께 나타내는 레이아웃 도면이다. 도 3에 도시되는 셀어레이(100)는 NAND 형의 플래쉬 메모리에 적용된다. 본 발명의 기술적 사상은 데이터 독출시에 노말 비트라인(BL)의 전압레벨이 하강하는 NAND형의 플래쉬 메모리에 더욱 유용하다.
도 3 및 도 4를 참조하면, 상기 셀어레이(100)에는, 노말 비트라인(BL), 더미 비트라인(DBL) 및 공통소스라인(CSL)이 포함된다. 참고로, 도 3 및 도 4에는, 하나의 더미 비트라인(DBL)의 좌우에 2개씩의 노말 비트라인(BL)들이 대표적으로 도시된다.
상기 노말 비트라인(BL)과 상기 더미 비트라인(DBL)은 나란히 배열된다.
그리고, 상기 공통소스라인(CSL)은 상기 노말 비트라인(BL) 및 상기 더미 비트라인(DBL)과 교차하는 방향으로 배열된다.
도 3을 참조하여, 상기 노말 비트라인(BL) 및 더미 비트라인(DBL)이 좀더 구체적으로 기술된다.
상기 노말 비트라인(BL)에는, 각자의 셀스트링(ST)들이 연결된다. 상기 셀스트링(ST)은 직렬적으로 연결되는 다수개의 노말 메모리셀(MC)들이 포함된다. 상기 노말 메모리셀(MC)들은 유효한 데이터의 저장에 이용된다.
그리고, 상기 셀스트링(ST)들 각각은 각자의 스트링셀(SC)을 통하여 각자의 비트라인(BL)에 전기적으로 연결된다. 스트링셀(SC)은 대응하는 스트링 선택신호 (SSL)에 의하여 게이팅된다. 그리고, 상기 셀스트링(ST)들 각각은 각자의 그라운드셀(GC)을 통하여 공통소스라인(CSL)에 전기적으로 연결된다. 그라운드셀(GC)은 대응하는 그라운드 선택신호(GSL)에 의하여 게이팅된다.
참고로, 상기 노말 비트라인(BL)들, 스트링 선택신호(SSL) 및 그라운드 선택신호(GSL)들 각각을 구별하기 위하여, 고유의 참조부호 뒤에 괄호< >속에 참조번호가 부가된다. 그리고, 참조부호 ST<1,2,U>는 노말 비트라인(BL<1,2>)에 연결되는 위쪽의 셀스트링을 나타낸다. 그리고, 참조부호 ST<2,1,U>는 노말 비트라인(BL<2,1>)에 연결되는 아래쪽의 셀스트링을 나타낸다.
한편, 본 발명의 불휘발성 반도체 메모리 장치에서, 선택되는 메모리셀(MC)로부터 대응하는 노말 비트라인(BL)으로의 데이터 독출과정을 살펴보면, 다음과 같다.
먼저, 선택되는 메모리셀(MC)의 게이트 단자에는, 대응하는 워드라인(WL)을 통하여 독출전압(예를 들어, Vr)이 인가된다. 그리고, 선택되는 메모리셀(MC)은, 독출전압(Vr)에 대한 문턱전압의 대소관계에 따라, '온셀(on-cell)'인지 '오프셀(off-cell)'인지 여부가 결정된다.
즉, 문턱전압이 상기 독출전압(Vr)보다 낮은 경우에는, 상기 선택되는 메모리셀(MC)은 '온셀'로 된다. 이 경우, 대응하는 노말 비트라인(BL)은, 선택되는 메모리셀(MC)이 포함되는 셀스트링(ST)을 통하여, 공통소스라인(CSL)과 전류패스를 형성하게 된다. 그리므로, 대응하는 노말 비트라인(BL)의 전압레벨은 소정의 기준전압(Vref, 도 5 참조)보다 낮은 레벨로 내려간다.
반면에, 문턱전압이 상기 독출전압(Vr)보다 높은 경우에는, 상기 선택되는 메모리셀(MC)은 '오프셀'로 된다. 이 경우, 대응하는 노말 비트라인(BL)과 공통소스라인(CSL) 사이의 전류패스는 차단된다. 그리므로, 대응하는 노말 비트라인(BL)의 전압레벨은 소정의 기준전압(Vref)보다 높은 전압레벨로 유지된다.
상기와 같은 본 발명의 불휘발성 반도체 메모리 장치에서는, 대응하는 노말 비트라인(BL)의 전압레벨을 통하여, 선택되는 메모리셀(MC)의 데이터가 판독된다. 따라서, 선택되는 메모리셀(MC)의 데이터를 정확히 판독하기 위해서는, 대응하는 노말 비트라인(BL)이 주위의 배선 특히, 더미 비트라인(DBL)의 전압레벨 변화에 따른 영향을 최소화하는 것이 요구된다.
도 3 및 도 4를 계속 참조하면, 상기 더미 비트라인(DBL)은 상기 노말 비트라인(BL)과 나란히 배열된다. 그리고, 상기 더미 비트라인(DBL)에는, 다수개의 더미셀(DMC)들이 연결된다. 이때, 상기 더미셀(DMC)은 유효한 데이터의 저장에서 배제된다.
상기 더미 비트라인(DBL)은 다수개의 더미 비트단락들(DBL_U, DBL_M, DBL_D)로 나누어진다. 도 3의 실시예에서, 상기 더미 비트라인(DBL)은 일렬로 배열되는 다수개(도 3에서는, 3개)의 더미 비트단락(DBL_U, DBL_M, DBL_D)들로 나누어진다. 즉, 도면에 도시되는 바와 같이, 다수개로 나누어진 더미 비트단락(DBL_U, DBL_M, DBL_D)들의 합으로 형성되는 상기 더미 비트라인(DBL)의 길이는 각 노말 비트라인(BL)의 길이와 거의 동일하게 된다.
그리고, 가운데의 더미 비트단락(DBL_M)은, 도 3 및 도 4의 PT21에 도시되는 바와 같이, 컨택홀(41)을 통하여 공통소스라인(CSL)과 전기적으로 연결된다. 그리고, 가운데의 더미 비트단락(DBL_M)을 통하여, 상기 공통소스라인(CSL)은 더미 비트단락(DBL_M)의 상부에 배선되는 공통소스전압공급선(미도시)과 연결된다.
그리고, 위쪽과 아래쪽에 더미 비트단락들(DBL_U, DBL_D)은, 도 3 및 도 4의 PT22 및 PT23에 도시되는 바와 같이, 가자의 컨택홀(42, 43)을 통하여, 웰(WELL) 영역(30)과 전기적으로 연결된다. 상기 웰(WELL) 영역(30)의 내부에, 상기 메모리들(MC) 및 더미셀(DMC)이 배치된다. 바람직하기로는, 상기 웰(WELL) 영역은 P형의 불순물이 포함되는 P-웰이다.
상기와 같은, 본 발명의 반도체 메모리 장치에서는, 상기 더미 비트라인(DBL) 중의 대부분의 더미 비트단락들이 웰(WELL)과 전기적으로 연결된다. 그리고, 공통소스라인(CSL)과 교차되도록 레이아웃되는 더미 비트단락(DBL_M)은 공통소스라인(CSL)과 연결된다.
도 5는 종래기술과 본 발명의 효과를 설명하기 위한 도면으로서, 데이터 독출동작 중에서 선택되는 메모리셀이 '오프셀'인 경우의 노말 비트라인(BL)의 전압변화를 나타낸다.
도 5에서, 노말 비트라인(BL)의 전압레벨이 기준전압(Vref)보다 낮은 I의 영역으로 내려가는 경우에는, 선택되는 메모리셀(MC)은 '온셀'로 판독된다. 그리고, 노말 비트라인(BL)의 전압레벨이 기준전압(Vref)보다 높은 II의 영역에 위치되는 경우에는, 선택되는 메모리셀(MC)은 '오프셀'로 판독된다.
이때, 상기 웰(WELL) 영역(30)은 불휘발성 반도체 메모리 장치의 독출동작 중에, 공통소스라인(CSL)에 비하여, 현저히 빠른 속도로 일정한 전압(도 5에서는, 접지전압(VSS))으로 안정화된다.
전술한 바와 같이, 종래기술에서는, 더미 비트라인(DBL)이 주로 공통소스라인(CSL)에 연결된다. 그러므로, 독출동작이 진행되어 공통소스라인(CSL)의 전압레벨이 하강하는 경우에, 도 5의 L1에 도시되는 바와 같이, 노말 비트라인(BL)은 II의 영역에 유지되며, 선택되는 메모리셀(MC)은 '온셀'로 잘못 판독될 수 있다.
반면에, 본 발명에서는, 더미 비트라인(DBL)이 주로 웰 영역(30)에 연결된다. 그러므로, 독출동작이 진행되어 공통소스라인(CSL)의 전압레벨이 하강하는 경우에도, 도 5의 L2에 도시되는 바와 같이, 노말 비트라인(BL)은 I의 영역에 유지되며, 따라서, 선택되는 메모리셀(MC)은 '오프셀'로 판독된다.
한편, 도 3 및 도 4에서는, 더미 비트라인(DBL)이 다수개의 더미 비트단락으로 나누어지고, 그 중의 일부가 공통소스라인(CSL)에 전기적으로 연결되는 실시예가 도시되고 기술되었다.
그러나, 더미 비트라인(DBL)이 더미 비트단락으로 나누어지 않더라도, 도 6의 실시예에서와 같이, 웰 영역(40)에 연결되는 실시예에서도, 본 발명의 기술적 사상에 따른 효과가 얻어질 수 있다. 도 6의 경우에는, 상기 공통소스라인(CSL)은 더미 비트단락(DBL_M)의 상부에 배선되는 공통소스전압공급선(미도시)을 연결하기 위한 별도의 구성이 요구될 것이다.
상기와 같이 본 발명의 불휘발성 반도체 메모리 장치에서는, 노말 비트라인과 인접하여 배치되는 더미 비트라인 또는 더미 비트단락은 주로 웰 영역에 연결된다. 그러므로, 본 발명의 불휘발성 반도체 메모리 장치에서는, 공통소스라인의 전압레벨에 따른 더미 비트라인 또는 전체적인 더미 비트단락의 전압레벨의 변화는 현저히 감소된다.
따라서, 본 발명의 불휘발성 반도체 메모리 장치에서는, 더미 비트라인에 인접하는 노말 비트라인의 메모리셀에 대해서도, 선택되는 메모리셀의 데이터는 안정적으로 독출될 수 있다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다.
예를 들면, 본 명세서에서는, 더미 비트라인 전체 또는 더미 비트단락이 웰 영역과 전기적으로 연결되는 실시예가 도시되고 기술되었다. 그러나, 더미 비트라인 전체 또는 일부 더미 비트단락이 안정적인 전압레벨을 가지는 전원전압(VCC)을 안내하는 '전원전압선' 또는 접지전압(VSS)을 안내하는 '접지전압선'에 연결되는 실시예에 의해서도, 본 발명의 기술적 사상이 실현될 수 있음은 당업자에게는 자명한 사실이다.
또한, 도 3 및 도 4에서는, 3개의 더미 비트단락들(DBL_U, DBL_M, DBL_D)이 도시되어 있다. 그러나, 이는 예시적인 것에 불과하며, 상기 더미 비트라인(DBL)은 4개 이상의 더미 비트단락으로 나누어질 수도 있다.
따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (8)

  1. 노말 메모리셀들이 연결되는 노말 비트라인;
    유효한 데이터의 저장에서 배제되는 더미셀들이 연결되는 더미 비트라인으로서, 상기 노말 비트라인과 나란한 방향의 일렬 상에 배열되는 다수개의 더미 비트단락들을 나누어지는 상기 더미 비트라인;
    상기 노말 비트라인 및 상기 더미 비트라인과 교차하도록 배열되는 공통소스라인; 및
    상기 노말 메모리셀 및 상기 더미셀을 포함하는 웰(WELL)을 구비하며,
    상기 더미 비트단락들 중의 일부는 상기 공통소스라인과 연결되며,
    다른 일부의 상기 더미 비트단락들 각각은
    전원전압을 안내하는 전원전압선, 접지전압을 안내하는 접지전압선 및 상기 웰(WELL)로 이루어지는 그룹에서 선택되는 어느 하나에 전기적으로 연결되는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  2. 제1 항에 있어서, 상기 다른 일부의 더미 비트단락들은
    상기 웰(WELL)에 전기적으로 연결되는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  3. 제2 항에 있어서, 상기 웰은
    P형의 불순물을 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  4. 제2 항에 있어서, 상기 공통소스라인과 연결되는 상기 더미 비트단락은
    상기 공통소스라인과 교차하여 레이아웃되는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  5. 제1 항에 있어서, 상기 불휘발성 반도체 메모리 장치는
    NAND 형의 플래쉬 메모리인 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  6. 노말 메모리셀들이 연결되는 노말 비트라인;
    상기 노말 비트라인에 인접하여 나란히 배열되며, 유효한 데이터의 저장에서 배제되는 더미셀들이 연결되는 더미 비트라인; 및
    상기 노말 메모리셀 및 상기 더미셀을 포함하는 웰(WELL)을 구비하며,
    상기 더미 비트라인은
    상기 웰(WELL)에 전기적으로 연결되는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  7. 제6 항에 있어서, 상기 웰은
    P형의 불순물을 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  8. 제6 항에 있어서, 상기 불휘발성 반도체 메모리 장치는
    NAND 형의 플래쉬 메모리인 것을 특징으로 하는 불휘발성 반도체 메모리장치.
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