KR20060011404A - 반도체 메모리 장치 및 그 제조방법 - Google Patents

반도체 메모리 장치 및 그 제조방법 Download PDF

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KR20060011404A
KR20060011404A KR1020040060242A KR20040060242A KR20060011404A KR 20060011404 A KR20060011404 A KR 20060011404A KR 1020040060242 A KR1020040060242 A KR 1020040060242A KR 20040060242 A KR20040060242 A KR 20040060242A KR 20060011404 A KR20060011404 A KR 20060011404A
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김종필
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    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors

Abstract

본 발명은 캐패시터의 상부전극에 전압을 공급하기 위한 비아와 금속배선의 위치를 조정하여, 제1 금속배선의 설계마진이 증가된 반도체 메모리 장치 및 그 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 하부전극/유전체 박막/상부전극으로 적층되되, 상부전극은 하나의 플레이트로 형성된 다수의 캐패시터; 상기 상부전극에 동작전압을 공급하기 위해 구비된 금속배선; 상기 상부전극보다 하단층에 구비된 도전성 더미패턴; 상기 상부전극과 상기 도전성 더미패턴을 접속하기 위한 제1 비아; 및 상기 금속배선과 상기 도전성 더미패턴과 접속하기 위한 제2 비아를 구비하는 반도체 메모리 장치를 제공한다.
반도체, 메모리, 캐패시터, 상부전극, 금속배선, 비아.

Description

반도체 메모리 장치 및 그 제조방법{SEMICONDUCTOR MEMORY DEVICE AND METHOD FOR FABRICATING THE SAME}
도1a 내지 도1c는 종래기술에 의한 반도체 메모리 장치의 제조방법을 나타내는 도면.
도2는 종래기술에 의한 반도체 메모리 장치의 단면도.
도3a 내지 도3e는 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 제조방법을 나타내는 도면.
도4는 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
42 : 상부전극
47a, 47 : 제1 금속배선
45a : 비트라인용 도전막 패턴과 상부전극을 연결하기 위한 제1 비아
45b : 상부전극과 제1 금속배선을 영결하기 위한 제2 비아
50 : 제2 금속배선
본 발명은 반도체 메모리 장치 및 그 제조방법에 관한 것으로, 특히 셀영역의 캐패시터 상부전극과 금속배선을 연결하기 위한 방법에 관한 것이다.
반도체 메모리 장치에서 하나의 셀은 하나의 캐패시터와 하나의 모스트랜지스터로 구성된다.
셀영역에서 캐패시터를 제조하고 난 후에는 캐패시터의 상부전극과 금속배선을 연결하는 공정을 수행하게 된다.
셀영역에서 금속배선은 다층으로 형성되는데, 가장 하단의 금속배선과 상부전극이 연결되는데, 메모리 장치의 경우 상부전극은 하나의 플레이트 판으로 형성되지만, 금속배선과는 다수의 비아로 연결되어 있다.
하나의 비아만으로 상부전극과 금속배선이 연결되면, 넓은 플레이트단으로 형성된 상부전극으로 인해 저항값이 너무 큰값으로 되기 때문에, 상부전극의 모든 부분에 전압을 공급할 수 없어서, 일정한 간격으로 다수의 비아를 형성시켜 상부전극과 금속배선을 연결시키고 있따.
도1a 내지 도1c는 종래기술에 의한 반도체 메모리 장치의 제조방법을 나타내는 도면이다.
도1a에 도시된 바와 같이, 종래기술에 의한 반도체 메모리 장치의 제조방법은 먼저, 기판상에 먼저 셀영역을 살펴보면, 활성영역(미도시)이 형성된 반도체기 판(10)상에 층간절연막(11)을 형성한 후, 층간절연막(11)을 관통하여 반도체기판(10)의 활성영역이 노출되는 콘택홀을 형성한다. 콘택홀을 도전성 물질로 매립하여 콘택플러그(12a,12b)를 형성한다. 이 때 콘택플러그(12a)는 비트라인과 연결된 비트라인 콘택플러그이고, 콘택플러그(12b)는 제1 스토리지노드 콘택플러그이다. 콘택플러그(12a,12b)는 기판상에 형성된 활성영역과 연결된다.
이어서 셀영역의 비트라인(13)을 형성한다.
이어서 층간절연막(14)을 형성하고, 층간절연막(14)을 관통하여 제1 스토리지 노드 콘택플러그(12b)가 노출되는 콘택홀을 형성한다.
이어서 콘택홀에 도전성 물질로 매립하여 제2 스트로지노드 콘택플러그(15)를 형성한다.
이어 캐패시터 형성을 위한 캐패시터 형성용 절연막(16)을 캐패시터의 하부전극이 형성될 높이만큼 형성한다.
이어서 제2 스트로지노드 콘택플러그(15)가 노출되도록 캐패시터 형성용 절연막(16)을 선택적으로 제거하여 캐패시터 형성용 홀을 형성한다.
이어서 캐패시터 형성용 홀의 내부에 도전성물질로 하부전극(17)을 형성한다.
이어서 하부전극(17)의 상에 유전체 박막(18)을 형성한다.
이어서 도1b에 도시된 바와 같이, 유전체 박막(18)상에 상부전극(19)을 형성한다.
이어서 상부전극(19)상에 층간절연막(21)을 형성한다.
이어서 도1c에 도시된 바와 같이, 층간절연막(21)을 선택적으로 제거하여 상부전극이 노출되는 비아홀을 형성하고, 비아홀에 도전성물질을 매립항 비아(22)를 형성한다.
이어서 층간절연막(24)을 형성하고, 비아(22)가 노출되도록 패터닝한 다음, 금속막으로 매립시켜,비아(22)와 연결되는 제1 금속배선(26)을 형성한다.
이어서 층간절연막(25)을 형성한 다음, 층간절연막(25)를 관통하여 제1 금속배선(26)과 연결되는 비아(25)를 형성한다.
이어서 비아(25)와 연결되는 제2 금속배선(27)을 형성한다.
도2는 종래기술에 의한 반도체 메모리 장치의 단면도이다.
도2를 참조하여 살펴보면, 캐패시터의 상부전극(19)이 플레이트판으로 형성되어 있으며, 제1 금속배선(23)과 제2 금속배선(27)이 교차하면서 지나가고 있다.
또한, 제1 금속배선(23)과 제2 금속배선(27)은 비아(26)으로 연결되어 있다.
또한, 비아(26)의 하부에는 제1 금속배선(23)과 상부전극(19)를 연결하는 비아가 연결되어 있다.
여기서 비아(26)는 2개가 도시되어 있으나, 실제로는 상부전극과 제1 금속배선(23)을 연결하는 비아는 최대한 많이 형성하게 된다. 이는 셀영역에 하나의 플레이트판으로 형성된 상부전극과 제1 금속배선을 연결하는 비아수가 적으면 저항성분이 증가로 상부전극에 전압을 신뢰성있게 공급할 수 없기 때문이다.
따라서 상부전극과 최대한 많이 접속되도록 비아(22)를 다수 구비하며, 이로 인해 다수의 비아(22)와 연결되는 제1 금속배선도 구비되는 비아(22)에 대응하여 구비되어야 한다.
제1 금속배선은 상부전극에 전압을 공급하는 역할 뿐 아니라, 다른 역할로도 다수 구비되기 때문에, 상부전극과 연결된 비아와 연결하기 위한 다수의 제1 금속배선이 기본적으로 구비되는 상황에서는 상당히 많은 제1 금속배선이 메모리 장치의 셀영역에 구비되어야 한다.
그러므로 제1 금속배선의 간결의 최대한 좁게 해야 하며, 제1 금속배선중에서 상부전극과 연결된 비아와 연결하기 위한 구비되는 다수의 제1 금속배선은 그 위치가 상당히 고정적이기 때문에, 다른 역할을 하는 제1 금속배선을 배치하는 것이 매우 어려운 문제로 되고 있다.
본 발명은 전술한 문제점을 해결하기 위해 제안된 것으로, 캐패시터의 상부전극에 전압을 공급하기 위한 비아와 금속배선의 위치를 조정하여, 제1 금속배선의 설계마진이 증가된 반도체 메모리 장치 및 그 제조방법을 제공함을 목적으로 한다.
본 발명은 하부전극/유전체 박막/상부전극으로 적층되되, 상부전극은 하나의 플레이트로 형성된 다수의 캐패시터; 상기 상부전극에 동작전압을 공급하기 위해 구비된 금속배선; 상기 상부전극보다 하단층에 구비된 도전성 더미패턴; 상기 상부전극과 상기 도전성 더미패턴을 접속하기 위한 제1 비아; 및 상기 금속배선과 상기 도전성 더미패턴과 접속하기 위한 제2 비아를 구비하는 반도체 메모리 장치를 제공한다.
또한 본 발명은 소정공정이 완료된 기판상에 비트라인과 더미 비트라인용 패턴을 형성하는 단계; 상기 비트라인 및 더미 비트라인용 패턴을 덮을수 있도록 제1 절연막을 형성하는 단계; 상기 층간절연막상에 하부전극/유전체박막/상부전극을 적층되며, 상기 상부전극은 하나의 플레이트로 캐패시터를 형성하는 단계; 상기 제1 절연막을 관통하여. 상기 상부전극과 상기 더미 비트라인 패턴을 연결하는 다수의 제1 비아를 형성하는 단계; 상기 상기 상부전극을 덮을 수 있도록 제2 절연막을 형성하는 단계; 상기 제2 절연막을 관통하여 상기 더미 비트라인용 패턴과 접속하는 제2 비아를 형성하는 단계; 및 상기 제2 비아와 연결하는 금속배선을 형성하는 단계를 포함하는 반도체 메모리 장치의 제조방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도3a 내지 도3e는 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 제조방법을 나타내는 도면이다. 여기서 X영역은 셀을 구성하는 모스트랜지스터와 캐패시터가 형성되는 영역이며, Y 영역은 셀영역에서 캐패시터가 형성되지 않는 주변의 영역이다.
도3a에 도시된 바와 같이, 본 실시예에 의한 반도체 메모리 장치의 제조방법 은 먼저, 활성영역(미도시)이 형성된 반도체 기판(30)상에 층간절연막(31)을 형성한 후, 층간절연막(31)을 관통하여 반도체 기판(30)의 활성영역이 노출되는 콘택홀을 형성한다.
층간절연막(31)은 USG(Undoped-Silicate Glass)막, PSG(Phospho-Silicate Glass)막, BPSG(Boro-Phospho-Silicate Glass)막, HDP(High density Plasma) 산화막, SOG(Spin On Glass)막, TEOS(Tetra Ethyl Ortho Silicate)막 또는 HDP(high densigy plasma)를 이용한 산화막등을 사용하거나 열적 산화막(Thermal Oxide; 퍼니스에서 600~1,100℃사이의 고온으로 실리콘 기판을 산화시켜 형성하는 막)을 이용한다.
콘택홀을 도전성 물질로 매립하여 콘택플러그(32a,32b)를 형성한다. 이 때 콘택플러그(32a)는 비트라인과 연결된 비트라인 콘택플러그이고, 콘택플러그(32b)는 제1 스토리지노드 콘택플러그이다. 콘택플러그(32a,32b)는 기판상에 형성된 활성영역과 연결된다.
이어서 셀영역의 비트라인(33)과 더미 비트라인(33'a,33b')을 형성한다.
여기서 더미 비트라인(33'a,33b')은 셀영역에서 단위셀이 형성되는 영역에서는 비트라인이 집중적으로 형성되는데, 반하여 단위셀이 형성되지 않는 영역에서는 비트라인이 전혀 형성되지 않는데, 이로 인해 단차 문제등 기타 에러를 방지하기 위해 형성되는 더미 패턴이다. 각각의 더미 비트라인(33'a)과 더미 비트라인(33'b)은 연결되도록 패턴을 형성한다.
이어서 층간절연막(34)을 형성하고, 층간절연막(34)을 관통하여 제1 스토리 지 노드 콘택플러그(32b)가 노출되는 콘택홀을 형성한다.
층간절연막(34)은 USG(Undoped-Silicate Glass)막, PSG(Phospho-Silicate Glass)막, BPSG(Boro-Phospho-Silicate Glass)막, HDP(High density Plasma) 산화막, SOG(Spin On Glass)막, TEOS(Tetra Ethyl Ortho Silicate)막 또는 HDP(high densigy plasma)를 이용한 산화막등을 사용하거나 열적 산화막(Thermal Oxide; 퍼니스에서 600~1,100℃사이의 고온으로 실리콘 기판을 산화시켜 형성하는 막)을 이용한다.
이어서 콘택홀에 도전성 물질로 매립하여 제2 스트로지노드 콘택플러그(35)를 형성한다.
이어서 캐패시터 형성을 위한 캐패시터 형성용 절연막(36)을 캐패시터의 하부전극이 형성될 높이만큼 형성한다.
캐패시터 형성용 절연막(36)은 USG(Undoped-Silicate Glass)막, PSG(Phospho-Silicate Glass)막, BPSG(Boro-Phospho-Silicate Glass)막, HDP(High density Plasma) 산화막, SOG(Spin On Glass)막, TEOS(Tetra Ethyl Ortho Silicate)막 또는 HDP(high densigy plasma)를 이용한 산화막등을 사용하거나 열적 산화막(Thermal Oxide; 퍼니스에서 600~1,100℃사이의 고온으로 실리콘 기판을 산화시켜 형성하는 막)을 이용한다.
이어서 제2 스트로지노드 콘택플러그(35)가 노출되도록 캐패시터 형성용 절연막(36)을 선택적으로 제거하여 캐패시터 형성용 홀을 형성한다.
이어서 캐패시터 형성용 홀의 내부에 도전성물질로 하부전극(37)을 형성한 다.
하부전극(37)은 폴리실리콘막, 텅스텐막(W), 티타늄막(Ti), 티타늄질화막(TiN), 백금막(Pt), 이리듐막(Ir), 이리듐산화막(IrO2), 루테늄막(Ru), 루테늄산화막(RuO2), 텅스텐질화막(WN), 구리막(Cu)중 선택된 하나를 사용하거나, 이들의 조합을 이용하여 적층하여 사용한다.
이어서 하부전극(37)의 상에 유전체 박막(38)을 형성한다.
유전체 박막은 PZT, BTO, BNT, PLZT, SBT, BLT등의 강유전체 물질을 사용하거나, Ta2O5, Al2O3, La2O3, HfO2 , SrTiO3, BST등의 고유전체 물질을 사용한다.
이어서 도3b에 도시된 바와 같이, 층간절연막(34)과 캐패시터 형성용 절연막(36)을 선택적으로 제거하여 더미 비트라인(33')을 노출시키는 제1 비아홀(39)을 형성한다.
이어서 도3c에 도시된 바와 같이, 비아홀(39)에 도전성막을 매립하여 제1 비아(45)를 형성하고, 상부전극(42)을 유전체 박막(38)상에 형성하되, 제1 비아(45)와 접속되도록 한다.
상부전극(42)은 폴리실리콘막, 텅스텐막(W), 티타늄막(Ti), 티타늄질화막(TiN), 백금막(Pt), 이리듐막(Ir), 이리듐산화막(IrO2), 루테늄막(Ru), 루테늄산화막(RuO2), 텅스텐질화막(WN), 구리막(Cu)중 선택된 하나를 사용하거나, 이들의 조합을 이용하여 적층하여 사용한다.
이어서 도3d에 도시된 바와 같이, 층간절연막(44)을 상부전극(42)에 형성한다.
층간절연막(44)은 USG(Undoped-Silicate Glass)막, PSG(Phospho-Silicate Glass)막, BPSG(Boro-Phospho-Silicate Glass)막, HDP(High density Plasma) 산화막, SOG(Spin On Glass)막, TEOS(Tetra Ethyl Ortho Silicate)막 또는 HDP(high densigy plasma)를 이용한 산화막등을 사용하거나 열적 산화막(Thermal Oxide; 퍼니스에서 600~1,100℃사이의 고온으로 실리콘 기판을 산화시켜 형성하는 막)을 이용한다
층간절연막(44), 상부전극(42), 유전체 박막(38), 캐패시터 형성용 절연막(36) 및 층간절연막(34)을 선택적으로 제거하여 더미 비트라인(33'b)이 노출되도록 제2 비아홀(43)을 형성한다.
이어서 도3e에 도시된 바와 같이, 비아홀(43)에 도전성 물질을 매립하여 제2 비아(45b)를 형성하고, 그 상부에 층간절연막(46)을 선택적으로 제거한 다음, 제2 비아(45b)와 연결되는 제1 금속배선(47)을 형성한다.
이어서 층간절연막(48)을 형성한 다음, 층간절연막(48)을 관통하여 제1 금속배선(47)과 연결되는 비아(49)를 형성한다.
층간절연막(46,48)은 USG(Undoped-Silicate Glass)막, PSG(Phospho-Silicate Glass)막, BPSG(Boro-Phospho-Silicate Glass)막, HDP(High density Plasma) 산화막, SOG(Spin On Glass)막, TEOS(Tetra Ethyl Ortho Silicate)막 또는 HDP(high densigy plasma)를 이용한 산화막등을 사용하거나 열적 산화막(Thermal Oxide; 퍼 니스에서 600~1,100℃사이의 고온으로 실리콘 기판을 산화시켜 형성하는 막)을 이용한다.
이어서 비아(49)와 연결되는 제2 금속배선(50)을 형성한다.
따라서 본 실시예에 따른 반도체 메모리 장치는 상부전극(42)과 그 하단의 더미 비트라인(33'b)과 제1 금속배선(47)을 각각 연결되는 제2 비아(45b)와, 상부전극(42)과 더미비트라인(33'a)을 연결하는 제1 비아(45a)를 구비하고 있게 된다.
제1 비아(45a)는 다수 형성하고, 제2 비아(45b)는 형성되는 수를 최소한으로 하도록 한다.
따라서 제1 금속배선으로 부터 공급되는 전압은 제2 비아(45b)를 통해 공급받도록 하고, 상부전극의 여러 곳에 공급하는 것을 다수 배치된 제1 비아(45a)를 통해서 하게 한다.
제1 비아(45a)와 제1 비아(45b)는 하나의 패턴으로 형성되는 더미 비트라인 패턴(33'a, 33'b)으로 연결된다.
도4는 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 단면도이다.
도4를 참조하여 살펴보면, 전술한 바와 같이 더미 비트라인 패턴(33'a, 33b')은 하나의 패턴으로 되어 있으며, 제1 비아(45a)와 제2 비아(45b)와 연결되어 있다.
제2 비아(45b)는 하단의 더미 비트라인 패턴(33'b)와 상단의 제1 금속배선(47)과 연결되는 비아이며, 제1 비아(45a)는 하단의 더미 비트라인 패턴(33'a)과 연결되는 패턴이다.
따라서 전술한 바와 같이 제1 비아(45a)는 최대한 많이 배치하여, 상부전극의 각 부분에 전압을 공급하는 역할을 하고(더미 비트라인 패턴(33')을 통해), 제2 비아(45b)는 최소한으로 배치하여 제1 금속배선(47)으로부터 상부전극(42)으로 전달될 전압을 인가받도록 한다.
그러므로 상부전극(42)으로 전압을 공급하기 위한 제1 금속배선(47)은 최소한으로 배치할 수 있게 되어, 제1 금소배선을 배치하는데 공정상의 마진이 증가하게 되고, 이로 인해 Icc 전류의 폐일도 개선시킬 수 있게 되는 것이다. 여기서 금속배선(47')은 제1 금속배선과 같은 층에 형성되는 배선으로 다른 역할을 하는 금속배선이다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명에 의해서 상부전극에 비아를 통해 전압을 공급하기 위한 금속배선의 수를 크게 줄일 수 있어, 공정 및 설계상의 크게 여유가 생겨 보다 신뢰성있게 반도체 메모리 장치를 제조할 수 있다.
또한, 여기서 생긴 여유를 다른 전압을 공급하거나 다른 동작에 필요한 금속배선을 배치하면 보다 안정적인 동작을 하는 반도체 메모리 장치를 개발할 수 있 다.
또한, 금속배선간의 간격이 자유로와 짐에 따라 ICC 폐일의 개선에 크게 도움이 된다.

Claims (6)

  1. 하부전극/유전체 박막/상부전극으로 적층되되, 상부전극은 하나의 플레이트로 형성된 다수의 캐패시터;
    상기 상부전극에 동작전압을 공급하기 위해 구비된 금속배선;
    상기 상부전극보다 하단층에 구비된 도전성 더미패턴;
    상기 상부전극과 상기 도전성 더미패턴을 접속하기 위한 제1 비아; 및
    상기 금속배선과 상기 도전성 더미패턴과 접속하기 위한 제2 비아를 구비하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 도전성 더미패턴을 더미 비트라인 패턴인 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 제2 비아의 수보다 상기 제1 비아의 수가 더 많을 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 제2 비아는 상기 상부전극의 일부분을 관통하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 소정공정이 완료된 기판상에 비트라인과 더미 비트라인용 패턴을 형성하는 단계;
    상기 비트라인 및 더미 비트라인용 패턴을 덮을수 있도록 제1 절연막을 형성하는 단계;
    상기 층간절연막상에 하부전극/유전체박막/상부전극을 적층되며, 상기 상부전극은 하나의 플레이트로 캐패시터를 형성하는 단계;
    상기 제1 절연막을 관통하여. 상기 상부전극과 상기 더미 비트라인 패턴을 연결하는 다수의 제1 비아를 형성하는 단계;
    상기 상기 상부전극을 덮을 수 있도록 제2 절연막을 형성하는 단계;
    상기 제2 절연막을 관통하여 상기 더미 비트라인용 패턴과 접속하는 제2 비아를 형성하는 단계; 및
    상기 제2 비아와 연결하는 금속배선을 형성하는 단계
    를 포함하는 반도체 메모리 장치의 제조방법.
  6. 제 5 항에 있어서,
    상기 제2 비아는 상기 상부전극을 관통하여 형성되는 것을 특징으로 하는 반도체 메모리 장치.
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KR1020040060242A KR20060011404A (ko) 2004-07-30 2004-07-30 반도체 메모리 장치 및 그 제조방법

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100704023B1 (ko) * 2005-09-26 2007-04-04 삼성전자주식회사 메모리셀의 데이터 판독 정확성이 개선되는 더미 비트라인구조의 불휘발성 반도체 메모리 장치

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KR100704023B1 (ko) * 2005-09-26 2007-04-04 삼성전자주식회사 메모리셀의 데이터 판독 정확성이 개선되는 더미 비트라인구조의 불휘발성 반도체 메모리 장치

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