KR20040021771A - 강유전체 메모리 소자의 제조 방법 - Google Patents

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Abstract

강유전체 메모리 소자의 제조 방법을 제공한다. 이 방법은 강유전체 커패시터 및 하드마스크 패턴이 차례로 적층된 반도체기판의 전면을 금속간 절연막으로 덮은 후, 금속간 절연막을 평탄화 식각하여 하드마스크 패턴을 노출시키는 단계를 포함한다. 이후, 노출된 하드마스크 패턴을 선택적으로 제거하여 강유전체 커패시터의 상부면을 노출시킨다. 이때, 하드마스크 패턴은 금속간 절연막에 대해 식각 선택성을 갖는 물질, 바람직하게는 실리콘 질화막 또는 차례로 적층된 실리콘 질화막 및 티타늄 질화막으로 형성한다. 또한, 하드마스크 패턴은 평탄화 식각 공정에서 발생하는 식각 두께의 최대 편차보다 두껍게 형성한다.

Description

강유전체 메모리 소자의 제조 방법{Method of fabricating ferroelectric memory device}
본 발명은 반도체 장치의 제조 방법에 관한 것으로서, 특히 강유전체 메모리 소자의 제조 방법에 관한 것이다.
반도체소자들 중에 강유전체 메모리소자는 전원이 공급되지 않을지라도 전 상태의 데이타(previous data)를 간직하는 비휘발성 특성을 갖는다. 이에 더하여, 강유전체 메모리소자는 디램 및 에스램과 같이 낮은 전원 전압에서 동작하는 특성을 갖는다. 따라서, 강유전체 메모리소자는 스마트 카드(smart card) 등에 널리 사용될 수 있는 유력한 후보로 각광을 받고 있다.
도 1 내지 도 3은 종래의 강유전체 메모리 소자를 제조하는 방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 반도체기판(11)의 소정영역에 소자분리막(13)을 형성하여 활성영역을 한정한다. 상기 활성영역 및 소자분리막(13)을 가로지르는 복수개의 절연된 게이트 전극들(15), 즉 워드라인들을 형성한다. 이어서, 상기 게이트 전극들(15) 사이의 활성영역에 불순물 이온을 주입하여 소오스/드레인 영역들(17s, 17d)을 형성한다. 상기 소오스/드레인 영역들(17s, 17d)이 형성된 결과물의 전면에 제 1 하부 층간절연막(19)을 형성한다. 상기 제1 하부 층간절연막(19)을 패터닝하여 상기 소오스 영역들(17s)을 노출시키는 스토리지 노드 콘택홀들을 형성한다. 다음에, 상기 스토리지 노드 콘택홀들 내에 콘택 플러그들(21)을 형성한다.
도 2를 참조하면, 상기 콘택 플러그들(21)이 형성된 반도체기판의 소정영역 상에 강유전체 커패시터들(32)을 형성한다. 상기 각 강유전체 커패시터(32)는 차례로 적층된 하부 전극(27), 강유전체막 패턴(29) 및 상부 전극(31)으로 구성된다. 상기 하부 전극들(27)의 각각은 상기 콘택 플러그(21)를 덮는다. 상기 강유전체 커패시터들(32)을 갖는 반도체기판의 전면에 금속간 절연막(33)을 형성한다. 상기 금속간 절연막(33)은 통상적으로 실리콘 산화막으로 형성한다.
도 3을 참조하면, 상기 금속간 절연막(33)을 평탄화 식각하여 상기 상부 전극(31)의 상부면을 노출시키는 금속간 절연막 패턴(33')을 형성한다. 이때, 상기 금속간 절연막 패턴(33') 형성을 위한 상기 평탄화 식각 공정은 에치백(etchback) 기술 또는 화학기계적 연마(chemical mechanical polishing, CMP) 기술을 사용하여실시한다.
그런데, 알려진 것처럼, 증착 및 식각 공정에 따른 증착 두께 및 식각 두께는 웨이퍼에서의 위치에 따라 달라질 수 있다. 이에 따라, 도시한 것처럼, 상기 금속간 절연막(33)은 상기 상부 전극(31)이 노출되지 않을 정도로 덜 식각될 수 있다(38). 이 경우, 상기 강유전체 커패시터(32)는 전기적으로 단선되므로 동작하지 않는다. 이러한 단선의 문제를 예방하기 위해서, 상기 금속간 절연막(33)에 대한 평탄화 식각 공정은 과도식각(over-etch)의 방법으로 실시된다. 하지만, 상술한 증착 및 식각 두께에서의 편차(deviation)때문에, 상기 과도 식각 공정에 따른 상기 금속간 절연막 패턴(33')은 상기 강유전체막 패턴(29)을 노출(39)시킬 수도 있다. 상기 강유전체막 패턴(29)이 노출될 경우, 상기 강유전체 커패시터(32)의 동작 특성은 매우 악화된다.
이러한 문제를 해결하기 위해서는, 증착 및 식각 공정에서의 공정 편차를 최소화하는 것이 요구된다. 하지만, 기술의 정밀도라는 점에서 볼 때, 요구되는 기술 수준은 언제나 현재의 기술 수준 이상이다. 따라서, 공정 편차의 최소화는 이상적인 해결 방법이지만, 현실적인 대안으로 평가될 수 없다. 상기한 문제를 해결하기 위한 현실적인 대안으로는, 웨이퍼의 위치에 따른 두께의 최대 차이보다 두꺼운 두께로 상기 상부 전극(31)을 형성하는 방법이 있다. 이 방법에 따르면, 상술한 공정 편차에 따른 문제는 해결되지만, 상기 강유전체 커패시터(32)의 두께가 두꺼워지는 또다른 문제를 유발한다. 상기 강유전체 커패시터(32)의 두께가 두꺼워질수록, 상기 강유전체 커패시터의 측벽을 수직하게 패터닝하기 어려워진다.
본 발명이 이루고자 하는 기술적 과제는 상부 전극의 두께를 감소시킬 수 있는 강유전체 커패시터의 제조 방법을 제공하는 데 있다.
도 1 내지 도 3은 종래의 강유전체 메모리 소자를 제조하는 방법을 나타내는 공정단면도들이다.
도 4는 일반적인 강유전체 메모리 소자를 나타내는 평면도이다.
도 5 내지 도 10은 본 발명의 바람직한 실시예에 따른 강유전체 메모리 소자의 제조 방법을 나타내는 공정단면도들이다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 선택적으로 제거할 수 있는 하드마스크 패턴을 강유전체 커패시터 형성을 위한 식각 마스크로 사용하는 것을 특징으로 하는 강유전체 메모리 소자의 제조 방법을 제공한다. 이 방법은 반도체기판 상에 하부 층간절연막을 형성하고, 상기 하부 층간절연막 상에 차례로 적층된 강유전체 커패시터 및 하드마스크 패턴을 형성하고, 상기 하드마스크 패턴이 형성된 결과물의 전면을 덮는 금속간 절연막을 형성한 후, 이를 평탄화 식각하여 상기 하드마스크 패턴을 노출시키는 단계를 포함한다. 상기 노출된 하드마스크 패턴을 선택적으로 제거함으로써 상기 강유전체 커패시터의 상부면을 노출시킨 후, 상기 강유전체 커패시터의 상부면에 접촉하는 플레이트 라인을 형성한다.
이에 따라, 상기 강유전체 커패시터의 상부면을 노출시키는 과정에서 발생하는 식각 두께의 편차에 따른 문제를, 선택적으로 제거할 수 있는 상기 하드마스크 패턴으로 예방할 수 있다.
이를 위해, 상기 하드마스크 패턴은 상기 금속간 절연막에 대해 식각 선택성을 갖는 물질로 형성한다. 바람직하게는, 상기 하드마스크 패턴은 실리콘 질화막 또는 차례로 적층된 실리콘 질화막 및 티타늄 질화막으로 형성한다.
또한, 상기 강유전체 커패시터 및 상기 하드마스크 패턴을 형성하는 단계는상기 하부 층간절연막 상에 하부 전극막, 강유전체막, 상부 전극막 및 하드마스크막을 차례로 형성한 후, 상기 하드마스크막을 패터닝하여 하드마스크 패턴을 형성하는 단계를 포함한다. 이후, 상기 하드마스크 패턴을 식각 마스크로 사용하여 상기 상부 전극막, 강유전체막 및 하부 전극막을 차례로 패터닝함으로써, 차례로 적층된 하부 전극, 강유전체막 패턴 및 상부 전극을 형성한다. 이때, 상기 하부 전극막 및 상기 상부 전극막은 루세늄(Ru), 백금(Pt), 이리듐(Ir), 로듐(Rh), 오스뮴(Os) 및 이들의 산화물들 중에서 선택된 적어도 한가지 물질로 형성하는 것이 바람직하다. 상기 하부 전극막 및 상기 상부 전극막은 SrRuO3, LaNiO3, LSCO 및 YBCO 중의 한가지일 수도 있다. 또한, 상기 강유전체막은 PZT, SBT 및 BLT 중의 적어도 한가지로 형성하는 것이 바람직하다.
상기 금속간 절연막의 평탄화 식각 단계는 화학기계적 연마 기술 및 에치백 기술 중의 한가지를 사용하여 실시하는 것이 바람직하다. 또한, 상기 하드마스크 패턴을 선택적으로 제거하는 단계는 상기 금속간 절연막 및 상기 강유전체 커패시터에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 실시한다. 바람직하게는, 상기 하드마스크 패턴을 선택적으로 제거하는 단계는 인산을 포함하는 식각액을 사용하여 실시한다.
상술한 식각 두께의 편차에 따른 문제를 예방하기 위해서는, 상기 하드마스크 패턴의 두께는 상기 평탄화 식각 공정에서 발생하는 식각 두께의 최대 편차보다 큰 것이 바람직하다. 이를 위해, 상기 하드마스크 패턴은 50 내지 200㎚의 두께로형성하는 것이 바람직하다.
상기 금속간 절연막을 형성하기 전에, 적어도 상기 강유전체 커패시터의 측벽을 덮는 수소방지막을 형성하는 단계를 더 포함하는 것이 바람직하다. 이때, 상기 수소방지막은 티타늄 산화막(TiO2), 알루미늄 산화막(Al2O3), 지르코늄 산화막(ZrO2) 및 세륨 산화막(CeO2) 중에서 선택된 적어도 한가지 물질이다. 상기 금속간 절연막은 실리콘 산화막으로 형성하는 것이 바람직하다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한 층이 다른 층 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다.
도 4는 일반적인 강유전체 메모리 소자를 나타내는 평면도이다.
도 4를 참조하면, 반도체기판의 소정영역에 복수개의 활성영역들(53a)을 한정하는 소자분리막이 배치된다. 상기 활성영역들(53a) 및 상기 소자분리막을 가로지르는, 복수개의 절연된(insulated) 게이트 전극들(57)이 배치된다. 상기 게이트 전극들(57)은 워드라인을 구성하며, 행 방향(y축)과 평행하다. 상기활성영역들(53a)의 각각은 상기 한 쌍의 게이트 전극들(57)과 교차한다. 이에 따라, 상기 각 활성영역(53a)은 3개의 부분으로 나뉘어진다. 상기 한 쌍의 게이트 전극들(57) 사이의 활성영역(53a)에는 공통 드레인 영역이 형성되고, 상기 공통 드레인 영역의 양 옆의 활성영역들(53a)에는 소오스 영역들이 형성된다. 따라서, 상기 게이트 전극(57)들 및 상기 활성영역들(53a)이 교차하는 지점들(points)에 셀 트랜지스터들이 형성된다. 결과적으로, 셀 트랜지스터들은 열 방향(x축) 및 행 방향(y축)을 따라 2차원적으로 배열된다.
상기 워드라인들(57)을 가로지르되, 상기 공통 드레인 영역과 전기적으로 접속하는 복수개의 비트라인들(71)이 배치된다. 상기 공통 드레인 영역 및 상기 비트라인들(71)이 교차하는 영역에는 이들을 연결하기 위한 경로로서, 비트라인 콘택홀(71a)이 배치된다. 상기 비트라인 콘택홀(71a)은 비트라인 패드로 채워진다.
상기 소오스 영역들의 상부에는 콘택 플러그에 의해 채워지는 스토리지 노드 콘택홀들(75a)이 배치된다. 상기 콘택 플러그들의 각각에는 강유전체 커패시터들(82)이 연결된다. 상기 강유전체 커패시터들(82)의 각각은 차례로 적층된 하부 전극, 강유전체막 패턴 및 상부 전극으로 구성된다. 이에 따라, 상기 하부 전극은 상기 콘택 플러그를 통하여 상기 소오스 영역과 전기적으로 접속된다.
상기 강유전체 커패시터들(82)의 상부 전극은 적어도 한개의 플레이트 라인에 접속한다. 바람직하게는, 상기 플레이트 라인은 서로 이웃하는 적어도 2개의 행들 상에 배열된 상기 강유전체 커패시터들(82)에 연결된다. 상기 플레이트 라인들 사이에는, 상기 게이트 전극들(57)에 접속하는 주 워드라인(91)이 배치된다.
도 5 내지 도 10은 도 4의 I-I'에 따라 보여지는, 본 발명의 바람직한 실시예에 따른 강유전체 메모리 소자의 제조 방법을 나타내는 공정단면도들이다.
도 5를 참조하면, 반도체기판(51)의 소정영역에 소자분리막(53)을 형성하여 복수개의 활성영역들(53a)을 한정한다. 상기 활성영역들을 갖는 반도체기판의 전면에 게이트 절연막, 게이트 도전막 및 캐핑 절연막을 차례로 형성한다. 상기 캐핑 절연막, 게이트 도전막 및 게이트 절연막을 연속적으로 패터닝하여 상기 활성영역들 및 소자분리막(53)의 상부를 가로지르는 복수개의 평행한 게이트 패턴들(60)을 형성한다. 상기 게이트 패턴들(60)의 각각은 차례로 적층된 게이트 절연막 패턴(55), 게이트 전극(57) 및 캐핑 절연막 패턴(59)으로 구성된다. 여기서, 상기 활성영역들의 각각은 상기 한 쌍의 게이트 전극들(57)과 교차한다. 상기 게이트 전극(57)은 워드라인에 해당한다.
상기 게이트 패턴들(60) 및 상기 소자분리막(53)을 이온주입 마스크들로 사용하여 상기 활성영역들에 불순물 이온들을 주입한다. 그 결과, 상기 각 활성영역에 3개의 불순물 영역들이 형성된다. 이들 3개의 불순물 영역들 중에서, 가운데의 불순물 영역은 공통 드레인 영역(61d)에 해당하고, 나머지 불순물 영역들은 소오스 영역들(61s)에 해당한다. 이에 따라, 상기 각 활성영역에 한 쌍의 셀 트랜지스터들이 형성된다. 결과적으로, 상기 셀 트랜지스터들은 상기 반도체기판(51)에 행 방향 및 열 방향을 따라 2차원적으로 배열된다. 이어서, 상기 게이트 패턴(60)의 측벽에 통상의 방법을 사용하여 스페이서(63)를 형성한다.
도 6을 참조하면, 상기 스페이서(63)를 갖는 반도체기판의 전면에 제 1 하부층간절연막(65)을 형성한다. 상기 제 1 하부 층간절연막(65)을 패터닝하여 상기 소오스/드레인 영역들(61s, 61d)을 노출시키는 패드 콘택홀을 형성한다. 상기 패드 콘택홀 내에 통상의 방법을 사용하여 스토리지 노드 패드들(67s) 및 비트라인 패드들(67d)을 형성한다. 상기 스토리지 노드 패드들(67s)은 상기 소오스 영역들(61s)과 접속되고, 상기 비트라인 패드들(67d)은 상기 공통 드레인 영역(61d)과 접속된다. 상기 패드들(67s, 67d)을 갖는 반도체기판 전면에 제 2 하부 층간절연막(69)을 형성한다. 상기 제2 하부 층간절연막(69)을 패터닝하여 상기 비트라인 패드들(67d)을 노출시키는 비트라인 콘택홀들(도 4의 71a)을 형성한다. 상기 비트라인 콘택홀들을 덮는 복수개의 평행한 비트라인들(71)을 형성한다. 상기 비트라인들(71)은 상기 워드라인들(57)의 상부를 가로지른다.
도 7을 참조하면, 상기 비트라인들(71)을 갖는 반도체기판의 전면에 제3 하부 층간절연막(73)을 형성한다. 상기 제1 내지 제3 하부 층간절연막들(65, 69, 73)은 하부 층간절연막(74)을 구성한다. 이어서, 상기 제2 및 제3 하부 층간절연막들(69, 73)을 패터닝하여 상기 스토리지 노드 패드들(67s)을 노출시키는 스토리지 노드 콘택홀들(도 4의 75a)을 형성한다. 상기 스토리지 노드 콘택홀은 그 것의 상부 직경을 증가시키기 위하여 습식 식각공정 및 건식 식각공정을 사용하여 형성할 수 있다. 이에 따라, 상기 스토리지 노드 콘택홀의 상부 측벽은 도시된 바와 같이 경사진 프로파일을 가질 수 있다. 이는 후속공정에서 형성되는 하부 전극과 상기 소오스 영역(61s) 사이의 전기적인 저항을 감소시키기 위함이다. 상기 스토리지 노드 콘택홀들 내에 콘택 플러그들(75)을 형성한다.
도 8을 참조하면, 상기 콘택 플러그들(75) 및 상기 하부 층간절연막(74) 상에 하부 전극막, 강유전체막, 상부 전극막 및 하드마스크막을 차례로 형성한다. 상기 하드마스크막을 패터닝하여, 상기 상부 전극막의 소정영역을 덮는 하드마스크 패턴(83)을 형성한다. 이때, 상기 하드마스크 패턴(83)이 덮는 영역은 상기 콘택 플러그들(75) 상부의 상기 상부 전극막이다. 상기 하드마스크 패턴(83)을 식각 마스크로 사용하여 상기 상부 전극막, 강유전체막 및 하부 전극막을 연속적으로 패터닝함으로써, 행 방향 및 열 방향을 따라 2차원적으로 배열된 복수개의 강유전체 커패시터들(82)을 형성한다. 상기 강유전체 커패시터들(82)의 각각은 차례로 적층된 하부 전극(77), 강유전체막 패턴(79) 및 상부 전극(81)을 포함한다. 상기 하부 전극들(77)은 각각 상기 콘택 플러그들(75)과 접촉한다. 결과적으로, 상기 강유전체 커패시터들(82)은 각각 상기 소오스 영역들(61s)과 전기적으로 접속된다.
상기 상부 전극(81) 및 상기 하부 전극(77)은 각각 루세늄(Ru), 백금(Pt), 이리듐(Ir), 로듐(Rh), 오스뮴(Os) 및 이들의 산화물들 중에서 선택된 적어도 한가지 물질인 것이 바람직하다. 또는, 상기 상부 전극(81) 및 상기 하부 전극(77)은 SrRuO3, LaNiO3, LSCO 및 YBCO 중의 한가지일 수도 있다. 또한, 상기 강유전체막 패턴(79)은 강유전성을 갖는 물질로서, PZT, SBT 및 BLT 중의 한가지로 형성한다. 바람직하게는, 상기 강유전체막 패턴(79)은 Pb(Zr,Ti)O3, SrTiO3, BaTiO3, (Ba,Sr)TiO3, SrBi2Ta2O9, (Pb,La)(Zr,Ti)O3, Bi4Ti3O12및 (Bi,La)4Ti3O12중에서 선택된 적어도 한가지 물질이다.
상기 하드마스크 패턴(83)은 실리콘 산화막에 대해 식각 선택성을 갖는 물질인 것이 바람직하다. 이에 더하여, 상기 하드마스크 패턴(83)은 상기 상부 전극막 및 하부 전극막에 대해서도 식각 선택성을 갖는 물질로 이루어지는 것이 바람직하다. 이에 따라, 상기 하드마스크 패턴(83)은 실리콘 질화막 또는 차례로 적층된 실리콘 질화막 및 티타늄 질화막으로 형성하는 것이 바람직하다.
상기 강유전체 커패시터들(82)이 형성된 결과물 전면에, 금속간 절연막(inter-metal dielectric, IMD, 85)을 형성한다. 상기 금속간 절연막(85)은 실리콘 산화막으로 형성하는 것이 바람직하다. 또한, 상기 금속간 절연막(85)을 형성하기 전에, 적어도 상기 강유전체 커패시터(82)의 측벽을 덮는 수소 방지막(hydrogen barrier layer, 84)을 더 형성할 수도 있다. 상기 수소방지막(84)은 티타늄 산화막(TiO2), 알루미늄 산화막(Al2O3), 지르코늄 산화막(ZrO2) 및 세륨 산화막(CeO2) 중에서 선택된 적어도 한가지 물질로 형성하는 것이 바람직하다. 상기 수소 방지막(84)은 상기 강유전체막 패턴(79)으로 수소가 침투할 경우 발생하는 강유전체 메모리 소자의 특성 악화를 예방하기 위해 형성한다.
도 9를 참조하면, 상기 금속간 절연막(85) 및 상기 수소방지막(84)을 평탄화 식각하여, 상기 하드마스크 패턴(83)의 상부면을 노출시키는 금속간 절연막 패턴(85a) 및 수소방지막 패턴(84a)을 형성한다. 이에 따라, 상기 금속간 절연막 패턴(85a)은 상기 강유전체 커패시터들(82)을 둘러싸고, 상기 수소방지막 패턴(84a)은 상기 금속간 절연막 패턴(85a)의 하부면 및 측벽을 덮는다. 상기 평탄화 식각은 에치백(etch-back) 기술 또는 화학기계적 연마(chemical mechanical polishing) 기술을 사용하여 실시하는 것이 바람직하다.
또한, 종래 기술에서 설명한 것처럼, 상기 평탄화 식각 공정에 따른 상기 금속간 절연막 패턴(85a)의 최종 두께는 웨이퍼에서의 위치에 따라 다를 수 있다. 이러한 식각 깊이의 편차에 따른 문제를 예방하는 것이 상기 하드마스크 패턴(83)을 형성하는 한가지 이유이다. 따라서, 상기 하드마스크 패턴(83)은 상기 평탄화 식각 공정에서 상술한 웨이퍼에서의 위치에 따른 두께의 최대 차이보다 두꺼운 것이 바람직하다. 바람직하게는, 상기 평탄화 식각 단계에서 잔존하는 상기 하드마스크 패턴(83)의 두께는 50 내지 200㎚이다. 이에 따라, 상기 평탄화 식각 공정은 웨이퍼 전면에서 상기 하드마스크 패턴(83)이 노출되도록 과도식각의 방법으로 실시될 수 있다. 그 결과, 상기 상부 전극(81)을 두껍게 형성하지 않으면서도, 상기 평탄화 식각 공정에서 상기 강유전체막 패턴(79)이 노출되는 것을 예방할 수 있다.
한편, 상기 하드마스크막은 상기 강유전체 커패시터(82) 형성을 위한 식각 공정에서 리세스된다. 이에 따라, 잔존하는 상기 하드마스크 패턴(83)은 최초 형성되는 상기 하드마스크막의 두께보다 얇아진다. 상기 하드마스크막을 형성하는 단계는 이러한 두께의 리세스를 고려하는 것이 필요하다.
이후, 상기 노출된 하드마스크 패턴(83)을 선택적으로 제거하여 상기 상부 전극(81)을 노출시킨다. 상기 상부 전극(81)을 노출시키는 단계는 상기 금속간 절연막 패턴(85a), 상기 수소방지막 패턴(84a) 및 상기 상부 전극(81)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 실시한다. 바람직하게는, 상기 하드마스크패턴(83)을 제거하는 단계는 인산을 포함하는 식각액을 사용하여, 습식 식각의 방법으로 실시한다.
도 10을 참조하면, 상기 상부 전극(81)이 노출된 반도체기판의 전면에 하부 플레이트막을 형성한다. 상기 하부 플레이트막을 패터닝하여 상기 워드라인들(57)과 평행한 복수개의 국부 플레이트 라인들(local plate lines; 87, 도 4의 PL)을 형성한다. 다시 말해서, 상기 복수개의 국부 플레이트 라인들(87)은 행 방향(도 4의 y축)과 평행하다. 상기 국부 플레이트 라인들(87)의 각각은 서로 이웃하는 2개의 행들을 따라 배열된 복수개의 상부 전극들(81)과 직접적으로 접촉한다. 또한, 상기 국부 플레이트 라인들(87)은 상기 금속간 절연막 패턴(85a)의 상부면을 덮는다. 상기 하부 플레이트막은 루세늄(Ru), 백금(Pt), 이리듐(Ir), 로듐(Rh), 오스뮴(Os) 및 팔라듐(Pd) 및 이들의 산화물 중에서 선택된 적어도 한가지 물질일 수도 있다.
상기 국부 플레이트 라인들(87)을 갖는 반도체기판의 전면에 상부 층간절연막을 형성한다. 상기 상부 층간절연막은 제1 및 제2 상부 층간절연막들(89, 93)을 차례로 적층시키어 형성한다. 상기 제2 상부 층간절연막(93)을 형성하기 전에, 상기 제1 상부 층간절연막(89) 상에 복수개의 평행한 주 워드라인들(91)을 형성할 수도 있다. 통상적으로, 하나의 주 워드라인(91)은 디코더를 통하여 4개의 워드라인들(57)을 제어한다.
상기 상부 층간절연막을 패터닝하여 상기 국부 플레이트 라인(87)을 노출시키는 슬릿형 비아홀(95)을 형성한다. 상기 슬릿형 비아홀(95)은 상기 주 워드라인들(91) 사이에 형성되고 상기 주 워드라인들(91)과 평행하다. 상기 슬릿형 비아홀(95)이 형성된 결과물의 전면에 금속막과 같은 상부 플레이트막을 형성한 후, 이를 패터닝하여 상기 슬릿형 비아홀(95)을 덮는 주 플레이트 라인(main plate line; 97)을 형성한다. 이때, 상기 국부 플레이트 라인(87) 및 상기 주 플레이트 라인(97)은 플레이트 라인을 구성한다. 그러나, 상기 플레이트 라인은 국부 플레이트 라인 또는 주 플레이트 라인만으로 구성될 수도 있다.
본 발명에 따르면, 강유전체 커패시터를 형성하기 위한 식각 마스크로써, 충분한 두께의 하드마스크 패턴을 사용한다. 이에 따라, 강유전체 커패시터의 상부 전극을 두껍게 형성하지 않을지라도, 금속간 절연막을 평탄화하는 단계에서 강유전체막 패턴이 노출되는 것을 예방할 수 있다. 그 결과, 강유전체 커패시터의 두께를 감소시킬 수 있으며, 나아가 우수한 특성을 갖는 강유전성 메모리 소자를 제조할 수 있다.

Claims (14)

  1. 반도체기판 상에 하부 층간절연막을 형성하는 단계;
    상기 하부 층간절연막 상에, 차례로 적층된 강유전체 커패시터 및 하드마스크 패턴을 형성하는 단계;
    상기 하드마스크 패턴을 포함하는 반도체기판의 전면을 덮는 금속간 절연막을 형성하는 단계;
    상기 금속간 절연막을 평탄화 식각하여 상기 하드마스크 패턴을 노출시키는 단계;
    상기 노출된 하드마스크 패턴을 선택적으로 제거하여 상기 강유전체 커패시터의 상부면을 노출시키는 단계; 및
    상기 강유전체 커패시터의 상부면에 접촉하는 플레이트 라인을 형성하는 단계를 포함하는 것을 특징으로 하는 강유전체 메모리 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 하드마스크 패턴은 상기 금속간 절연막에 대해 식각 선택성을 갖는 물질로 형성하는 것을 특징으로 하는 강유전체 메모리 소자의 제조 방법.
  3. 제 1 항에 있어서,
    상기 하드마스크 패턴은 실리콘 질화막 또는 차례로 적층된 실리콘 질화막및 티타늄 질화막으로 형성하는 것을 특징으로 하는 강유전체 메모리 소자의 제조 방법.
  4. 제 1 항에 있어서,
    상기 강유전체 커패시터 및 상기 하드마스크 패턴을 형성하는 단계는
    상기 하부 층간절연막 상에 하부 전극막, 강유전체막, 상부 전극막 및 하드마스크막을 차례로 형성하는 단계;
    상기 하드마스크막을 패터닝하여 하드마스크 패턴을 형성하는 단계; 및
    상기 하드마스크 패턴을 식각 마스크로 사용하여 상기 상부 전극막, 강유전체막 및 하부 전극막을 차례로 패터닝함으로써, 차례로 적층된 하부 전극, 강유전체막 패턴 및 상부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 강유전체 메모리 소자의 제조 방법.
  5. 제 4 항에 있어서,
    상기 하부 전극막 및 상기 상부 전극막은 루세늄(Ru), 백금(Pt), 이리듐(Ir), 로듐(Rh), 오스뮴(Os) 및 이들의 산화물들 중에서 선택된 적어도 한가지 물질로 형성하는 것을 특징으로 하는 강유전체 메모리 소자의 제조 방법.
  6. 제 4 항에 있어서,
    상기 강유전체막은 PZT, SBT 및 BLT 중의 적어도 한가지로 형성하는 것을 특징으로 하는 강유전체 메모리 소자의 제조 방법.
  7. 제 1 항에 있어서,
    상기 금속간 절연막을 평탄화 식각하는 단계는 화학기계적 연마 기술 및 에치백 기술 중의 한가지를 사용하여 실시하는 것을 특징으로 하는 강유전체 메모리 소자의 제조 방법.
  8. 제 1 항에 있어서,
    상기 하드마스크 패턴을 선택적으로 제거하는 단계는 상기 금속간 절연막 및 상기 강유전체 커패시터에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 실시하는 것을 특징으로 하는 강유전체 메모리 소자의 제조 방법.
  9. 제 1 항에 있어서,
    상기 하드마스크 패턴을 선택적으로 제거하는 단계는 인산을 포함하는 식각액을 사용하여 실시하는 것을 특징으로 하는 강유전체 메모리 소자의 제조 방법.
  10. 제 1 항에 있어서,
    상기 하드마스크 패턴은 50 내지 200㎚의 두께로 형성하는 것을 특징으로 하는 강유전체 메모리 소자의 제조 방법.
  11. 제 1 항에 있어서,
    상기 하드마스크 패턴의 두께는 상기 평탄화 식각 공정에서 발생하는 식각 두께의 최대 편차보다 큰 것을 특징으로 하는 강유전체 메모리 소자의 제조 방법.
  12. 제 1 항에 있어서,
    상기 금속간 절연막은 실리콘 산화막으로 형성하는 것을 특징으로 하는 강유전체 메모리 소자의 제조 방법.
  13. 제 1 항에 있어서,
    상기 금속간 절연막을 형성하기 전에, 적어도 상기 강유전체 커패시터의 측벽을 덮는 수소방지막을 형성하는 단계를 더 포함하는 강유전체 메모리 소자의 제조 방법.
  14. 제 13 항에 있어서,
    상기 수소방지막은 티타늄 산화막(TiO2), 알루미늄 산화막(Al2O3), 지르코늄 산화막(ZrO2) 및 세륨 산화막(CeO2) 중에서 선택된 적어도 한가지 물질로 형성하는 것을 특징으로 하는 강유전체 메모리 소자의 제조 방법.
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100496887B1 (ko) * 2003-03-05 2005-06-23 삼성전자주식회사 강유전체 기억 소자 및 그 제조 방법
JP4442393B2 (ja) * 2004-11-05 2010-03-31 セイコーエプソン株式会社 強誘電体メモリの製造方法
US20070212797A1 (en) * 2006-03-08 2007-09-13 Suk-Hun Choi Method of forming a ferroelectric device
US20070215987A1 (en) * 2006-03-15 2007-09-20 Schwerin Ulrike G Method for forming a memory device and memory device
US7592273B2 (en) * 2007-04-19 2009-09-22 Freescale Semiconductor, Inc. Semiconductor device with hydrogen barrier and method therefor
KR20100002596A (ko) * 2008-06-30 2010-01-07 삼성전자주식회사 반도체 장치 및 그 제조 방법
US20150170923A1 (en) * 2013-12-18 2015-06-18 Intermolecular, Inc. Feature Size Reduction in Semiconductor Devices by Selective Wet Etching
US10923502B2 (en) 2019-01-16 2021-02-16 Sandisk Technologies Llc Three-dimensional ferroelectric memory devices including a backside gate electrode and methods of making same
US11715520B2 (en) 2021-04-05 2023-08-01 Micron Technology, Inc. Socket structure for spike current suppression in a memory array
US11862215B2 (en) 2021-08-27 2024-01-02 Micron Technology, Inc. Access line having a resistive layer for memory cell access

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL8402859A (nl) * 1984-09-18 1986-04-16 Philips Nv Werkwijze voor het vervaardigen van submicrongroeven in bijvoorbeeld halfgeleidermateriaal en met deze werkwijze verkregen inrichtingen.
JPH0797883A (ja) * 1993-09-29 1995-04-11 Nippondenso Co Ltd パワーウインド装置
US5618747A (en) * 1996-06-03 1997-04-08 Industrial Technology Research Institute Process for producing a stacked capacitor having polysilicon with optimum hemispherical grains
KR100200704B1 (ko) * 1996-06-07 1999-06-15 윤종용 강유전체 메모리 장치 및 그 제조 방법
JP3452800B2 (ja) * 1997-06-30 2003-09-29 ヒュンダイ エレクトロニクス インダストリーズ カムパニー リミテッド 高集積記憶素子およびその製造方法
JP3542704B2 (ja) * 1997-10-24 2004-07-14 シャープ株式会社 半導体メモリ素子
US5998258A (en) * 1998-04-22 1999-12-07 Motorola, Inc. Method of forming a semiconductor device having a stacked capacitor structure
KR100281692B1 (ko) * 1998-10-17 2001-03-02 윤종용 반도체 장치의 자기정렬 콘택 패드 및 그 형성 방법
KR100329773B1 (ko) * 1998-12-30 2002-05-09 박종섭 에프램 소자 제조 방법
US6143604A (en) * 1999-06-04 2000-11-07 Taiwan Semiconductor Manufacturing Company Method for fabricating small-size two-step contacts for word-line strapping on dynamic random access memory (DRAM)
KR100308125B1 (ko) * 1999-07-05 2001-11-01 김영환 불휘발성 강유전체 메모리소자 및 그 제조방법
KR20010016930A (ko) * 1999-08-05 2001-03-05 김지영 복합 상부전극 구조를 갖는 강유전체 캐패시터 및 그의 제조방법
US6548414B2 (en) * 1999-09-14 2003-04-15 Infineon Technologies Ag Method of plasma etching thin films of difficult to dry etch materials
KR100343287B1 (ko) * 1999-09-21 2002-07-15 윤종용 고집적 강유전체 메모리 소자의 형성 방법
US6420272B1 (en) * 1999-12-14 2002-07-16 Infineon Technologies A G Method for removal of hard mask used to define noble metal electrode
KR20020010974A (ko) * 2000-07-31 2002-02-07 박종섭 금속배선 형성 단계를 감소시킬 수 있는 강유전체 메모리소자 제조 방법
KR100410716B1 (ko) * 2001-03-07 2003-12-18 주식회사 하이닉스반도체 캐패시터의 하부전극을 스토리지노드와 연결할 수 있는강유전체 메모리 소자 및 그 제조 방법
JP2003069029A (ja) * 2001-08-27 2003-03-07 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
KR100395767B1 (ko) * 2001-09-13 2003-08-21 삼성전자주식회사 강유전성 메모리 장치 및 그 형성 방법
US20030176073A1 (en) * 2002-03-12 2003-09-18 Chentsau Ying Plasma etching of Ir and PZT using a hard mask and C12/N2/O2 and C12/CHF3/O2 chemistry

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