KR100281692B1 - 반도체 장치의 자기정렬 콘택 패드 및 그 형성 방법 - Google Patents

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Abstract

본 발명은 재현성 있는 자기정렬 콘택(self-aligned contact:SAC)을 형성할 수 있는 반도체 장치의 자기정렬 콘택 패드 및 그 형성 방법에 관한 것으로, 활성영역과 비활성영역이 정의된 반도체 기판 상에 게이트 도전막, 네 개의 층이 적층된 다층의 게이트 마스크, 그리고 상기 게이트 도전막 및 게이트 마스크를 감싸는 게이트 스페이서를 포함하는 게이트 구조물이 소정의 거리를 두고 형성된다. 층간절연막을 증착한 후, 에치백 공정으로 상기 게이트 구조물 사이의 층간절연막을 식각하여 층간절연막 증착시 발생하는 보이드를 제거한다. 층간절연막의 완성을 위해 다시 층간절연막을 증착한다. SAC 패드 형성을 위해 'T'자 형의 오픈 영역을 갖는 마스크 패턴이 형성된다. 상기 마스크 패턴을 사용하여 상기 게이트 구조물 사이의 상기 반도체 기판이 노출될 때까지 상기 층간절연막이 식각되어 SAC패드용 오픈 영역이 형성된다. 이때, 상기 게이트 마스크의 두 번째 층이 언더컷(undercut)된다. 상기 오픈 영역이 SAC 패드용 도전층으로 채워진 후, 상기 게이트 마스크의 두 번째 층을 식각정지층으로 사용하여 평탄화 식각 공정이 수행되고 SAC 콘택 패드가 형성된다. 이와 같은 반도체 장치 제조 방법에 의해서, 스토리지 노드 콘택 영역과 비트 라인 콘택 영역을 'T'자 형으로 머지(merge) 시킴으로써, 재현성 있는 자기정렬 콘택을 형성할 수 있고, 콘택홀의 종횡비 증가에 따른 식각 정지(etch stop) 현상을 방지할 수 있으며, 포토레지스트 패턴이 차지하는 면적을 충분히 확보함으로써 층간절연막 식각시 식각 선택비 감소를 방지할 수 있다. 또한, 상기 게이트 마스크의 두 번째 층을 언더컷 식각함으로써 콘택 패드의 상부 표면 사이즈를 증가시킬 수 있으며, 이로 인해 후속 공정의 오정렬에 대한 마진을 증가시킬 수 있다.

Description

반도체 장치의 자기정렬 콘택 패드 및 그 형성 방법(A SELF ALIGNED CONTACT PAD IN A SEMICONDUCTOR DEVICE AND A METHOD FOR FORMING THEREOF)
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 좀 더 구체적으로는 반도체 장치의 자기정렬 콘택(self-aligned contact)을 이용한 콘택 패드 및 그 형성 방법에 관한 것이다.
반도체 소자가 고집적화 됨에 따라, 기가 비트 디램(Giga bit DRAM) 시대를 맞이하게 되었다. 그러나, 기가 비트 디램 시대로 들어서면서, 소자의 크기가 0.18㎛ 이하의 선폭(critical dimension)으로 형성됨에 따라, 소자와 소자 그리고 층과 층을 연결하는 콘택홀의 크기와 오정렬 마진(misalignment margin)이 함께 감소하게 되었다.
이에 따라, 포토리소그라피(photolithography) 공정으로 제작되는 콘택홀의 크기를 감소시키고, 포토 설비 상에서 정렬의 정확도를 증가시키기 위해 자기정렬 콘택(self aligned contact, 이하 "SAC"라 한다)이 제안되었다.
상기 자기정렬 콘택의 장점은 포토 공정시 오정렬 마진을 증가시킬 수 있고, 콘택 저항을 감소시킬 수 있다는 것이다. 따라서, 자기정렬 콘택은 향후 고집적 소자에 사용될 중요한 콘택 형성 방법 중 하나로 여겨지고 있다.
한편, 디램셀의 활성영역과 비트 라인을 연결하는 콘택, 활성영역과 스토리지 노드를 연결하는 콘택의 경우 얼라인먼트 마진 감소에 따른 게이트 라인과의 단락 발생, 패턴사이즈 감소에 따른 콘택홀의 종횡비 증가로 인한 에치 스톱 발생과 층간절연막 증착시 보이드 발생 등과 같은 문제점이 야기된다. 이를 위해 콘택 패드를 이용하는 방법이 제안되었다. 이하 종래 방법에 의한 콘택 패드 형성 방법을 설명하고 그 문제점을 기술한다.
도1은 종래의 반도체 장치의 자기정렬 콘택 형성 방법에 의해 형성된 자기정렬 콘택 구조를 보여주는 평면도이고, 도2a 및 도2c는 도1의 2A-2B 라인을 따라 절개된 단면도로서, 자기정렬 콘택 형성 방법의 공정들을 순차적으로 보여주는 단면도이다.
먼저, 도2a를 참조하면, 종래 반도체 장치의 자기정렬 콘택 패드 형성 방법은 먼저, 반도체 기판(10) 상에 활성 영역과 비활성 영역을 정의하기 위해 소자격리막(12)이 형성된다. 상기 소자격리막(12)은 일반적으로 잘 알려진 LOCOS(local oxidation of silicon) 방법 내지 얕은 트렌치 격리(shallow trench isolation) 방법으로 형성된다.
상기 반도체 기판(10) 상에 게이트 산화막(도면에 미도시)이 형성된 후, 상기 게이트 산화막 상에 게이트 전극(gate electrode)용 도전 물질층 및 게이트 캡핑(gate capping)용 절연 물질층이 차례로 증착된다. 상기 게이트 전극용 물질층은 통상 폴리실리콘(14)과 텅스텐 실리사이드(16)가 적층되어 형성되며, 상기 게이트 캡핑용 절연물질층은 제 1 실리콘 질화막(18) 및 제 2 실리콘 질화막(20, 또는 실리콘 산화막)이 차례로 적층되어 형성되며 후속 공정으로 형성되는 층간절연막(26, 통상 산화막으로 형성된다)과 식각 선택비를 갖는 것을 특징으로 한다. 상기 절연 물질층 및 도전 물질층이 이 분야에서 잘 알려진 사진 식각(photolithography) 공정으로 패터닝 되어 게이트 전극층(21) 즉, 게이트 캡핑막(18, 20) 및 게이트 전극(14, 16)이 각각 형성된다.
상기 게이트 전극층(21) 양측의 활성 영역 상에 LDD(lightly doped drain) 구조 형성을 위한 저농도 소오스/드레인 불순물 이온이 주입된다. 상기 게이트 전극층(21)의 양측벽 및 상부에 게이트 스페이서(gate spacer)(22)가 형성된다. 상기 게이트 스페이서(22) 또한 후속 공정으로 형성되는 층간절연막(26)과 식각 선택비를 갖는 절연 물질 예를 들어, 실리콘 질화막 등으로 형성된다. 상기 게이트 스페이서(22) 양측의 활성 영역 상에 고농도 소오스/드레인 불순물 이온이 주입되어 LDD 소스/드레인 구조가 완성된다.
상기 반도체 기판(10) 상에 SAC 공정에 사용될 식각정지층(24)이 형성된다. 상기 식각정지층(24)은 후속 공정으로 형성되는 층간절연막(16)과 식각선택비를 갖는 절연 물질 예를 들어 실리콘 질화막 등으로 형성된다. 그리고 나서 상기 반도체 기판(10) 전면에 층간절연막(26)이 증착된다. 다음, 도2b를 참조하면 자기정렬 콘택 형성을 위한 포토레지스트 패턴(도면에 미도시)을 사용하여 상기 층간절연막(26)이 식각되고 상기 식각정지층(24)이 제거되어 활성영역을 노출시키는 콘택 패드용 오프닝(28a, 28b)이 형성된다.
다음, 도2c에 있어서, 상기 포토레지스트 패턴이 제거된 후, 상기 오프닝(28a,28b)이 완전히 채워지도록 상기 층간절연막(26) 상에 도전물질 예를 들면 폴리실리콘막이 증착된다. 그리고 나서, 상기 폴리실리콘막이 물리화학적 연마(chemical mechanical polishing:CMP) 공정 내지 에치백(etch back) 공정 등으로 평탄화 식각된다. 그러면, 자기정렬 콘택 패드(30a, 30b) 즉, 스토리지 노드 콘택 패드(30a) 및 비트 라인 콘택 패드(30b)가 각각 형성된다.
그러나, 상술한 바와 같은 종래 방법에 있어서 자기정렬 콘택 패턴 모양은 도1에 도시된 바와 같이, 원형(circle type) 내지 타원형(ellipse type)이다. 이러한 자기정렬 콘택 패턴 형성을 위한 공정 진행에 있어서, 패턴의 크기가 작아질수록, 즉, 콘택홀의 크기가 작아질수록 식각 공정에서 식각되는 면적이 작아지고, 콘택홀의 상대적인 깊이는 깊어지게 된다. 즉, 콘택홀의 종횡비가 증가함에 따라 식각 반응가스와 식각시의 화학 반응 부산물의 확산이 어려워진다. 그 결과, 식각 속도가 감소되거나, 심한 경우 콘택홀 내부에서 반응 부산물이 확산되어 나오지 못함에 따라 식각 반응 속도가 현저히 감소되는 이른바 '식각 정지(etch stop)' 현상이 발생된다.
상기 문제점을 해결하기 위해서, 폴리머(polymer) 발생을 억제하는 조건으로 식각이 진행되거나, 식각 시간을 증가시킬 수 있다. 그러나, 층간절연막에 대한 실리콘 질화막 등의 식각 선택비가 감소되어 층간절연막이 선택적으로 식각되지 못하고, 따라서 자기정렬 콘택 형성의 고유 목적을 잃게 된다.
이에 따라, Y. Kohyama 등이 비트 라인 콘택홀과 스토리지 노드 콘택홀을 하나로 묶은 새로운 구조를 제시하였다.("A Fully Printable, Self-aligned and Planarized Stacked Capacitor DRAM Cell Technology for 1Gbit DRAM and Beyond", symp. on VLSI tech. digest of technical papers, pp. 17 - 18, 1997)
그러나, 이들의 구조는 포토레지스트 패턴이 차지하는 면적이 작아 콘택홀 형성을 위한 식각 공정시 폴리머 생성이 작은 문제점을 가진다. 상기 폴리머는 층간절연막에 대한 식각 속도와 식각 선택비를 변화시키는데, 포토레지스트 패턴의 면적이 충분히 클 때 식각 선택비가 높게 된다.
또한, 콘택 패드 사이즈가 게이트 라인 사이의 공간으로 제한되며, 따라서 후속 비트 라인 콘택 또는 스토리지 노드 콘택과 패드 사이의 오정렬 마진을 충분히 크게 할 수 없다는 단점이 있다. 즉, 도2c를 참조해보면, 콘택 패드(30a,30b)가 게이트 라인 사이에 형성되어 상부 사이즈가 제한을 받게 되며, 이는 집적도가 증가할수록 더욱더 작아지게 되며 후속 콘택 형성시 오정렬을 야기한다.
본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 자기정렬 콘택 형성에 있어서 콘택 패드의 상부 크기를 증가시켜 콘택 패드의 오정렬 마진을 충분히 확보할 수 있는 반도체 장치의 자기정렬 콘택 패드 및 그 형성 방법을 제공함에 그 목적이 있다.
본 발명의 다른 목적은, 자기정렬 콘택 형성에 있어서 층간절연막의 식각 선택비를 충분히 확보할 수 있는 반도체 장치의 자기정렬 콘택 패드 및 그 형성 방법을 제공함에 그 목적이 있다.
본 발명의 또 다른 목적은, 자기정렬 콘택 형성에 있어서 콘택홀의 종횡비 증가에 따른 식각 정지 현상을 방지할 수 있는 반도체 장치의 자기정렬 콘택 패드 및 그 형성 방법을 제공함에 그 목적이 있다.
도1은 종래의 반도체 장치의 자기정렬 콘택 형성 방법에 의해 형성된 자기정렬 콘택 구조를 보여주는 평면도:
도2a 및 도2c는 도1의 2A-2B 라인을 따라 절개된 단면도로서, 자기정렬 콘택 형성 방법의 공정들을 순차적으로 보여주는 단면도:
도3은 본 발명의 반도체 장치의 자기정렬 콘택 형성 방법에 의해 형성된 자기정렬 콘택 구조를 보여주는 평면도:
도4a 및 도4h는 도3의 4A-4B 라인을 따라 절개된 단면도로서, 본 발명의 자기정렬 콘택 형성 방법의 공정들을 순차적으로 보여주는 단면도: 그리고
도5는 본 발명의 실시예에 의한 반도체 장치의 자기정렬 콘택 패드의 구조를 보여주는 단면도.
* 도면의 주요 부분에 대한 부호의 설명
100 : 반도체 기판 120 : 소자 격리막
140, 160 : 게이트 전극 180, 200, 220, 240 : 게이트 마스크
260 : 게이트 스페이서 280, 320 : 식각정지층
300, 360 : 층간절연막 320 : 보이드
440 : 콘택 패드용 도전막 460a, 460b : 콘택 패드
(구성)
상술한 목적을 달성하기 위한 본 발명에 의하면, 반도체 장치의 콘택 패드 구조는, 반도체 기판 상에 소정의 거리를 두고 형성된 게이트 구조물과, 상기 게이트 구조물은 게이트용 도전막, 게이트 마스크, 그리고 게이트 스페이서를 포함하고, 상기 게이트 구조 상부의 중심에 형성된 상기 게이트용 도전막보다 상대적으로 폭이 좁은 절연막과, 상기 절연막을 포함하여 상기 게이트 구조물 사이에 형성된 콘택 패드용 도전막을 포함한다.
이 발명의 바람직한 실시예에 있어서, 상기 게이트용 도전막은 폴리실리콘과 텅스텐 실리사이드가 차례로 적층되어 형성되고, 상기 게이트 마스크 및 스페이서는 실리콘 질화막으로 형성되고, 상기 절연막은 산화막, P-질화막, ARC막 그리고 상기 게이트 마스크와 식각선택비가 다른 실리콘 질화막 중 어느 하나로 형성되고, 상기 콘택 패드용 도전막은 도핑된 폴리실리콘으로 형성되는 것을 특징으로 한다.
상술한 목적을 달성하기 위한 본 발명에 의하면, 반도체 장치의 콘택 패드 형성 방법은, 활성영역과 비활성영역이 정의된 반도체 기판 상에 소정의 거리를 두고 도전층 구조물을 형성하는 단계와, 상기 도전층 구조물은 제 1 도전막, 상기 제 1 도전막 상에 적어도 세 층 이상의 물질막이 적층된 다층의 갭핑막, 그리고 상기 제 1 도전막 및 캡핑막을 감싸도록 형성된 스페이서를 포함하고, 상기 도전층 구조물을 포함하여 상기 반도체 기판 상에 층간절연막을 형성하는 단계와, 소정의 마스크 패턴을 상기 층간절연막 상에 형성하는 단계와, 상기 마스크 패턴을 사용하여 상기 도전층 구조물 사이의 상기 반도체 기판이 노출될 때까지 상기 층간절연막을 식각하여 콘택 패드용 오프닝을 형성하되, 상기 캡핑막의 두 번째 층이 언더컷 되도록 식각하는 단계와, 상기 오프닝을 평탄화가 가능할 정도의 제 2 도전막으로 채우는 단계와, 상기 캡핑막의 두 번째 막을 식각정지층으로 사용하여 상기 제 2 도전막을 평탄화 식각하여 콘택 패드를 형성하는 단계를 포함한다.
이 방법의 바람직한 실시예에 있어서, 상기 층간절연막 형성 후, 상기 층간절연막을 평탄화 식각하는 단계를 더 포함하는 것을 특징으로 한다.
이 방법의 바람직한 실시예에 있어서, 상기 캡핑막은, 두 번째 층이 첫 번째 및 세 번째 층과 식각 선택비를 가지는 것을 특징으로 한다. 이때, 상기 캡핑막의 첫 번째 층은 LPCVD 질화막, 세 번째 층은 폴리실리콘막, 그리고 두 번째 층은 ARC막, P-질화막, 산화막, 그리고 상기 첫 번째 층의 LPCVD 질화막과 식각선택비를 가지는 질화막 중 어느 하나인 것을 특징으로 한다.
이 방법의 바람직한 실시예에 있어서, 상기 층간절연막을 형성하는 단계는, 상기 도전층 구조물을 포함하여 상기 반도체 기판 상에 제 1 식각정지층을 형성하는 단계와, 상기 제 1 식각정지층 상에 제 1 층간절연막을 증착하는 단계와, 상기 제 1 층간절연막 내의 보이드가 나타날 때까지 상기 도전층 구조물 사이의 상기 제 1 층간절연막을 선택식각하는 단계와, 상기 제 1 층간절연막 및 상기 도전층 구조물 상에 제 2 식각정지층을 형성하는 단계와, 상기 제 2 식각정지층 상에 상기 도전층 구조물을 충분히 커버하도록 제 2 층간절연막을 형성하는 단계를 포함한다.
이때, 상기 제 1 층간절연막을 식각하는 단계는, 습식식각, 건식식각, 그리고 이들의 복합공정 중 어느 하나에 의해 수행되는 것을 특징으로 한다.
이 방법의 바람직한 실시예에 있어서, 상기 층간절연막을 식각하는 단계는, 상기 제 2 식각정지층이 노출될 때까지 상기 제 2 층간절연막을 선택식각하는 단계와, 상기 캡핑막의 두 번째 층을 언더컷 식각하는 단계와, 상기 제 1 식각정지층이 노출될 때까지 상기 제 1 층간절연막을 식각하는 단계와, 상기 제 1 식각정지층을 제거하는 단계를 포함하는 것을 특징으로 한다.
이때, 상기 캡핑막의 두 번째 층의 언더컷 식각은, 인산을 사용하는 습식식각에 의해 수행되는 것을 특징으로 한다.
이 방법의 바람직한 실시예에 있어서, 상기 마스크 패턴은, 'T'자 형의 오픈 영역을 가지며, 상기 'T'자 형의 오픈 영역은 적어도 두개 이상의 콘택 영역을 포함하는 머지 콘택 영역인 것을 특징으로 한다.
상술한 목적을 달성하기 위한 본 발명에 의하면, 자기정렬콘택을 이용한 반도체 장치의 콘택 패드 형성 방법은, 활성영역과 비활성영역이 정의된 반도체 기판 상에 소정의 거리를 두고 게이트 구조를 형성하는 단계와, 상기 게이트 구조는 게이트 전극용 도전막, 상기 게이트 전극용 도전막 상에 네 개의 층이 적층되어 형성된 게이트 마스크 그리고 상기 절연막 및 게이트 마스크를 감싸도록 형성된 게이트 스페이서를 포함하고, 상기 게이트 구조를 포함하여 상기 반도체 기판 상에 제 1 식각정지층을 형성하는 단계와, 상기 제 1 식각정지층 상에 제 1 층간절연막을 증착하는 단계와, 상기 제 1 층간절연막 내의 보이드가 나타날 때까지 상기 제 1 층간절연막을 선택식각하는 단계와, 상기 제 1 층간절연막 및 상기 게이트 구조 상에 제 2 식각정지층을 형성하는 단계와, 상기 제 2 식각정지층 상에 상기 게이트 구조를 충분히 커버하도록 제 2 층간절연막을 형성하는 단계와, 소정의 마스크 패턴을 상기 제 2 층간절연막 상에 형성하되, 'T'자 형의 오픈 영역을 갖도록 형성하는 단계와, 상기 마스크 패턴을 사용하여 상기 제 2 층간절연막, 제 2 식각정지층, 및 제 1 층간절연막, 그리고 상기 제 1 식각정지층을 식각하여 콘택 패드용 오프닝을 형성하되, 상기 게이트 마스크의 두 번째 층이 언더컷 되도록 식각하는 단계와, 상기 오프닝을 평탄화가 가능할 정도의 콘택 패드용 도전막으로 채우는 단계와, 상기 게이트 마스크의 두 번째 층을 식각정지층으로 사용하여 상기 콘택 패드용 도전막을 평탄화 식각하여 콘택 패드를 형성하는 단계를 포함한다.
이 방법의 바람직한 실시예에 있어서, 상기 제 2 층간절연막 형성 후, 상기 제 2 층간절연막을 평탄화 식각하는 단계를 더 포함하는 것을 특징으로 한다.
이 방법의 바람직한 실시예에 있어서, 상기 게이트 마스크는, 두 번째 층이 첫 번째 및 세 번째 층과 식각 선택비를 가지는 것을 특징으로 한다.
이 방법의 바람직한 실시예에 있어서 상기 게이트 마스크는 LPCVD 질화막, P-질화막, 폴리실리콘막, 그리고 산화막이 차례로 적층되어 형성되며, 상기 P-질화막 대신 ARC막, 산화막, 또는 상기 LPCVD 질화막과 식각선택비를 가지는 질화막이 사용될 수 있는 것을 특징으로 한다.
이 방법의 바람직한 실시예에 있어서, 상기 게이트 마스크, 게이트 스페이서, 그리고 제 1 및 제 2 식각정지층은 상기 제 1 및 제 2 층간절연막과 식각선택비를 가지는 것을 특징으로 한다.
이 방법의 바람직한 실시예에 있어서, 상기 제 1 층간절연막을 형성하는 단계는, 절연물질의 증착, 아르곤 또는 헬륨 스퍼터링, 그리고 상기 증착과 아르곤 또는 헬륨 스퍼터링을 동시에 진행하는 삼단계 방식으로 형성되는 것을 특징으로 한다.
이 방법의 바람직한 실시예에 있어서, 상기 'T'자 형의 오픈 영역은 적어도 두개 이상의 콘택 영역을 포함하는 머지 콘택 영역인 것을 특징으로 한다.
이 방법의 바람직한 실시예에 있어서, 상기 게이트 마스크를 언더컷 하는 단계는, 상기 제 2 식각정지층이 노출될 때까지 상기 제 2 층간절연막을 선택식각하는 단계와, 상기 게이트 마스크의 두 번째 층을 인산을 사용하는 습식식각으로 언더컷 하는 단계와, 상기 제 1 식각정지층이 노출될 때까지 상기 제 1 층간절연막을 식각하는 단계를 포함하는 것을 특징으로 한다.
이 방법의 바람직한 실시예에 있어서, 상기 보이드가 나타날 때가지 상기 제 1 층간절연막을 식각하는 단계는, 습식식각, 건식식각, 그리고 이들의 복합공정 중 어느 하나에 의해 수행되는 것을 특징으로 한다.
(실시예)
도4f 내지 도4h를 참조하면, 본 발명의 실시예에 따른 신규한 자기정렬을 이용한 반도체 장치의 콘택 패드 형성 방법은, 'T'자 형 콘택 마스크를 이용하여 층간절연막을 식각하여 콘택 패드용 오픈 영역을 형성한다. 이때 게이트 구조 상부의 절연막이 언더컷 되도록 한다. 그리고 나서 상기 오픈 영역이 완전히 채워지도록 층간절연막 상에 도전층이 형성된 후, 평탄화 식각되어 콘택 패드가 형성된다. 이와 같이, 스토리지 노드 콘택 영역과 비트 라인 콘택 영역을 'T'자 형으로 머지(merge) 시킴으로써, 재현성 있는 자기정렬 콘택을 형성할 수 있고, 콘택홀의 종횡비 증가에 따른 식각 정지 현상을 방지할 수 있으며, 포토레지스트 패턴이 차지하는 면적을 충분히 확보함으로써 층간절연막 식각시 식각 선택비 감소를 방지할 수 있다. 또한 게이트 구조 상부의 절연막을 언더컷 함으로써 콘택 패드의 상부 사이즈를 증가시켜 후속 공정의 오정렬 마진을 충분히 확보할 수 있다.
이하, 도3 내지 도5를 참조하여 본 발명의 실시예를 상세히 설명한다.
도5는 본 발명의 실시예에 의한 반도체 장치의 자기정렬 콘택 패드의 구조를 보여주는 단면도이다. 도5를 보면, 활성영역과 비활성영역을 정의하여 반도체 기판(100) 상에 소자격리막(120)과, 소정의 거리를 두고 상기 활성영역 및 비활성영역 상에 게이트 구조(140, 160, 180, 260)가 형성되어 있고, 상기 게이트 구조(140, 160, 180, 260) 상부의 중심부에 상기 게이트 구조(140, 160, 180, 260) 보다 폭이 상대적으로 작은 절연막(200)이 형성되어 있다. 또한 상기 게이트 구조(140, 160, 180, 260) 사이에 콘택 패드용 도전막(460a, 460b)이 채워져 있다. 상기 콘택 패드(460a, 460b)는 상기 절연막(200)에 의해 전기적으로 분리되어 있다.
이때, 상기 게이트 구조는 게이트 전극용 도전막(140, 160), 게이트 마스크막(180) 및 게이트 스페이서(260)를 포함한다. 여기서, 상기 게이트 전극용 도전막(140, 160)은 폴리실리콘막(140) 및 텅스텐 실리사이드막(160)이 차례로 적층되어 형성되며, 상기 게이트 마스크(180) 및 상기 게이트 스페이서(260)는 실리콘 질화막으로 형성된다. 한편 상기 절연막(200)은 산화막, 포스포러스 질화막(phosphorous nitride layer), ARC막 또는 상기 게이트 마스크(180) 및 상기 게이트 스페이서(260)를 구성하는 실리콘 질화막과 식각선택비가 있는 다른 실리콘 질화막으로 형성된다.
다시 도5를 참조하면, 상기 게이트 구조 상의 상기 절연막(200)이 언더컷 되어 있어 때문에 그만큼 콘택 패드(460a,460b)의 상부 사이즈가 증가되어 향후 공정의 오정렬 마진을 충분히 제공한다. 즉, 도3에 나타난 바와 같이, 콘택 패드(460a,460b)가 게이트 사이의 공간 및 게이트 상부에도 형성되기 때문에 그만큼 상부 표면 사이즈가 증가하게 된다.
이하 도3 내지 도4를 참조하여 반도체 장치의 콘택 패드 형성 방법을 상세히 설명한다.
도3은 본 발명의 반도체 장치의 자기정렬 콘택 형성 방법에 의해 형성된 자기정렬 콘택 구조를 보여주는 평면도이고 도4a 내지 도4h는 도3의 4A-4B 라인을 따라 절개된 단면도로서, 본 발명의 자기정렬 콘택 형성 방법의 공정들을 순차적으로 보여주는 단면도이다.
먼저, 도4a를 참조하면, 본 발명의 실시예에 따른 반도체 장치의 자기정렬 콘택 패드 형성 방법은 먼저, 반도체 기판(100) 상에 활성 영역과 비활성 영역을 정의하기 위해 소자격리막(120)이 형성된다. 상기 소자격리막(120)은 예를 들어, LOCOS 방법 및 얕은 트렌치 격리 방법 중 어느 하나로 형성된다. 상기 반도체 기판(100) 상에 게이트 산화막(도면에 미도시)이 약 50Å 내지 100Å 두께 범위를 갖도록 형성된다. 그리고 나서, 상기 게이트 산화막 상에 게이트 전극용 도전 물질층 및 게이트 마스크용 절연 물질층이 차례로 형성된다. 상기 게이트 전극용 도전 물질층은 예를 들어, 폴리실리콘막 또는 폴리실리콘막 및 실리사이드막이 적층된 다층막으로 형성된다. 본 발명에서는 폴리실리콘막(140)이 약 1000Å 정도의 두께범위를 갖도록 그리고 텅스텐 실리사이드막(160)이 약 1000Å 정도의 두께 범위를 갖도록 적층되어 형성된다.
상기 게이트 마스크용 절연 물질층은 후속 공정으로 형성되는 층간절연막과 식각 선택비를 갖는 물질로 형성된다. 통상 실리콘 질화막과 실리콘 산화막이 적층되어 형성되나, 본 발명에서는 네 개의 층이 적층되어 형성되며 두 번째 층이 향후 SAC 공정에서 언더컷 된다. 여기서 상기 게이트 마스크의 두 번째 층은 각각 그 하부 및 상부에 형성되는 첫 번째 층 및 세 번째 층에 대해 식각 선택비가 있는 물질로 형성되어야 하는데, 이는 상기 두 번째 층의 언더컷을 컨트롤하기 위함이다. 이에 따라 향후 상기 두 번째 층이 언더컷 되어 후속 공정으로 형성되는 콘택 패드의 상부 사이즈가 증가하게 된다. 또한 상기 두 번째 층은 후속 콘택 패드 형성을 위한 평탄화 식각공정시, 식각정지층으로 작용하는 물질이어야 하며, 각각의 콘택 패드를 전기적으로 분리시킨다. 여기서 네 번째 층은 형성되지 않을 수도 있다.
구체적으로 살펴보면, 본 발명에서는, 첫 번째 층(180)은 통상의 LPCVD 실리콘 질화막으로서 약 500Å 내지 1000Å 정도의 두께범위를 갖도록 형성된다. 세 번째 층(220)은 폴리실리콘막으로서 약 500Å 내지 700Å 정도의 두께범위를 갖도록 형성된다. 한편 두 번째 층(200)(이하 "패드 분리막"이라 한다)은 포스포러스 질화막, 반사정지막(anti-reflection layer:ARC), 산화막, 또는 실리콘 질화막으로 약 500Å 내지 1000Å 정도의 두께범위를 갖도록 형성되며 상기 첫 번째 층인 실리콘 질화막(180) 및 세 번째 층인 폴리실리콘막(220)과 식각선택비를 갖는 물질이다. 네 번째 층(240)은 실리콘 산화막으로서 약 500Å 정도의 두께 범위를 갖도록 형성된다.
상기 도전 물질층 및 절연 물질층이 이 분야에서 잘 알려진 사진 식각 공정에 의해 패터닝 되어 반도체 기판(100) 상에 라인(line) 형태의 게이트 전극층(250) 즉, 게이트 전극(140, 160) 및 게이트 마스크(180, 200, 220, 240)가 형성된다.
그리고 나서, 상기 게이트 전극층(250) 양측의 활성 영역 상에 LDD(lightly doped drain) 구조를 위한 저농도 소오스/드레인 불순물 이온이 주입된다.
게이트 스페이서 형성을 위한 절연막이 약 300Å 내지 1000Å 두께범위를 갖도록 상기 반도체 기판(100) 상에 증착된다. 상기 절연막은 상기 게이트 마스크와 마찬가지로, 후속 공정에 의해 형성되는 층간절연막과 식각 선택비를 갖는 물질 예를 들어, 실리콘 질화막 등의 절연 물질로 형성된다. 그리고 나서 에치백 공정으로 식각되어 게이트 스페이서(260)가 형성되며 게이트 구조가 완성된다. 상기 게이트 스페이서(260) 양측의 활성 영역 상에 고농도 소오스/드레인 불순물 이온이 주입되어 LDD 소스/드레인 구조가 완성된다.
다시 도4a를 참조하면, 반도체 기판(100) 상에 후속 SAC 식각공정에 사용될 제 1 식각정지층(280)으로서 후속 공정으로 형성되는 층간절연막과 식각선택비를 갖는 실리콘 질화막이 약 50Å 내지 200Å 정도의 두께범위를 갖도록 형성된다.
다음 도4b를 참조하면, 상기 게이트 구조가 완전히 커버될 때까지 상기 반도체 기판(100) 상에 제 1 층간절연막(300)이 형성된다. 상기 제 1 층간절연막은 예를 들어, HDP(high density plasma) CVD(chemical vapor deposition) 산화막으로서 약 3000Å 내지 5500Å의 두께 범위 내로 형성된다. 이때, 보이드(void) 형성을 최대한 억제하기 위해 3단계를 거쳐 형성된다. 구체적으로 살펴보면, 첫 번째 단계로 먼저 2000Å 정도의 산화막이 증착된다. 두 번째 단계로 아르곤 또는 헬륨 스퍼터링이 수행되어 후속 필링(filling)에 유리한 상태가 되게 한다. 마지막 세 번째 단계로 산화막 증착과 아르곤 또는 스퍼터링을 동시에 실시하여 소정의 두께가 형성되도록 한다.
그러나 패턴의 크기가 작아지고 밀도가 증가함에 따라, 보이드(320)가 발생할 수 있는데, 후속 공정에서 콘택 패드용 폴리실리콘 증착시 상기 보이드(320) 내로 폴리실리콘이 필링 되기 때문에 게이트 라인을 따라서 비트 라인 콘택 사이 또는 스토리지 노드 콘택 사이에서 브리지(bridge)가 발생하게 된다.
따라서 본 발명에서는 상기 보이드(320)를 제거하기 위해 도4c에 나타난 바와 같이 상기 게이트 구조사이의 상기 제 1 층간절연막(300)이 에치백 된다. 상기 에치백은 상기 보이드(320)를 제거할 때까지 수행되며 제 1 층간절연막(300)이 약 1500Å 내지 2000Å 두께범위가 되도록 식각한다. 이때, 상기 게이트 스페이서(260) 및 상기 게이트 마스크는 상기 제 1 식각정지층(300)과 식각선택비가 좋아 식각정지층으로 작용한다. 상기 제 1 층간절연막(300)의 에치백은 건식 식각, 습식식각 또는 이들의 혼합 중 어느 하나의 방법에 의해 수행되는데 식각선택비가 좋은 습식식각이 유리하다.
이때, 상기 습식식각 방법은 통상의 산화막 식각 용액 예를 들어 200:1 HF, LAL(NH4F 와 HF의 혼합용액), 그리고 BOE(buffered oxide etchant) 중 어느 하나를 사용하여 수행된다. 한편 상기 건식식각 방법은 O2, CF4, CO, Ar, CH2F2, CHF3, N2,CH4등의 식각가스를 사용하여 수행된다.
다음 도4d를 참조하면, 상기 제 1 층간절연막(300)의 에치백 공정이 끝난 후, 후속 SAC 공정에서 언더컷 식각을 위한 식각정지층으로 사용하기 위해 제 2 식각정지층(340)이 약 50Å 내지 200Å 정도의 두께범위를 갖도록 형성된다. 상기 제 2 식각정지층(340)은 후속 공정에서 형성되는 제 2 층간절연막과 식각선택비를 가지는 물질로서 실리콘 질화막 등으로 형성된다.
그리고 나서, 층간절연막의 완성을 위해 상기 제 2 식각정지층(340) 상에 제 2 층간절연막이(360) 상기 게이트 구조를 완전히 커버하도록 형성된다. 상기 제 2 층간절연막(360)은 통상 실리콘 산화막으로 형성된다. 포토 마진을 확보하기 위해 상기 제 2 층간절연막(360)이 CMP등의 평탄화 식각공정으로 평탄화 식각될 수 있으며 본 발명에서는 상기 게이트 구조 상부에 상기 제 2 층간절연막(360)이 약 500Å 내지 1000Å 두께를 갖도록 평탄화 식각된다.
다음, CD(critical dimension) 변이(variation)를 최소로 하기 위해 반사정지막(anti-reflection coating: ARC)막(370) 이 상기 제 2 층간절연막(360) 상에 형성된다. 그리고 나서, 상기 ARC막(370) 상에 포토레지스트 패턴(380)이 형성된다. 상기 포토레지스트 패턴(380)은 도3에서와 같이, 스토리지 노드 콘택 영역 및 비트 라인 콘택 영역을 포함하는 'T'자 형의 오픈 영역(400)을 갖도록 형성된다. 좀 더 구체적으로, 두 개의 스토리지 콘택 영역과 한 개의 비트 라인 콘택영역을 동시에 노출시키는 머지(merge) 콘택 영역이다. 이러한 머지 콘택 영역은 도1에 나타난 종래 콘택 영역 보다 그 크기가 증가된 것으로, 콘택 영역의 크기가 작아질 때 발생되는 식각 정지 현상을 방지하게 된다. 또한, Kohyama 등이 제안한 구조에 비해 포토레지스트 패턴이 차지하는 면적이 증가되어 층간절연막의 식각 선택비를 향상시키게 된다.
다음 도4e를 참조하면, 상기 포토레지스트 패턴(380)을 마스크로 사용하여 상기 제2 층간절연막(360)이 건식식각되어 콘택 패드 형성용 오프닝(420)이 형성된다. 이때, 건식식각조건은 상기 게이트 위의 폴리실리콘(220), 게이트 스페이서(260) 및 제 2 식각정지층(340)에 대하여 식각 선택비를 가지는 것을 특징으로 한다. 즉, 식각이 계속되어 게이트 상부의 제 2 식각정지층(340a)이 노출되면 식각 선택비의 차이에 의해 상기 제 2 식각정지층(340)은 모서리 부분에서만 약간의 손실이 발생되고 상기 제 2 층간절연막(360)은 식각이 계속되어 상기 게이트 사이의 제 2 식각정지층(340b)이 노출된다. 이때 상기 제 2 식각정지층(340a)이 모두 식각되고 상기 폴리실리콘막(220)이 노출될 수 도 있다. 그리고 나서, 상기 포토레지스트 패턴(380)이 제거된다.
다음, 도4f를 참조하면, 본 발명의 가장 중요한 단계인 상기 패드 분리막(200)의 언더컷 공정이 진행된다. 이를 구체적으로 살펴보면, 등방성 습식식각 방법을 이용하여 상기 스페이서(260)와 제 2 식각정지층(340)을 제거하고, 상기 폴리실리콘(220) 아래의 상기 패드 분리막(200)이 언더컷을 이루도록 식각한다. 상기 습식식각은 예를 들면 165℃ 인산을 약 5분 내지 30분 정도 적용하며 바람직하게는 약 5분 정도이다. 이때, 상기 패드 분리막(200)의 언더컷은 상기 게이트 크기를 D라 할 때 상기 패드 분리막(200) 한쪽으로 D/3 정도 언더컷(220a)이 형성된다. 그리고 나서, 상기 제 1 층간절연막(300)을 식각되고, 제 1 식각정지층(280)을 제거되어 상기 게이트 구조 사이의 상기 반도체 기판(100)을 노출시키는 콘택 패드용 오프닝(420)이 완성된다.
상기 콘택 패드 형성용 오프닝(420)이 완전히 채워질 때까지 상기 반도체 기판(100) 전면에 도전층 예를 들어, 폴리실리콘막(440)이 도4g에 나타난 바와 같이 형성된다. 상기 폴리실리콘막(440)은 3500Å 내지 57000Å의 두께 범위 내로 형성된다.
다음 도4h를 참조하면, 상기 폴리실리콘막(440)이 CMP 공정 내지 에치백 공정으로 평탄화 식각된다. 이때, 상기 패드 분리막(200)이 식각정지층의 역할을 하게되고 스토리지 콘택 패드(460a) 및 비트 라인 콘택 패드(460b)가 형성된다. 본 발명의 일 특징중의 하나인 상기 패드분리막(200)이 언더컷 되어 있기 때문에, 상기 콘택 패드(460a,460b)는 상기 게이트 사이의 공간 및 게이트 상부에도 형성되게 된다. 따라서 상부 표면 사이즈가 증가하게 되고, 후속 공정의 오정렬 마진을 증가시킨다. 상기 폴리실리콘막(440)이 CMP 공정으로 식각되는 경우 예를 들어, 통상의 폴리실리콘 식각용 슬러리(slurry)를 사용하여 수행된다.
그리고 나서 후속 공정으로 비트 라인과 스토리지 노드가 형성된다. 본 발명에서는 상기 패드 분리막(200)이 언더컷 되어 있어 콘택 패드의 상부 사이즈가 그만큼 증가하게 되어 오정렬 마진을 충분히 확보 할 수 있다.
본 발명은 스토리지 노드 콘택 영역과 비트 라인 콘택 영역을 'T'자 형으로 머지 시킴으로써, 재현성 있는 자기정렬 콘택을 형성할 수 있고, 콘택홀의 종횡비 증가에 따른 식각 정지 현상을 방지할 수 있으며, 또한 포토레지스트 패턴이 차지하는 면적을 충분히 확보함으로써 층간절연막 식각시 식각 선택비 감소를 방지할 수 있는 효과가 있다.
본 발명은 게이트 마스크를 적어도 세 개의 층 이상으로 적층하고 그 두 번째 층을 언더컷 식각함으로써 콘택 패드의 상부 사이즈를 증가시켜 후속 공정의 오정렬을 방지하는 효과가 있다.

Claims (24)

  1. 활성영역과 비활성영역이 정의된 반도체 기판 상에 소정의 거리를 두고 도전층 구조물을 형성하는 단계와; 상기 도전층 구조물은 제 1 도전막, 상기 제 1 도전막 상에 적어도 세 층 이상의 물질막이 적층된 다층의 갭핑막, 그리고 상기 제 1 도전막 및 캡핑막을 감싸도록 형성된 스페이서를 포함하고,
    상기 도전층 구조물을 포함하여 상기 반도체 기판 상에 층간절연막을 형성하는 단계와;
    소정의 마스크 패턴을 상기 층간절연막 상에 형성하는 단계와;
    상기 마스크 패턴을 사용하여 상기 도전층 구조물 사이의 상기 반도체 기판이 노출될 때까지 상기 층간절연막을 식각하여 콘택 패드용 오프닝을 형성하되, 상기 캡핑막의 두 번째 층이 언더컷 되도록 식각하는 단계와,
    상기 오프닝을 평탄화가 가능할 정도의 제 2 도전막으로 채우는 단계와;
    상기 캡핑막의 두 번째 막을 식각정지층으로 사용하여 상기 제 2 도전막을 평탄화 식각하여 콘택 패드를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 콘택 패드 형성 방법.
  2. 제 1 항에 있어서,
    상기 캡핑막은, 상기 두 번째 층이 첫 번째 및 세 번째 층과 식각 선택비를 가지는 것을 특징으로 하는 반도체 장치의 콘택 패드 형성 방법.
  3. 제 2 항에 있어서,
    상기 첫 번째 층은 LPCVD 질화막, 세 번째 층은 폴리실리콘막, 그리고 두 번째 층은 ARC막, P-질화막, 산화막, 그리고 상기 첫 번째 층의 LPCVD 질화막과 식각선택비를 갖는 질화막 중 어느 하나인 것을 특징으로 하는 반도체 장치의 콘택 패드 형성 방법.
  4. 제 1 항에 있어서,
    상기 층간절연막을 형성하는 단계는,
    상기 도전층 구조물을 포함하여 상기 반도체 기판 상에 제 1 식각정지층을 형성하는 단계와;
    상기 제 1 식각정지층 상에 제 1 층간절연막을 형성하는 단계와;
    상기 제 1 층간절연막 내의 보이드가 나타날 때까지 상기 도전층 구조물 사이의 상기 제 1 층간절연막을 선택식각하는 단계와;
    상기 제 1 층간절연막 및 상기 도전층 구조물 상에 제 2 식각정지층을 형성하는 단계와;
    상기 제 2 식각정지층 상에 상기 도전층 구조물을 충분히 커버하도록 제 2 층간절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 콘택 패드 형성 방법.
  5. 제 4 항에 있어서,
    상기 층간절연막을 식각하는 단계는,
    상기 제 2 식각정지층이 노출될 때까지 상기 제 2 층간절연막을 선택식각하는 단계와;
    상기 캡핑막의 상기 두 번째 층을 언더컷 식각하는 단계와;
    상기 제 1 식각정지층이 노출될 때까지 상기 제 1 층간절연막을 식각하는 단계와;
    상기 제 1 식각정지층을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 콘택 패드 형성 방법.
  6. 제 4 항에 있어서,
    상기 제 1 및 제 2 식각정지층은, 상기 제 1 및 제 2 층간절연막과 식각선택비를 갖는 실리콘 질화막인 것을 특징으로 하는 반도체 장치의 콘택 패드 형성 방법.
  7. 제 4 항에 있어서,
    상기 제 1 층간절연막을 형성하는 단계는, 절연물질의 증착, 아르곤 또는 헬륨 스퍼터링, 그리고 상기 증착과 스퍼터링을 동시에 진행하는 삼단계 방식으로 형성되는 것을 특징으로 하는 반도체 장치의 콘택 패드 형성 방법.
  8. 제 4 항에 있어서,
    상기 제 1 층간절연막을 식각하는 단계는, 습식식각, 건식식각, 그리고 이들의 복합공정 중 어느 하나에 의해 수행되는 것을 특징으로 하는 반도체 장치의 콘택 패드 형성 방법.
  9. 제 1 항 또는 제 5 항에 있어서,
    상기 캡핑막의 상기 두 번째 층의 언더컷 식각은, 인산을 사용하는 습식식각에 의해 수행되는 것을 특징으로 하는 반도체 장치의 콘택 패드 형성 방법.
  10. 제 1 항에 있어서,
    상기 캡핑막 및 상기 스페이서는 상기 층간절연막과 식각선택비를 갖는 물질로 형성되는 것을 특징으로 하는 반도체 장치의 콘택 패드 형성 방법.
  11. 제 1 항에 있어서,
    상기 층간절연막 형성 후, 상기 층간절연막을 평탄화 식각하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 콘택 패드 형성 방법.
  12. 제 1 항에 있어서,
    상기 마스크 패턴은, 'T'자 형의 오픈 영역을 가지며, 상기 'T'자 형의 오픈 영역은 적어도 두개 이상의 콘택 영역을 포함하는 머지 콘택 영역인 것을 특징으로 하는 반도체 장치의 콘택 패드 형성 방법.
  13. 자기정렬콘택을 이용한 반도체 장치의 콘택 패드 형성에 있어서,
    활성영역과 비활성영역이 정의된 반도체 기판 상에 소정의 거리를 두고 게이트 구조를 형성하는 단계와; 상기 게이트 구조는 게이트 전극용 도전막, 상기 게이트 전극용 도전막 상에 네 개의 층이 적층되어 형성된 게이트 마스크, 그리고 상기 도전막 및 게이트 마스크를 감싸도록 형성된 게이트 스페이서를 포함하고,
    상기 게이트 구조를 포함하여 상기 반도체 기판 상에 제 1 식각정지층을 형성하는 단계와;
    상기 제 1 식각정지층 상에 제 1 층간절연막을 형성하는 단계와;
    상기 제 1 층간절연막 내의 보이드가 나타날 때까지 상기 제 1 층간절연막을 선택식각하는 단계와;
    상기 제 1 층간절연막 및 상기 게이트 구조 상에 제 2 식각정지층을 형성하는 단계와;
    상기 제 2 식각정지층 상에 상기 게이트 구조를 충분히 커버하도록 제 2 층간절연막을 형성하는 단계와;
    소정의 마스크 패턴을 상기 제 2 층간절연막 상에 형성하되, 'T'자 형의 오픈 영역을 갖도록 형성하는 단계와;
    상기 마스크 패턴을 사용하여 상기 제 2 층간절연막, 제 2 식각정지층, 및 제 1 층간절연막, 그리고 상기 제 1 식각정지층을 식각하여 콘택 패드용 오프닝을 형성하되, 상기 게이트 마스크의 두 번째 층이 언더컷 되도록 식각하는 단계와;
    상기 오프닝을 평탄화가 가능할 정도의 콘택 패드용 도전막으로 채우는 단계와;
    상기 게이트 마스크의 두 번째 층을 식각정지층으로 사용하여 상기 콘택 패드용 도전막을 평탄화 식각하여 콘택 패드를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 자기정렬 콘택 형성 방법.
  14. 제 13 항에 있어서,
    상기 게이트 마스크는, 상기 두 번째 층이 첫 번째 및 세 번째 층과 식각 선택비를 가지는 것을 특징으로 하는 반도체 장치의 자기정렬 콘택 형성 방법.
  15. 제 13 항에 있어서,
    상기 게이트 마스크는, LPCVD 질화막, 포스포러스 질화막, 폴리실리콘막, 그리고 산화막이 차례로 적층되어 형성되며, 상기 포스포러스 질화막 대신 ARC막, 산화막, 또는 상기 LPCVD 질화막과 식각선택비를 갖는 다른 질화막이 사용될 수 있는 것을 특징으로 하는 반도체 장치의 자기정렬 콘택 형성 방법.
  16. 제 13 항에 있어서,
    상기 게이트 마스크, 게이트 스페이서, 그리고 제 1 및 제 2 식각정지층은 상기 제 1 및 제 2 층간절연막과 식각선택비를 가지는 것을 특징으로 하는 반도체 장치의 자기정렬 콘택 형성 방법.
  17. 제 13 항에 있어서,
    상기 제 1 층간절연막을 형성하는 단계는, 절연물질의 증착, 아르곤 또는 스퍼터링, 그리고 상기 증착과 아르곤 또는 헬륨 스퍼터링을 동시에 진행하는 삼단계 방식으로 형성되는 것을 특징으로 하는 반도체 장치의 자기정렬 콘택 형성 방법.
  18. 제 13 항에 있어서,
    상기 보이드가 나타날 때가지 상기 제 1 층간절연막을 식각하는 단계는, 습식식각, 건식식각, 그리고 이들의 복합공정 중 어느 하나에 의해 수행되는 것을 특징으로 하는 반도체 장치의 자기정렬 콘택 형성 방법.
  19. 제 13 항에 있어서,
    상기 'T'자 형의 오픈 영역은 적어도 두개 이상의 콘택 영역을 포함하는 머지 콘택 영역인 것을 특징으로 하는 반도체 장치의 자기정렬 콘택 형성 방법.
  20. 제 13 항에 있어서.
    상기 게이트 마스크를 언더컷 하는 단계는,
    상기 제 2 식각정지층이 노출될 때까지 상기 제 2 층간절연막을 선택식각하는 단계와;
    상기 게이트 마스크의 상기 두 번째 층을 인산을 사용하는 습식식각으로 언더컷 하는 단계와;
    상기 제 1 식각정지층이 노출될 때까지 상기 제 1 층간절연막을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 자기정렬 콘택 형성 방법.
  21. 제 13 항에 있어서,
    상기 제 2 층간절연막을 형성한 후, 상기 제 2 층간절연막을 평탄화 식각하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 자기정렬 콘택 형성 방법.
  22. 제 13 항에 있어서,
    상기 콘택 패드용 도전막은 도핑된 폴리실리콘으로 형성되는 것을 특징으로 하는 반도체 장치의 자기정렬 콘택 형성 방법.
  23. 반도체 기판 상에 소정의 거리를 두고 형성된 게이트 구조물과;
    상기 게이트 구조물은 게이트용 도전막, 게이트 마스크, 그리고 게이트 스페이서를 포함하고,
    상기 게이트 구조 상부의 중심에 형성된 상기 게이트용 도전막보다 상대적으로 폭이 좁은 절연막과;
    상기 절연막을 포함하여 상기 게이트 구조물 사이에 형성된 콘택 패드용 도전막을 포함하는 것을 특징으로 하는 반도체 장치의 콘택 패드 구조물
  24. 제 23 항에 있어서,
    상기 게이트용 도전막은 폴리실리콘과 텅스텐 실리사이드가 차례로 적층되어 형성되고, 상기 게이트 마스크 및 스페이서는 실리콘 질화막으로 형성되고, 상기 절연막은 산화막, ARC막, 포스포러스 질화막 그리고 상기 게이트 마스크와 식각선택비가 다른 실리콘 질화막 중 어느 하나로 형성되고, 상기 콘택 패드용 도전막은 도핑된 폴리실리콘막으로 형성되는 것을 특징으로 하는 반도체 장치의 콘택 패드 구조물.
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