KR100596440B1 - 반도체 메모리 장치 및 그의 제조방법 - Google Patents

반도체 메모리 장치 및 그의 제조방법 Download PDF

Info

Publication number
KR100596440B1
KR100596440B1 KR1020040049893A KR20040049893A KR100596440B1 KR 100596440 B1 KR100596440 B1 KR 100596440B1 KR 1020040049893 A KR1020040049893 A KR 1020040049893A KR 20040049893 A KR20040049893 A KR 20040049893A KR 100596440 B1 KR100596440 B1 KR 100596440B1
Authority
KR
South Korea
Prior art keywords
forming
film
interlayer insulating
insulating film
fuse
Prior art date
Application number
KR1020040049893A
Other languages
English (en)
Other versions
KR20060000904A (ko
Inventor
서대영
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020040049893A priority Critical patent/KR100596440B1/ko
Publication of KR20060000904A publication Critical patent/KR20060000904A/ko
Application granted granted Critical
Publication of KR100596440B1 publication Critical patent/KR100596440B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
    • H01L23/5258—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive the change of state resulting from the use of an external beam, e.g. laser beam or ion beam

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 퓨즈박스를 형성하기 위해 퓨즈 상단에 제거해야할 절연막의 두께를 획기적으로 줄일 수 있는 반도체 장치 및 그 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 소정공정이 완료된 기판상의 셀영역과 주변영역에 제1 층간절연막을 형성하는 단계; 상기 셀영역상의 상기 제1 층간절연막상에 하부전극/유전체 박막/상부전극으로 적층된 캐패시터를 형성하는 단계; 상기 캐패시터를 덮을 수 있도록 제2 층간절연막을 상기 셀영역과 상기 주변영역에 형성하는 단계; 상기 주변영역과 상기 셀영역의 상기 제2 층간절연막상에 금속막을 형성하는 단계; 및 상기 금속막을 패터닝하여 상기 셀영역에는 제1 금속배선으로 형성하고, 상기 주변영역에는 퓨즈로 형성하는 단계를 포함하는 반도체 메모리 장치의 제조방법을 제공한다.
반도체, 메모리, 퓨즈, 퓨즈박스, 레이저 조사.

Description

반도체 메모리 장치 및 그의 제조방법{SEMICONDUCTOR MEMORY DEVICE AND METHOD FOR FABRICATING THE SAME}
도1은 통상적인 반도체 메모리 장치의 단면도.
도2a 내지 도2h는 종래기술에 의한 반도체 메모리 장치의 제조방법을 나타내는 공정 단면도.
도3a 내지 도3h는 본 발명에 의한 바람직한 실시예에 따른 반도체 메모리 장치의 제조방법을 나타내는 공정 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
37 : 하부전극 38 : 유전체 박막
39 : 상부전극 40 : 층간절연막
41 : 상부전극용 비아
41' : 퓨즈회로용 비아
42,45 : 금속배선 43 : 층간절연막
44 : 금속배선용 비아
42' : 퓨즈 48 : 퓨즈박스
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 반도체 메모리 장치의 퓨즈회로에 관한 것이다.
메모리장치 제조시 수많은 미세 셀 중에서 한 개라도 결함이 있으면 메모리로서의 기능을 수행하지 못하므로 불량품으로 처리된다. 그러나 메모리 내의 일부 셀에만 결함이 발생하였는데도 불구하고 장치 전체를 불량품으로 폐기하는 것은 수율(yield)측면에서 비효율적인 처리방법이다.
따라서, 현재는 메모리장치 내에 미리 설치해둔 예비셀( 리던던시(redundancy) 셀이라고도 함)을 이용하여 불량 셀을 대체함으로써, 전체 메모리를 되살려 주는 방식으로 수율 향상을 이루고 있다.
예비셀을 이용한 리페어 작업은 통상, 일정 셀 어레이(cell array)마다 스페어 로우(spare low) 어레이와 스페어 칼럼(sparecolumn) 어레이를 미리 설치해 두어 결함이 발생된 불량 메모리 셀을 로우/컬럼 단위로 스페어 메모리 셀로 치완해 주는 방식으로 진행된다.
이를 자세히 살펴보면, 웨이퍼 상태로 완료된 후에 테스트를 통해 불량 메모리 셀을 골라내면 그에 해당하는 어드레스(address)를 예비셀의 어드레스 신호로 바꾸어 주는 프로그램을 내부회로에 행하게 된다. 따라서, 실제 사용시에는 불량 라인에 해당하는 어드레스 신호가 입력되면 불량셀 대신에 예비셀로 선택이 바뀌게 되는 것이다.
전술한 프로그램 방식 중에서, 가장 널리 사용되는 방식이 레이저 빔으로 퓨즈를 태워 끊어버리는 방식인데, 레이저의 조사에 의해 끊어지는 배선을 퓨즈라 하고, 그 끊어지는 부위와 이를 둘러싸는 영역을 퓨즈 박스라 한다.
도1은 통상적인 반도체 메모리 장치를 나타내는 단면도로서, 좌측은 셀영역의 단면을 나타내고 우측은 퓨즈영역을 나타낸다.
도1에 도시된 바와 같이, 반도체 메모리 장치의 셀영역은 기판(10) 상부에 소자분리막(9), 활성영역(8), 게이트 패턴(7), 제1 및 제2 스토리지 노드 콘택플러그(12a,15), 비트라인 콘택플러그(12b), 비트라인(13), 층간절연막(11,14,20)과 캐패시터를 형성하는 스토리지 노드(17), 유전체박막(18), 플레이트전극(19a,19b)을 구비한다. 플레이트 전극(19a,19b)는 폴리실리콘막(19a)과, TiN막(19b)으로 구성된다.
한편 반도체 메모리 장치의 퓨즈영역은 기판상에 층간절연막(11,14,20)과, 폴리실리콘막(19a)과 TiN막(19b)으로 구성된 퓨즈와, 퓨즈상부에 형성된 층간절연막(29)을 구비한다. 또한, 도면부호 28은 리페어 공정시 레이저 조사에 의한 퓨즈절단을 위해 퓨즈상부의 층간절연막(29)을 일정 두께만큼 제거하여 형성하는 퓨즈박스를 나타낸다. 또한, 도면부호 5는 퓨즈부를 통해 침투되는 수분을 차단하기 위한 퓨즈 가드링을 나타낸다.
퓨즈는 전술한 바와 같이 반도체 소자의 결함(Fail)이 발생한 경우에 결함이 발생한 부분을 리페어하기 위한 것으로, 통상 퓨즈는 추가적인 공정으로 따로 형성 하는 것은 아니고 셀영역의 비트 라인(Bit Line) 또는 워드 라인(Word line)등의 도전층을 이용하여 형성한다.
특히 최근에 반도체 메모리 장치의 집적도가 높아지면서 반도체 메모리 장치의 구조물의 높이도 높아지게 되었다, 이로 인하여 비교적 하부구조인 워드라인이나 비트라인을 이용해서 퓨즈를 형성하게 되면 이후 퓨즈박스를 형성하기 위해서 많은 층간절연막을 제거해야하는 어려움이 생기게 되었다.
따라서 최근에는 반도체 메모리 장치의 높은 위치에서 형성되는 도전층을 퓨즈라인으로 이용하고 있는데, 캐패시터의 전극용 도전막을 퓨즈라인으로 이용하고 있다.
도2a 내지 도2h는 종래기술에 의한 반도체 메모리 장치의 제조방법을 나타내는 공정 단면도로서, 도1에 도시된 반도체 메모리 장치를 제조하는 공정을 나타내는 단면도이다.
다만, 도1은 캐패시터를 평판형으로 표시하였으나, 도2a 내지 도2h는 캐패시터를 실린더형태로 도시하였으며, 같은 층은 같은 도면부호를 사용하였다.
도2a를 참조하여 살펴보면, 종래기술에 의한 반도체 메모리 장치는 먼저, 기판상에 활성영역(미도시)이 형성된 반도체기판(10)상에 층간절연막(11)을 형성한 후, 층간절연막(11)을 관통하여 반도체기판(10)의 활성영역이 노출되는 콘택홀을 형성한다. 콘택홀을 도전성 물질로 매립하여 콘택플러그(12a,12b)를 형성한다. 이 때 콘택플러그(12a)는 비트라인과 연결된 비트라인 콘택플러그이고, 콘택플러그(12b)는 제1 스토리지노드 콘택플러그이다. 콘택플러그(12a,12b)는 기판 상에 형성된 활성영역과 연결된다.
한편, 셀영역에서 콘택플러그(12a,12b)가 형성될 때에 주변영역에도 콘택플러그(12a')가 형성된다.
이어서 셀영역의 비트라인(13)과 주변영역의 비트라인(13')을 형성한다. 이어서 층간절연막(14)을 형성하고, 층간절연막(14)을 관통하여 제1 스토리지 노드 콘택플러그(12b)가 노출되는 콘택홀을 형성한다.
이어서 콘택홀에 도전성 물질로 매립하여 제2 스트로지노드 콘택플러그(15)를 형성한다.
이어서 실린더 형태의 하부전극(17)을 형성한다. 이어서 하부전극(17)의 상에 유전체 박막(18)을 형성하고, 유전체 박막(18)의 상부에 상부전극용 물질을 형성한 다음 패터닝하여 상부전극(19)을 형성한다.
여기서 주변영역에도 유전체 박막(18')이 형성되는 데, 이는 상부전극을 패터닝할 때에 같이 패터닝하면 공정단계를 줄일 수 있기 때문에 그냥 주변영역에도 형성시킨 다음 상부전극을 패터닝할 때 같이 유전체 박막도 패터닝하는 것이다.
이어서 층간절연막(20)을 형성한다.
이어서 도2b에 도시된 바와 같이, 상부전극의 일정부분이 노출되도록 콘택홀을 형성하고, 도전성물질로 매립하여 상부전극용 비아(21)를 형성한다.
이어서 2c에 도시된 바와 같이, 상부전극용 비아(21)와 연결되는 금속배선(22)을 형성한다.
이어서 도2d에 도시된 바와 같이, 층간절연막(23)을 형성하고, 금속배선(22) 이 노출되는 비아홀을 형성하고, 도전성물질로 매립시켜 비아(24)를 형성한다.
이어서 도2e에 도시된 바와 같이, 실리콘산화막으로 페시베이션막(26)을 형성한다.
이어서 도2f에 도시된 바와 같이, 퓨즈박스 형성을 위한 감광막 패턴(27)을 형성한다.
이어서 도2g에 도시된 바와 같이, 상부전극용 물질로 형성된 퓨즈(19') 상단 절연막(20,23,26)을 제거하는데, 절연막(20)은 다 제거하는 것이 아니라 일정부분 남겨 놓는다.
이어서 도2h에 도시된 바와 같이, 감광막 패턴(27)을 제거한다.
이는 전술한 바와 같이, 리페어 공정시 퓨즈로 레이저를 조사하여 퓨즈를 블로잉시키기 위해 퓨즈 상단의 일정두께의 절연막만을 남겨 두고 나머지 절연막은 제거하는 것이다. 이 때 제거되는 곳에 생기는 공간을 퓨즈박스(28)라고 한다.
그러나, 종래기술과 같이, 상부전극용 물질로 퓨즈를 형성하다 보니 퓨즈 박스(28)를 형성하기 위해 제거해야 하는 절연막이 너무 두꺼운 문제가 생긴다.
도2h에도 설명하였듯이, 식각해내야 하는 층이 40000Å(=4um) 이상으로 퓨즈박스(28)를 형성할 때에, 제거해내야 하는 절연막의 두께가 매우 두껍기 때문에(h 참조) 퓨즈의 상단에 남게 되는 절연막의 두께를 이상적으로 맞추기 매우 어렵다.
퓨즈 상단에 남아 있는 절연막의 두께가 0.2 ~ 0.3um로 일정하지 않으며, 리페어 공정시에 일정한 파워로 레이저를 조사하여도 안정적으로 퓨즈를 블로잉시키기 어렵다.
퓨즈의 상단에 절연막의 두께가 너무 두꺼우면, 레이저 조사로 퓨즈가 블로잉되지 않을 것이고, 퓨즈의 상단에 남아있는 절연막의 두께가 너무 얇으면, 레이저 조사로 퓨즈가 블로잉되더라도 이웃한 퓨즈까지 데미지를 입힐 수가 있다.
본 발명은 전술한 문제점을 해결하기 위한 제안 된 것으로, 퓨즈박스를 형성하기 위해 퓨즈 상단에 제거해야할 절연막의 두께를 획기적으로 줄일 수 있는 반도체 장치 및 그 제조방법을 제공함을 목적으로 한다.
본 발명은 소정공정이 완료된 기판상의 셀영역과 주변영역에 제1 층간절연막을 형성하는 단계; 상기 셀영역상의 상기 제1 층간절연막상에 하부전극/유전체 박막/상부전극으로 적층된 캐패시터를 형성하는 단계; 상기 캐패시터를 덮을 수 있도록 제2 층간절연막을 상기 셀영역과 상기 주변영역에 형성하는 단계; 상기 주변영역과 상기 셀영역의 상기 제2 층간절연막상에 금속막을 형성하는 단계; 및 상기 금속막을 패터닝하여 상기 셀영역에는 제1 금속배선으로 형성하고, 상기 주변영역에는 퓨즈로 형성하는 단계를 포함하는 반도체 메모리 장치의 제조방법을 제공한다.
또한, 본 발명은 주변영영과 셀영역을 가지는 기판; 상기 셀영역상에 하부전극/유전체박막/상부전극이 적층된 캐패시터; 셀영역의 캐패시터상과 상기 주변영역에 구비된 층간절연막; 셀영역의 상기 층간절연막상에 금속배선; 및 상기 주변영역 의 상기 층간절연막상에 퓨즈를 구비하는 반도체 메모리 장치를 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도3a 내지 도3h는 본 발명에 의한 바람직한 실시예에 따른 반도체 메모리 장치의 제조방법을 나타내는 공정 단면도이다.
본 실시예에 따른 반도체 메모리 장치의 제조방법은 먼저, 도3a에 도시된 바와 같이,
도3a를 참조하여 살펴보면, 종래기술에 의한 반도체 메모리 장치는 먼저, 기판상에 활성영역(미도시)이 형성된 반도체기판(30)상에 층간절연막(31)을 형성한 후, 층간절연막(31)을 관통하여 반도체기판(10)의 활성영역이 노출되는 콘택홀을 형성한다. 콘택홀을 도전성 물질로 매립하여 콘택플러그(32a,32b)를 형성한다.
여기서 층간절연막(31)은 USG(Undoped-Silicate Glass)막, PSG(Phospho-Silicate Glass)막, BPSG(Boro-Phospho-Silicate Glass)막, HDP(High density Plasma) 산화막, SOG(Spin On Glass)막, TEOS(Tetra Ethyl Ortho Silicate)막 또는 HDP(high densigy plasma)를 이용한 산화막등을 사용하거나 열적 산화막(Thermal Oxide; 퍼니스에서 600~1,100℃사이의 고온으로 실리콘 기판을 산화시켜 형성하는 막)을 이용한다.
이 때 콘택플러그(32a)는 비트라인과 연결된 비트라인 콘택플러그이고, 콘택 플러그(12b)는 제1 스토리지노드 콘택플러그이다. 콘택플러그(32a,32b)는 기판상에 형성된 활성영역과 연결된다.
한편, 셀영역에서 콘택플러그(32a,32b)가 형성될 때에 주변영역에도 콘택플러그(32a')가 형성된다.
이어서 셀영역의 비트라인(33)과 주변영역의 비트라인(33')을 형성한다. 이어서 층간절연막(34)을 형성하고, 층간절연막(34)을 관통하여 제1 스토리지 노드 콘택플러그(32b)가 노출되는 콘택홀을 형성한다.
여기서 층간절연막(34)은 USG(Undoped-Silicate Glass)막, PSG(Phospho-Silicate Glass)막, BPSG(Boro-Phospho-Silicate Glass)막, HDP(High density Plasma) 산화막, SOG(Spin On Glass)막, TEOS(Tetra Ethyl Ortho Silicate)막 또는 HDP(high densigy plasma)를 이용한 산화막등을 사용하거나 열적 산화막(Thermal Oxide; 퍼니스에서 600~1,100℃사이의 고온으로 실리콘 기판을 산화시켜 형성하는 막)을 이용한다.
이어서 콘택홀에 도전성 물질로 매립하여 제2 스트로지노드 콘택플러그(35)를 형성한다.
이어서 실린더 형태의 하부전극(37)을 형성한다.
하부전극(36)은 텅스텐막(W), 티타늄막(Ti), 티타늄질화막(TiN), 백금막(Pt), 이리듐막(Ir), 이리듐산화막(IrO2), 루테늄막(Ru), 루테늄산화막(RuO2), 텅스텐질화막(WN)등의 금속을 사용하거나, 이들의 조합을 이용 하여 적층하여 사용한다.
실린더 형태의 하부전극은 먼저 층간절연막(34)상에 캐패시터가 형성될 만큼 캐패시터 형성용 희생막(미도시)을 형성한다.
이어서 캐패시터가 형성될 영역의 캐패시터 형성용 희생막을 선택적으로 제거하여 캐패시터 형성용 홀을 형성한다. 이어서 캐패시터 형성용 홀의 내부에 도전성물질로 하부전극을 형성하는 것이다. 이어서 캐패시터 형성용 희생막을 제거하면, 실린더 형태의 하부전극이 형성되는 것이다.
이어서 하부전극(37)의 상에 유전체 박막(38)을 형성하고, 유전체 박막(38)의 상부에 상부전극용 물질을 형성한 다음 패터닝하여 상부전극(39)을 형성한다.
유전체 박막(38)으로는 (Pb,Zr)TiO3(PZT), BaTiO3(BTO), (Bi1-x,Lax)Ti3O12(BLT), (Pb,La)(Zr,Ti)O3(PLZT), SrBi2Ta 2O9(SBT), SrBi2(Ta1-x,Nbx)2O9(SBTN), Bi4Ti3O12(BiT)등의 강유전체 물질을 사용하거나, Ta2O5, Al2O3, La2O3, HfO2, SrTiO3, (Ba1-x,Srx)TiO 3(BST)등의 고유전체 물질을 사용할 수 있다.
상부전극용 물질은 텅스텐막(W), 티타늄막(Ti), 티타늄질화막(TiN), 백금막(Pt), 이리듐막(Ir), 이리듐산화막(IrO2), 루테늄막(Ru), 루테늄산화막(RuO2), 텅스텐질화막(WN)등의 금속을 사용하거나, 이들의 조합을 이용하여 적층하여 사용한다.
이 때 상부전극용 물질이 주변영역에도 일정한 도전층(39')으로 형성이 되는 데, 이 때 형성되는 도전층(39')는 퓨즈가 아니고, 퓨즈관련 회로가 형성되는 주변영역에서의 금속배선을 위한 것이다.
여기서도 주변영역에 유전체 박막(38')이 형성되는 데, 이는 상부전극을 패터닝할 때에 같이 유전체 박막(38,38')패터닝하면 공정단계를 줄일 수 있기 때문에 그냥 주변영역에도 형성시킨 다음 상부전극을 패터닝할 때 같이 유전체 박막(38')도 같이 패터닝하는 것이다.
이어서 층간절연막(40)을 형성한다. 여기서 층간절연막(40)은 USG(Undoped-Silicate Glass)막, PSG(Phospho-Silicate Glass)막, BPSG(Boro-Phospho-Silicate Glass)막, HDP(High density Plasma) 산화막, SOG(Spin On Glass)막, TEOS(Tetra Ethyl Ortho Silicate)막 또는 HDP(high densigy plasma)를 이용한 산화막등을 사용하거나 열적 산화막(Thermal Oxide; 퍼니스에서 600~1,100℃사이의 고온으로 실리콘 기판을 산화시켜 형성하는 막)을 이용한다.
이어서 도3b에 도시된 바와 같이, 상부전극의 일정부분이 노출되는 콘택홀과 상부전극용 물질로 이루어진 주변영역의 퓨즈회로 관련 금속배선이 노출되는 콘택홀을 형성한 다음 도전성 물질로 매립하여 상부전극용 비아(41)와, 퓨즈회로용 비아(41')를 형성한다.
이어서 도3c에 도시된 바와 같이, 셀영역과 주변영역에 각각 금속배선(42)을 상부전극용 비아(41)에 연결되도록 형성하며, 이 때의 금속배선(42)를 이용하여 퓨즈회로의 퓨즈(42')를 형성한다.
즉, 본 실시예에 핵심적인 것으로, 금속배선(42)를 이용하여 주변영역의 퓨 즈회로에서 퓨즈를 형성하는 것이다.
이어서 도3d에 도시된 바와 같이, 층간절연막(43)을 형성한 다음, 선택적으로 제거하여 금속배선(42)이 노출되는 비아홀을 형성하고, 도전성물질로 매립시켜 비아(44)를 형성한다. 이어서 비아(44)와 연결되는 금속배선(45)을 형성한다.
여기서 층간절연막(43)은 USG(Undoped-Silicate Glass)막, PSG(Phospho-Silicate Glass)막, BPSG(Boro-Phospho-Silicate Glass)막, HDP(High density Plasma) 산화막, SOG(Spin On Glass)막, TEOS(Tetra Ethyl Ortho Silicate)막 또는 HDP(high densigy plasma)를 이용한 산화막등을 사용하거나 열적 산화막(Thermal Oxide; 퍼니스에서 600~1,100℃사이의 고온으로 실리콘 기판을 산화시켜 형성하는 막)을 이용한다.
이어서 도3e에 도시된 바와 같이, 실리콘산화막계열로 페시베이션막(46)을 형성한다.
이어서 도3f에 도시된 바와 같이, 퓨즈박스 형성을 위한 감광막 패턴(47)을 형성한다.
이어서 도3g에 도시된 바와 같이, 퓨즈(42') 상단의 절연막(43,46)을 제거하는데, 절연막(43)은 일정부분 남겨놓는다.
이어서 도3h에 도시된 바와 같이, 감광막 패턴(27)을 제거한다.
전술한 바와 같이, 퓨즈(42)')의 상단에 절연막이 제거된 영역이 퓨즈박스(48)가 되는데, 본 발명은 퓨즈(42')를 금속배선(42)으로 형성하였기 때문에, 퓨즈의 상단에 제거해야할 절연막이 종래기술보다 매우 얇다. 따라서 식각해내 야 하는 층이 매우 얇기 때문에(2um이내, 도3g의 h' 참조) 식각후 퓨즈의 상단에 남겨시는 절연막의 두께가 일정하게 된다. 즉, 퓨즈(42')의 상단에 남는 절연막의 두께를 0.2 ~ 0.3um로 일정하게 유지할 수 있게 되는 것이다.
따라서 리페어 공정시에 퓨즈에 일정한 파워로 레이저를 조사하게 되면, 퓨즈를 신뢰성있게 블로잉시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명에서는 실시예로 캐패시터를 실린더형 캐패시터로 하여 설명하였으나, 본 발명을 콘케이브형 캐패시터를 제조하는 메모리 장치에도 적용가능하다.
본 발명에 의해서 퓨즈의 상단에 남겨지는 절연막의 두께를 일정한 두께로 남길수 있어 리페어 공정시에 퓨즈의 블로잉을 신뢰성있게 할 수 있다. 이로 인하여 반도체 메모리 장치의 수율을 높일 수 있다.
또한 추가 공정없이 마스크의 변경만으로 본 발명을 구현할 수 있으며, 퓨즈박스를 형성하기 위하 식각시간을 단축할 수 있어서, 식각시간의 감소에 따른 공정효율성을 증대시킬 수 있다.

Claims (6)

  1. 소정공정이 완료된 기판상의 셀영역과 주변영역에 제1 층간절연막을 형성하는 단계;
    상기 셀영역상의 상기 제1 층간절연막상에 하부전극/유전체 박막/상부전극으로 적층된 캐패시터를 형성하는 단계;
    상기 캐패시터를 덮을 수 있도록 제2 층간절연막을 상기 셀영역과 상기 주변영역에 형성하는 단계;
    상기 주변영역과 상기 셀영역의 상기 제2 층간절연막상에 금속막을 형성하는 단계; 및
    상기 금속막을 패터닝하여 상기 셀영역에는 제1 금속배선으로 형성하고, 상기 주변영역에는 퓨즈로 형성하는 단계
    를 포함하는 반도체 메모리 장치의 제조방법.
  2. 제 1 항에 있어서,
    상기 제1 금속배선 및 상기 퓨즈를 덮을 수 있도록 제3 층간절연막을 형성하는 단계;
    상기 셀영역의 상기 제3 층간절연막을 관통하여 상기 제1 금속배선과 연결되는 비아를 형성하는 단계; 및
    상기 비아와 연결되는 제2 금속배선을 상기 제3 층간절연막상에 형성하는 단계;
    상기 제2 금속배선을 덮을 수 있도록 상기 셀영역과 상기 주변영역을 페시베이션막을 형성하는 단계; 및
    상기 주변영역에 형성되 퓨즈상의 페시베이션막및 상기 제3 층간절연막을 선택적으로 제거하되, 상기 퓨즈상의 제3층간절연막을 일정두께마큼 남기는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  3. 제 2 항에 있어서,
    상기 제1 층간절연막상에 하부전극/유전체 박막/상부전극으로 적층된 캐패시터를 형성하는 단계는
    상기 셀영역의 상기 제1 층간절연막상에 상기 하부전극을 형성하는 단계;
    상기 하부전극상에 유전체 박막을 형성하는 단계;
    상기 유전체 박막상과 상기 주변영역상의 상기 제1 층간절연막상에 상부전극용 전도막을 형성하는 단계; 및
    상기 상부전극용 전도막을 패터닝하여 상기 유전체 박막상에는 상부전극을 형성하고, 상기 주변영역상의 제1 층간절연막상에는 퓨즈회로와 관련된 퓨즈용 금속배선으로 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  4. 제 3 항에 있어서,
    상기 제2 층간절연막을 선택적으로 제거하여 각각 상기 캐패시터의 상부전극과 상기 퓨즈용 금속배선이 노출되는 제1 및 제2 콘택홀을 형성하는 단계; 및
    상기 제1 콘택홀과 제2 콘택홀을 도전성물질로 매립하여 상부전극용 비아와 퓨즈회로용 비아를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  5. 제 3 항에 있어서,
    상기 하부전극을 형성하는 단계는
    상기 제1 층간절연막상에 캐패시터 형성용 희생막을 형성하는 단계;
    캐패시터가 형성될 영역의 상기 캐패시터 형성용 희생막을 선택적으로 제거하여 캐패시터 형성용 홀을 형성하는 단계;
    상기 캐패시터 형성용 홀의 내부에 도전성물질로 하부전극을 형성하는 단계; 및
    상기 캐패시터 형성용 희생막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  6. 주변영영과 셀영역을 가지는 기판;
    상기 셀영역상에 하부전극/유전체박막/상부전극이 적층된 캐패시터;
    셀영역의 캐패시터상과 상기 주변영역에 구비된 층간절연막;
    셀영역의 상기 층간절연막상에 금속배선; 및
    상기 주변영역의 상기 층간절연막상에 퓨즈
    를 구비하는 반도체 메모리 장치.
KR1020040049893A 2004-06-30 2004-06-30 반도체 메모리 장치 및 그의 제조방법 KR100596440B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040049893A KR100596440B1 (ko) 2004-06-30 2004-06-30 반도체 메모리 장치 및 그의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040049893A KR100596440B1 (ko) 2004-06-30 2004-06-30 반도체 메모리 장치 및 그의 제조방법

Publications (2)

Publication Number Publication Date
KR20060000904A KR20060000904A (ko) 2006-01-06
KR100596440B1 true KR100596440B1 (ko) 2006-07-05

Family

ID=37104124

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040049893A KR100596440B1 (ko) 2004-06-30 2004-06-30 반도체 메모리 장치 및 그의 제조방법

Country Status (1)

Country Link
KR (1) KR100596440B1 (ko)

Also Published As

Publication number Publication date
KR20060000904A (ko) 2006-01-06

Similar Documents

Publication Publication Date Title
US6844583B2 (en) Ferroelectric memory devices having expanded plate lines
US6563157B2 (en) Semiconductor device having rigid capacitor structure with a liner film
US6717196B2 (en) Ferroelectric memory device
KR100703970B1 (ko) 반도체 집적 회로 장치 및 그 제조 방법
JP2002208679A (ja) 強誘電体メモリ装置及びその製造方法
KR100456698B1 (ko) 강유전체 메모리 소자의 제조 방법
KR100753122B1 (ko) 반도체 장치의 캐패시터 제조방법
KR20060000878A (ko) 반도체 메모리 장치의 제조방법
KR100596440B1 (ko) 반도체 메모리 장치 및 그의 제조방법
KR100744038B1 (ko) 반도체 장치의 캐패시터 제조방법
TWI841279B (zh) 具有可編程部件的半導體元件的製備方法
KR101073125B1 (ko) 반도체 메모리 장치 및 그 제조방법
KR100875663B1 (ko) 반도체 장치의 캐패시터 제조방법
KR100624695B1 (ko) 반도체 장치의 캐패시터 제조방법
KR100605101B1 (ko) 강유전체 메모리 장치 및 그 제조 방법
KR100582352B1 (ko) 반도체 장치의 캐패시터 제조방법
KR100612941B1 (ko) 반도체 장치의 캐패시터 제조방법
KR100654123B1 (ko) 반도체 장치의 캐패시터 및 그 제조방법
KR101060763B1 (ko) 반도체 장치의 강유전체 캐패시터 제조방법
KR20060011404A (ko) 반도체 메모리 장치 및 그 제조방법
KR20060000919A (ko) 반도체 장치의 캐패시터 제조방법
KR20060075233A (ko) 반도체 메모리 장치 및 그 제조방법
KR20040059750A (ko) 반도체 장치의 캐패시터 제조방법
KR20050002017A (ko) 강유전체 메모리 소자의 제조방법
KR20040008708A (ko) 반도체 장치의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110526

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee