TWI841279B - 具有可編程部件的半導體元件的製備方法 - Google Patents
具有可編程部件的半導體元件的製備方法 Download PDFInfo
- Publication number
- TWI841279B TWI841279B TW112108345A TW112108345A TWI841279B TW I841279 B TWI841279 B TW I841279B TW 112108345 A TW112108345 A TW 112108345A TW 112108345 A TW112108345 A TW 112108345A TW I841279 B TWI841279 B TW I841279B
- Authority
- TW
- Taiwan
- Prior art keywords
- forming
- island
- trenches
- insulating layer
- preparing
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 106
- 238000000034 method Methods 0.000 title claims abstract description 84
- 238000003860 storage Methods 0.000 claims abstract description 64
- 239000000758 substrate Substances 0.000 claims abstract description 40
- 238000000151 deposition Methods 0.000 claims abstract description 30
- 230000002093 peripheral effect Effects 0.000 claims description 40
- 239000003990 capacitor Substances 0.000 claims description 39
- 239000000463 material Substances 0.000 claims description 34
- 238000002955 isolation Methods 0.000 claims description 27
- 239000012535 impurity Substances 0.000 claims description 25
- 239000012212 insulator Substances 0.000 claims description 25
- 239000004020 conductor Substances 0.000 claims description 22
- 238000005530 etching Methods 0.000 claims description 13
- 230000008021 deposition Effects 0.000 claims description 4
- 238000004519 manufacturing process Methods 0.000 abstract description 10
- 230000000149 penetrating effect Effects 0.000 abstract 1
- 101000827703 Homo sapiens Polyphosphoinositide phosphatase Proteins 0.000 description 8
- 102100023591 Polyphosphoinositide phosphatase Human genes 0.000 description 8
- 238000005229 chemical vapour deposition Methods 0.000 description 7
- 238000005516 engineering process Methods 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 239000003989 dielectric material Substances 0.000 description 5
- 230000008901 benefit Effects 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 238000002360 preparation method Methods 0.000 description 4
- 101001121408 Homo sapiens L-amino-acid oxidase Proteins 0.000 description 3
- 102100026388 L-amino-acid oxidase Human genes 0.000 description 3
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 3
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 239000000203 mixture Substances 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- 238000002161 passivation Methods 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 3
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 239000005380 borophosphosilicate glass Substances 0.000 description 2
- 239000005388 borosilicate glass Substances 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 239000005360 phosphosilicate glass Substances 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 229910052707 ruthenium Inorganic materials 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- IVHJCRXBQPGLOV-UHFFFAOYSA-N azanylidynetungsten Chemical compound [W]#N IVHJCRXBQPGLOV-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- JMBPWMGVERNEJY-UHFFFAOYSA-N helium;hydrate Chemical compound [He].O JMBPWMGVERNEJY-UHFFFAOYSA-N 0.000 description 1
- 229910010272 inorganic material Inorganic materials 0.000 description 1
- 239000011147 inorganic material Substances 0.000 description 1
- 229910052741 iridium Inorganic materials 0.000 description 1
- GKOZUEZYRPOHIO-UHFFFAOYSA-N iridium atom Chemical compound [Ir] GKOZUEZYRPOHIO-UHFFFAOYSA-N 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
- 238000012876 topography Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
- 229910001928 zirconium oxide Inorganic materials 0.000 description 1
Landscapes
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
- Non-Volatile Memory (AREA)
Abstract
本揭露提供一種半導體元件的製備方法。該製備方法包括：形成包括一第一島和一第二島的一基板，其中該第一島具有一第一面積，且該第二島具有大於該第一面積的一第二面積；沈積一絕緣層以覆蓋該基板；形成一儲存節點接觸和穿過該絕緣層的一導電部件，其中該儲存節點接觸與該第一島接觸且該導電部件與該第二島接觸；以及形成一導線於該絕緣層上並連接至該導電部件。
Description
本申請案主張2022年5月26日申請之美國正式申請案第17/825,058及17/825,252號的優先權及益處，該美國正式申請案之內容以全文引用之方式併入本文中。
本揭露係關於一種半導體元件的製備方法。特別是關於一種包括形成在一基板的一單元區域中的一電阻電路，並在該基板的一周圍區域中為該半導體儲存元件的一周圍電路提供一可編程電阻器的半導體儲存元件的製備方法以及一種該半導體元件的製備方法。
一般來說，積體電路是透過在單一矽晶圓上形成許多相同的電路圖案而批量生產。積體電路，通常也稱為半導體元件，包括各種材料，這些材料可以是導電的、不導電的(絕緣體)、或半導電的。
隨機存取記憶體元件，像是動態隨機存取記憶體(dynamic random-access memories；DRAM)，包括用於儲存數據的記憶體單元和用於在記憶體單元之間切換訊號的周邊電路。一般而言，記憶體單元形成於基板的單元區域中，且周邊電路形成於橫向包圍單元區域的周邊區域中。單元區域包括用於形成記憶體單元的複數個主動島。然而，在單元區域的周邊的主動島可能具有不完整的輪廓，從而沒有元件形成於單元區域的周邊中。
上文之「先前技術」說明僅係提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不形成本揭露之先前技術，且上文之「先前技術」之任何說明均不應做為本案之任一部分。
本揭露的一方面提供一種半導體元件。該半導體元件包括一基板、一存取電晶體、一儲存電容器、一儲存節點接觸、一導線、和一導電部件。該基板包括一第一島、一第二島、和設置於該第一島和該第二島之間的一隔離結構，其中該第一島具有一第一面積，且該第二島具有大於該第一面積的一第二面積。該存取電晶體設置於該第一島中或該第一島上。該儲存節點接觸將該儲存電容器連接至該存取電晶體。該導線設置於該基板之上。該導電部件將該導線連接至該第二島，且該導電部件和該儲存節點接觸設置於一相同的水平面上。
在一些實施例中，該第二島比該第一島更靠近該基板的一周邊。
在一些實施例中，該第二面積是該第一面積的至少兩倍。
在一些實施例中，該儲存電容器包括一較低電極、一電容器絕緣體、和一較高電極。該較低電極接觸該儲存節點接觸，且該較低電極和該導線設置於一相同的水平面上。該電容器絕緣體設置於該較低電極之上，且該較高電極設置於該電容器絕緣體之上。
在一些實施例中，該第一島具有一第一縱軸，且該第二島具有平行於該第一縱軸的一第二縱軸。
在一些實施例中，該導線沿著該第一縱軸延伸。
在一些實施例中，該導線在一第一方向延伸，該第一方向以小於90度的一角度與該第一縱軸相交。
在一些實施例中，該半導體元件更包括一位元線和一位元線接觸；該位元線設置於該基板之上，且該位元線接觸將該存取電晶體連接至該位元線。該導線和該位元線在一相同方向上延伸。
在一些實施例中，該存取電晶體包括設置於該基板中的一字元線，且該導線和該字元線在一相同方向上延伸。
在一些實施例中，該半導體元件更包括一絕緣層，其設置於該存取電晶體和該儲存電容器之間以及該導線和該第二島之間。
在一些實施例中，該儲存節點接觸穿過該絕緣層。
在一些實施例中，該基板包括一主動區和與該主動區相鄰的一虛設區，該第一島位於該主動區中，且該第二島位於該虛設區中。
在一些實施例中，該半導體元件更包括位於該基板的一周邊區域中的複數個周邊電路，其中該虛設區位於該主動區和該周邊區域之間，且該第二島在功能上作為一可編程電阻器且透過該導電部件和該導線電性耦合至該些周邊電路中的至少一者。
本揭露的一方面提供一種半導體元件。該半導體元件包括一半導體晶圓、一記憶體單元、一周邊電路、和一電阻電路。該半導體晶圓包括一單元區域和與該單元區域相鄰的一周邊區域，且該單元區域包括一主動區和與該主動區相鄰的一虛設區。該虛設區位於該主動區和該周圍區域之間。該記憶體單元位於該主動區中且包括一存取電晶體、一儲存電容器、和一儲存節點接觸。該存取電晶體設置於該半導體晶圓中或該半導體晶圓上，該儲存電容器設置於該存取電晶體之上，且該儲存節點接觸將該儲存電容器連接至該存取電晶體。該周邊電路位於該周邊區域中，且該電阻電路位於該虛設區中。該電阻電路包括接觸該半導體晶圓的一導電部件，其中該儲存節點接觸和該導電部件位於該半導體晶圓之上的一相同水平面上。
在一些實施例中，該半導體元件更包括設置於該半導體晶圓中的一隔離結構以定義該主動區中的一第一島和該虛設區中的一第二島，其中該第一島具有一第一面積，且該第二島具有大於該第一面積的一第二面積。
在一些實施例中，該電阻電路包括該第二島且該導電部件透過設置於該半導體晶圓之上的一導線電性連接至該周邊電路。
在一些實施例中，該導線在一第一方向上延伸，且該第一島和該第二島在不同於該第一方向的一第二方向上延伸。
在一些實施例中，該半導體元件更包括一位元線，其平行於該導線延伸且被配置以將該存取電晶體電性連接至該周邊電路。
本揭露的一方面提供一種半導體元件的製備方法。該方法包括下列步驟：形成包括一第一島和一第二島的一基板，其中該第一島具有一第一面積，且該第二島具有大於該第一面積的一第二面積；沈積一絕緣層以覆蓋該基板；形成一儲存節點接觸和穿過該絕緣層的一導電部件，其中該儲存節點接觸與該第一島接觸且該導電部件與該第二島接觸；以及形成一導線於該絕緣層上並連接至該導電部件。
在一些實施例中，形成該導電部件和該儲存節點接觸包括下列步驟：進行一蝕刻製程以移除由該絕緣層上的一圖案化罩幕所暴露之部分的該絕緣層，從而形成複數個開口以暴露出部分的該第一和第二島；以及沈積一導電材料於該些開口中。
在一些實施例中，該方法更包括下列步驟：形成一較低電極於該絕緣層上並接觸該儲存節點接觸；沈積一電容器絕緣體以覆蓋該較低電極；以及沈積一較高電極於該電容器絕緣體上。該導線和該較低電極為同時形成。
在一些實施例中，形成該基板包括下列步驟：提供一半導體晶圓，其包括一單元區域和與該單元區域相鄰的一周邊區域；形成複數個第一溝槽於該單元區域中的該半導體晶圓中，其中該些溝槽在一第一方向上延伸；形成複數個第二溝槽於該單元區域的一主動區中的該半導體晶圓中，其中該些第二溝槽在與該第一方向相交的一第二方向上延伸；以及沈積一隔離材料於該些第一溝槽及該些第二溝槽中。
在一些實施例中，該方法更包括下列步驟：在沈積該隔離材料之前，形成一第三溝槽於該單元區域的一虛設區中的該半導體晶圓中，其中該第三溝槽在該第二方向上延伸；以及沈積該隔離材料於該第三溝槽中。
在一些實施例中，該第三溝槽連接至該些第二溝槽中的至少一者。
在一些實施例中，該些第二溝槽和該第三溝槽為同時形成，且沈積該隔離材料於該第三溝槽中和沈積該隔離材料於該些第一溝槽及該些第二溝槽中為同時進行。
在一些實施例中，該方法更包括進行一平坦化製程以移除該半導體晶圓的一較高表面上方的該隔離材料的步驟。
在一些實施例中，該虛設區位於該主動區的一周邊上或與其相鄰。
在一些實施例中，該方法更包括下列步驟：在沈積該絕緣層之前，形成包括一第一雜質區域和一第二雜質區域的一存取電晶體於該第一島中，其中該儲存節點接觸與該第二雜質區域接觸；形成一位元線接觸，其與該第一雜質區域接觸；以及形成一位元線，連接至該位元線接觸。
在一些實施例中，該位元線接觸和該位元線是在形成該儲存節點接觸之前形成的。
在一些實施例中，該導線是在形成該位元線接觸之前形成的。
透過上述半導體元件的配置，未使用的單元區域的周邊被保留用於在後續形成周邊電路的一個或多個可編程電阻器，且包括可編程電阻器的電阻電路與第一島(設置有記憶體單元)、儲存節點接觸、和儲存電容器的較低電極同時形成，從而最小化製備整個元件所需的製程步驟數量。
上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。形成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可做為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。
以下揭示提供許多不同的實施例或是例子來實行本揭露實施例之不同部件。以下描述具體的元件及其排列的例子以簡化本揭露實施例。當然這些僅是例子且不該以此限定本揭露實施例的範圍。例如，在描述中提及第一個部件形成於第二個部件“之上”或“上”時，其可能包括第一個部件與第二個部件直接接觸的實施例，也可能包括兩者之間有其他部件形成而沒有直接接觸的實施例。此外，本揭露可能在不同實施例中重複參照符號及/或標記。這些重複係為了簡化與清晰的目的，並非用以定義所討論的不同實施例及/或結構之間的關係。
此外，本文用到與空間相關的用詞，例如：“在…下方”、“下方”、“較低的”、“之上”、“較高的”、及其類似的用詞係為了便於描述圖式中所示的一個元件或部件與另一個元件或部件之間的關係。這些空間關係詞係用以涵蓋圖式所描繪的方位之外的使用中或操作中的元件之不同方位。裝置可能被轉向不同方位(旋轉90度或其他方位)，則其中使用的空間相關形容詞也可相同地照著解釋。
圖1例本揭露的一些實施例之半導體元件100的平面圖。參照圖1，半導體裝置10為一半導體儲存元件且包括一記憶體單元陣列410、電性耦接至記憶體單元陣列410以控制記憶體單元陣列410的運作的複數個周邊電路420、和電性耦接至該些記憶體單元陣列410中的至少一者的一電阻電路430。如圖1所示，記憶體單元陣列410和電阻電路430設置在半導體元件10的單元區域102中，且周邊電路420設置在與單元區域102相鄰的周邊區域104中。更具體地，記憶體單元陣列410設置在單元區102的中心部分的主動區106中，且電阻電路430位於主動區106和周邊區域104之間的虛設區108中。
圖2和圖3是例本揭露的一些實施例之半導體元件10的剖面圖。參照圖2和圖3，半導體元件10更包括基板200，其設置有記憶體單元陣列410、周邊電路420、和電阻電路430。基板200包括半導體晶圓100和隔離結構230，其中隔離結構230設置在半導體晶圓100中以定義主動區106中的第一島210和虛設區108中的第二島220。第一島210具有第一面積，第二島220具有大於第一面積的第二面積。參照圖1至圖3，由於虛設區108橫向地包圍主動區106，所以虛設區108中的第二島220比第一島210更靠近基板200的周邊。
電阻電路430包括在功能上作為周邊電路420的可編程電阻器的第二島220和設置在第二島220上的一個或多個導電部件354。電阻電路430可以透過一或多根導線370連接至周邊電路420。
記憶體單元陣列410包括配置成行和列的複數個記憶體單元412。每一個記憶體單元412包括存取電晶體310和儲存電容器360，且儲存電容器360透過儲存節點接觸352電性耦合至存取電晶體310。電阻電路430的導電部件354和存儲節點接觸352位於相同的水平面上。
存取電晶體310透過位元線324電性耦合至周邊電路420中的至少一者。半導體元件10可以具有位元線324位於儲存電容器360之下的位元線上電容器(capacitor over bitline；COB)結構(如圖2所示)或位元線324位於儲存電容器360上方的位元線下電容器(capacitor under bitline ；CUB)結構(如圖3所示)。
在圖2中，導電部件354和儲存節點接觸352透過第一絕緣層320和堆疊在第一絕緣層320上的第二絕緣層330與彼此電性隔離。位於第一絕緣層320上且埋入第二絕緣層330的位元線324透過被第一絕緣層320包圍的位元線接觸322電性連接至存取電晶體310。在圖3中，導電部件354和儲存節點接觸352透過第一絕緣層320與彼此電性隔離。此外，位元線324設置在覆蓋儲存電容器360的介電層372上，且位元線接觸322穿過介電層372和第一絕緣層320以將位元線324連接到存取電晶體310。
儲存電容器360包括較低電極362、電容器絕緣體364、和較高電極366；較低電極362與存儲節點接觸352接觸，電容器絕緣體364設置在較低電極362之上，較高電極366設置在電容器絕緣體364上。值得注意的是，導線370和較低電極362位於相同的水平面上。
存取電晶體310為一凹陷存取元件(recessed access device；RAD)電晶體，其包括設置在基板200中並被鈍化層3110覆蓋的複數個字元線3102、設置在基板200和字元線3102之間的複數個閘極絕緣體3104，和設置在字元線3102兩側之間的第一雜質區域3106和複數個第二雜質區域3108。第一雜質區域3106和第二雜質區域3108用作存取電晶體310的汲極和源極區域。存取電晶體310的第一雜質區域3106透過位元線接觸322電性耦合至位元線324，而存取電晶體310的第二雜質區域3108與儲存節點接觸352接觸。
圖4例本揭露的一些實施例之半導體元件的製備方法500的流程圖，而圖5至圖26例本揭露的一些實施例之形成半導體元件的中間階段。圖5至圖26中所示的階段參照圖4中的流程圖。在以下的討論中，圖5至圖26中所示的製程階段將參照圖4中所示的製程步驟進行討論。
製備方法500始於步驟S502，形成包括第一島210和第二島220的基板200。基板200可以透過步驟S504、S506、S508、S510、和S512形成。
參照圖5和6，根據步驟S504提供包括單元區域102和周邊區域104的半導體晶圓100。在一些實施例中，半導體晶圓100可以包括單晶矽，而在其他實施例中，半導體晶圓100可以包括其他材料，例如鍺、矽-鍺、或其類似材料。周邊區域104與單元區域102相鄰。在一些實施例中，周邊區域104橫向地包圍單元區域102。
接下來，根據圖4中的步驟S506，形成複數個第一溝槽110於半導體晶圓100中。第一溝槽110在第一方向D1上延伸，並形成於單元區域102中。可以透過使用第一溝槽圖案作為罩幕來蝕刻半導體晶圓100以形成第一溝槽110。例如，可以使用反應離子蝕刻(reactive-ion etching；RIE)製程來蝕刻半導體晶圓100。可以使用雙重圖案化技術(double patterning technology；DPT)或四重圖案化技術(quadruple patterning technology；QPT)製程來形成用於蝕刻半導體晶圓100的第一溝槽圖案。
參照圖7和圖8，根據圖4中的步驟S508，形成複數個第二溝槽120於半導體晶圓100中。半導體晶圓100的單元區域102可以包括主動區106和與主動區106相鄰的虛設區108。如圖7所示，虛設區108位於半導體晶圓100的主動區106和周邊區域104之間。第二溝槽120形成於半導體晶圓100的主動區106中並在與第一方向D1相交的第二方向D2上延伸。因此，在形成第二溝槽120之後，主動區106中的半導體晶圓100包括複數個第一島210。如圖7所示，每一個第一島210具有平行於第一方向D1的第一縱軸A1。此外，每一個第一島210具有第一面積。在一些實施例中，可以透過使用第二溝槽圖案作為罩幕來蝕刻主動區106中的半導體晶圓100以形成第二溝槽120。
參照圖7和圖9，根據圖4中的步驟S510，形成一個或多個第三溝槽130於虛設區108中的半導體晶圓100中。第三溝槽130在第二方向D2上延伸，且虛設區108中第三溝槽130的數量少於主動區106中第二溝槽120的數量。因此，在形成第三溝槽之後，虛設區108包括複數個第二島220，每一個第二島220具有大於第一面積的第二面積。在一些實施例中，第二面積是第一面積的至少兩倍。如圖7所示，虛設區108中的第三溝槽130連接到主動區106中的一些第二溝槽120，且每一個第二島220具有平行於第一方向D1的第二縱軸A2。換句話說，第二縱軸A2平行於第一縱軸A1。在一些實施例中，可以透過使用第三溝槽圖案作為罩幕來蝕刻虛設區108中的半導體晶圓100以形成第三溝槽130。
值得注意的是，第二溝槽120和第三溝槽130可以同時形成於半導體晶圓100中以減少製造製程中的步驟數量，從而降低製造成本並提高品質和可靠性。更具體地，用於形成主動區106中第二溝槽120的第二溝槽圖案和用於形成虛設區108中第三溝槽130的第三溝槽圖案可以形成於半導體晶圓100上的感光材料或硬罩幕的蝕刻罩幕中，然後進行蝕刻製程以移除透過蝕刻罩幕所暴露的部分半導體晶圓100。在一些實施例中，可以形成第一溝槽圖案、第二溝槽圖案、和第三溝槽圖案於蝕刻罩幕中，從而可以同時形成第一至第三溝槽110至130。
參照圖10，根據圖4中的步驟S512，沉積隔離材料140於第一溝槽110、第二溝槽120、和第三溝槽130中。隔離材料140可以包括介電材料，像是氧化矽。隔離材料140的沈積技術包括化學氣相沉積(chemical vapor deposition；CVD)製程，像是低壓CVD(low-pressure CVD)製程、或電漿增強型CVD(plasma-enhanced CVD)製程，使得隔離材料140不僅填充第一至第三溝槽110至130，而且也覆蓋半導體晶圓100。
在沉積隔離材料140之後，可選地使用任何合適的方法在隔離材料140上進行平坦化製程，像是回蝕製程或化學機械研磨(chemical mechanical polishing；CMP)製程，以提供更好的形貌(topography)。在平坦化製程之後，形成基板200，其包括主動區106中的第一島210、虛設區108中的第二島220、和設置在第一島210和第二島220之間的隔離結構230，如圖11所示。
參照圖12和13，根據圖4中的步驟S514，形成複數個存取電晶體310於主動區106的基板200中。存取電晶體310包括複數個字元線3102、複數個閘極絕緣體3104、第一雜質區域3106、和複數個第二雜質區域3108。字元線3102和閘極絕緣體3104設置於基板200中，其中閘極絕緣層3104設置於半導體晶圓100與字元線3102之間。如圖12所示，字元線3102在第二方向D2上縱向延伸並跨過第一島210，並用作它們通過的存取電晶體310中的閘極。第一雜質區域3106和第二雜質區域3108設置在字元線3102的兩側之間。存取電晶體310可以更包括鈍化層3110，設置在基板200中並且用於覆蓋字元線3102和閘極絕緣體3104。
參照圖14和15，根據圖4中的步驟S516，形成複數個位元線接觸322於覆蓋基板200和存取電晶體310的第一絕緣層320中，並形成與位元線接觸322接觸的複數個位元線324。沉積第一絕緣層320於基板200和存取電晶體310上的製作技術包括CVD製程。在一些實施例中，第一絕緣層320可以包括氧化物、四乙氧基矽烷(tetraethylorthosilicate；TEOS)、未摻雜矽酸鹽玻璃(undoped silicate glass；USG)、磷矽酸鹽玻璃(phosphosilicate glass；PSG)、硼矽酸鹽玻璃(borosilicate glass；BSG)、硼磷矽酸鹽玻璃(borophosphosilicate glass；BPSG)、氟矽酸鹽玻璃(fluorinated silica glass；FSG)、旋塗玻璃(spin-on glass；SOG)、矽氮烷(tonen silazene；TOSZ)、或前述之組合。在沉積之後，可以使用例如CMP製程平坦化第一絕緣層320，以產生可接受的平坦形貌。
穿過第一絕緣層320的位元線接觸322的製作技術包括鑲嵌製程。位元線接觸322可以包括經摻雜的多晶矽。位元線324與位元線接觸322接觸。位元線324的製作技術可以包括使用例如非等向性蝕刻製程來沉積導電材料以埋藏第一絕緣層320和位元線接觸322並用位元線圖案來圖案化導電材料。
參照圖16，根據圖4中的步驟S518，依序形成第二絕緣層330和圖案化罩幕390於第一絕緣層320和位元線324上。包括介電材料的第二絕緣層330的製作技術可以包括使用CVD製程或旋塗製程以均勻地沉積介電材料。可以使用例如CMP製程平坦化第二絕緣層330，以產生可接受的平坦形貌。在一些實施例中，第二絕緣層330用於保護位元線324，並且可以包括介電材料，像是TEOS。
圖案化罩幕390包括複數個窗口392以暴露出部分的第二絕緣層330。如圖16所示，窗口392設置在第二雜質區域3108和第二島220上方。圖案化罩幕390可以是光阻罩幕或硬罩幕。圖案化罩幕390包括感光材料，且其可透過對完全覆蓋第二絕緣層330的感光材料進行至少一次曝光製程和至少一次顯影製程來形成，其中可以透過旋塗製程將感光材料施加在第二絕緣層330上，然後使用軟烤製程(soft-baking process)乾燥。或者，圖案化罩幕390為硬罩幕，且可以包括多晶矽、碳、無機材料(例如氮化物)、或其他合適的材料。
參照圖17，根據圖4中的步驟S520，進行一個或多個蝕刻製程以移除透過圖案化罩幕390所暴露之部分的第一絕緣層320和第二絕緣層330。其結果，形成複數個開口340。如圖17所示，開口340穿透第一絕緣層320和第二絕緣層330，且透過開口340暴露出主動區106中的部分第二雜質區域3108和部分的第二島220。第一絕緣層320和第二絕緣層330使用不同的蝕刻製程蝕刻。或者，可以使用基於第一絕緣層320和第二絕緣層330的材料而選擇的多種蝕刻劑的蝕刻步驟來蝕刻第一絕緣層320和第二絕緣層330，以依序蝕刻第二絕緣層330和第一絕緣層320。
在形成開口340之後，使用合適的製程來移除圖案化罩幕390。使用灰化製程或濕式剝離製程移除包括感光材料的圖案化罩幕390，其中濕式剝離製程可以化學性地改變圖案化罩幕390，使其不再黏附到第二絕緣層330。使用濕蝕刻製程移除為硬罩幕的圖案化罩幕390。
參照圖18，根據圖4中的步驟S522，沉積第一導電材料350於開口340中。均勻地沉積第一導電材料350於第二絕緣層330、第二雜質區域3108、和第二島220上，直到完全填滿開口340。例如，第一導電材料350可以是經摻雜的多晶矽。第一導電材料350的沈積技術包括電鍍製程或CVD製程。
接下來，製備方法500進行到步驟S524，其中進行平坦化製程以移除開口340上方的第一導電材料350。其結果，形成複數個儲存節點接觸352於主動區106中和複數個導電部件354於虛設區108中的，如圖19所示。在移除多餘的第一導電材料350之後，暴露出第二絕緣層330。
參照圖20，根據圖4中的步驟S526，形成圖案化犧牲層380於第二絕緣層330上。圖案化犧牲層380包括複數個第四溝槽382以暴露出儲存節點接觸352和導電部件354。圖案化犧牲層380可以包括不同於第二絕緣層330的材料的介電材料。在一些實施例中，圖案化犧牲層380包括氧化矽或氮化矽。
參照圖21，根據圖4中的步驟S528，利用沈積製程以第二導電材料361填充第四溝槽382。第二導電材料361的沈積技術可以包括例如低壓CVD製程。均勻地沉積第二導電材料361於儲存節點接觸352、導電部件354、和圖案化犧牲層380上，直到完全地填充第四溝槽382。第二導電材料361可以包括經摻雜的多晶矽、或像是氮化鈦(TiN)或釕(Ru)的金屬。
在沉積第二導電材料361之後，根據圖4中的步驟S530，進行一個或多個移除製程以移除溢出第四溝槽382和圖案化犧牲層380的第二導電材料361。其結果，如圖22和圖23所示，形成複數個較低電極362於主動區106中和複數個導線370於虛設區108中。在移除多餘的第二導電材料361和圖案化犧牲層380之後，暴露出第二絕緣層330。
如圖22所示，導線370在第二方向D2上延伸，該第二方向D2以小於90度的角度與第一縱軸A1(如圖7所示)相交。導線370與字元線3102可以在相同的方向上延伸；然而，在替代實施例中，導線370和位元線324可以在相同的方向上延伸，如圖24所示。或者，導線370可以沿著第一縱軸A1延伸，如圖25所示。
參照圖26，根據步驟S532，沉積電容器絕緣體364於較低電極362上。電容器絕緣體364的形貌可以追隨較低電極362和第二絕緣層330的形貌。電容器絕緣體364可以包括二氧化矽(SiO
2)、氮化矽(Si
3N
4)、或高介電常數(high-k)材料，像是氧化鋯(Zr
2O
2)、氧化鉿(HfO
2)、氧化鈦(TiO
2)、或氧化鋁(Al
2O
2)。在一些實施例中，電容器絕緣體364可以包括氮化物/氧化物膜的雙層膜或氧化物/氮化物/氧化物的三層膜。較高電極366大致上可以是共形層，且其製作技術可以包括CVD製程。
接下來，製備方法500進行到步驟S534，形成較高電極366於電容器絕緣體364上。其結果，形成如圖2中所示的半導體元件10。較高電極366大致上可以是共形層，且其製作技術可以包括CVD製程。較高電極366可以包括低電阻率材料，像是氮化鈦或氮化鈦、氮化鉭(TaN)、氮化鎢(WN)、釕、銥(Ir)、和鉑(Pt)的組合。
綜上所述，透過在形成第一島210的同時形成周邊電路420(位於基板200的主動區106和周邊區域104之間的虛設區108中)所需的可編程電阻器，可以最小化製備整個元件所需的製程步驟數量。
本揭露的一方面提供一種半導體元件。該半導體元件包括一基板、一存取電晶體、一儲存電容器、一儲存節點接觸、一導線、和一導電部件。該基板包括一第一島、一第二島、和設置於該第一島和該第二島之間的一隔離結構，其中該第一島具有一第一面積，且該第二島具有大於該第一面積的一第二面積。該存取電晶體設置於該第一島中或該第一島上。該儲存節點接觸將該儲存電容器連接至該存取電晶體。該導線設置於該基板之上。該導電部件將該導線連接至該第二島，且該導電部件和該儲存節點接觸設置於一相同的水平面上。
本揭露的一方面提供一種半導體元件。該半導體元件包括一半導體晶圓、一記憶體單元、一周邊電路、和一電阻電路。該半導體晶圓包括一單元區域和與該單元區域相鄰的一周邊區域，且該單元區域包括一主動區和與該主動區相鄰的一虛設區。該虛設區位於該主動區和該周圍區域之間。該記憶體單元位於該主動區中且包括一存取電晶體、一儲存電容器、和一儲存節點接觸。該存取電晶體設置於該半導體晶圓中或該半導體晶圓上，該儲存電容器設置於該存取電晶體之上，且該儲存節點接觸將該儲存電容器連接至該存取電晶體。該周邊電路位於該周邊區域中，且該電阻電路位於該虛設區中。該電阻電路包括接觸該半導體晶圓的一導電部件，其中該儲存節點接觸和該導電部件位於該半導體晶圓之上的一相同水平面上。
本揭露的一方面提供一種半導體元件的製備方法。該方法包括下列步驟：形成包括一第一島和一第二島的一基板，其中該第一島具有一第一面積，且該第二島具有大於該第一面積的一第二面積；沈積一絕緣層以覆蓋該基板；形成一儲存節點接觸和穿過該絕緣層的一導電部件，其中該儲存節點接觸與該第一島接觸且該導電部件與該第二島接觸；以及形成一導線於該絕緣層上並連接至該導電部件。
雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程前述之組合替代上述的許多製程。
再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟係包含於本申請案之申請專利範圍內。
10:半導體元件
100:半導體晶圓
102:單元區域
104:周邊區域
106:主動區
108:虛設區
110:第一溝槽
120:第二溝槽
130:第三溝槽
140:隔離材料
200:基板
210:第一島
220:第二島
230:隔離結構
310:存取電晶體
320:第一絕緣層
322:位元線接觸
324:位元線
330:第二絕緣層
340:開口
350:第一導電材料
352:儲存節點接觸
354:導電部件
360:儲存電容器
361:第二導電材料
362:較低電極
364:電容器絕緣體
366:較高電極
370:導線
372:介電層
380:圖案化犧牲層
382:第四溝槽
390:圖案化罩幕
392:窗口
410:記憶體單元陣列
412:記憶體單元
420:周邊電路
430:電阻電路
500:製備方法
3102:字元線
3104:閘極絕緣體
3106:第一雜質區域
3108:第二雜質區域
3110:鈍化層
A1:第一縱軸
A2:第二縱軸
A-A’:線
B-B’:線
C-C’:線
D1:第一方向
D2:第二方向
D-D’:線
E-E’:線
F-F’:線
S502:步驟
S504:步驟
S506:步驟
S508:步驟
S510:步驟
S512:步驟
S514:步驟
S516:步驟
S518:步驟
S520:步驟
S522:步驟
S524:步驟
S526:步驟
S528:步驟
S530:步驟
S532:步驟
S534:步驟
本揭露各方面可配合以下圖式及詳細說明閱讀以便了解。要強調的是，依照工業上的標準慣例，各個部件(feature)並未按照比例繪製。事實上，為了清楚之討論，可能任意的放大或縮小各個部件的尺寸。
圖1例本揭露的一些實施例之半導體元件的平面圖。
圖2例本揭露的一些實施例之半導體元件的剖面圖。
圖3例本揭露的一些實施例之半導體元件的剖面圖。
圖4例本揭露的一些實施例之半導體元件的製備方法流程圖。
圖5例本揭露的一些實施例之形成半導體元件的中間階段平面圖。
圖6顯示沿著圖5的線A-A’繪製的剖面圖。
圖7例本揭露的一些實施例之形成半導體元件的中間階段平面圖。
圖8顯示沿著圖7的線B-B’繪製的剖面圖。
圖9顯示沿著圖7的線C-C’繪製的剖面圖。
圖10例本揭露的一些實施例之形成半導體元件的中間階段平面圖。
圖11例本揭露的一些實施例之形成半導體元件的中間階段剖面圖。
圖12例本揭露的一些實施例之形成半導體元件的中間階段平面圖。
圖13顯示沿著圖12的線D-D’繪製的剖面圖。
圖14例本揭露的一些實施例之形成半導體元件的中間階段平面圖。
圖15顯示沿著圖14的線E-E’繪製的剖面圖。
圖16到圖21例本揭露的一些實施例之形成半導體元件的中間階段剖面圖。
圖22例本揭露的一些實施例之形成半導體元件的中間階段平面圖。
圖23顯示沿著圖22的線F-F’繪製的剖面圖。
圖24和圖25例本揭露的一些實施例之形成半導體元件的中間階段平面圖。
圖26例本揭露的一些實施例之形成半導體元件的中間階段剖面圖。
100:半導體晶圓
200:基板
210:第一島
220:第二島
230:隔離結構
310:存取電晶體
320:第一絕緣層
322:位元線接觸
324:位元線
330:第二絕緣層
354:導電部件
362:較低電極
364:電容器絕緣體
370:導線
3102:字元線
3104:閘極絕緣體
3106:第一雜質區域
3108:第二雜質區域
Claims (12)
- 一種半導體元件的製備方法，包括： 形成包括一第一島和一第二島的一基板，其中該第一島具有一第一面積，且該第二島具有大於該第一面積的一第二面積； 沈積一絕緣層以覆蓋該基板； 形成一儲存節點接觸和穿過該絕緣層的一導電部件，其中該儲存節點接觸與該第一島接觸且該導電部件與該第二島接觸；以及 形成一導線於該絕緣層上並連接至該導電部件。
- 如請求項1所述之半導體元件的製備方法，其中形成該導電部件和該儲存節點接觸包括下列步驟： 進行一蝕刻製程以移除由該絕緣層上的一圖案化罩幕所暴露之部分的該絕緣層，從而形成複數個開口以暴露出部分的該第一和第二島；以及 沈積一導電材料於該些開口中。
- 如請求項1所述之半導體元件的製備方法，更包括下列步驟： 形成一較低電極於該絕緣層上並接觸該儲存節點接觸； 沈積一電容器絕緣體以覆蓋該較低電極；以及 沈積一較高電極於該電容器絕緣體上； 其中該導線和該較低電極為同時形成。
- 如請求項1所述之半導體元件的製備方法，其中形成該基板包括下列步驟： 提供一半導體晶圓，其包括一單元區域和與該單元區域相鄰的一周邊區域； 形成複數個第一溝槽於該單元區域中的該半導體晶圓中，其中該些溝槽在一第一方向上延伸； 形成複數個第二溝槽於該單元區域的一主動區中的該半導體晶圓中，其中該些第二溝槽在與該第一方向相交的一第二方向上延伸；以及 沈積一隔離材料於該些第一溝槽及該些第二溝槽中。
- 如請求項4所述之半導體元件的製備方法，更包括下列步驟： 在沈積該隔離材料之前，形成一第三溝槽於該單元區域的一虛設區中的該半導體晶圓中，其中該第三溝槽在該第二方向上延伸；以及 沈積該隔離材料於該第三溝槽中。
- 如請求項5所述之半導體元件的製備方法，其中該第三溝槽連接至該些第二溝槽中的至少一者。
- 如請求項6所述之半導體元件的製備方法，其中該些第二溝槽和該第三溝槽為同時形成，且沈積該隔離材料於該第三溝槽中和沈積該隔離材料於該些第一溝槽及該些第二溝槽中為同時進行。
- 如請求項7所述之半導體元件的製備方法，更包括進行一平坦化製程以移除該半導體晶圓的一較高表面上方的該隔離材料的步驟。
- 如請求項4所述之半導體元件的製備方法，其中該虛設區位於該主動區的一周邊上或與其相鄰。
- 如請求項1所述之半導體元件的製備方法，更包括下列步驟： 在沈積該絕緣層之前，形成包括一第一雜質區域和一第二雜質區域的一存取電晶體於該第一島中，其中該儲存節點接觸與該第二雜質區域接觸； 形成一位元線接觸，其與該第一雜質區域接觸；以及 形成一位元線，連接至該位元線接觸。
- 如請求項10所述之半導體元件的製備方法，其中該位元線接觸和該位元線是在形成該儲存節點接觸之前形成的。
- 如請求項10所述之半導體元件的製備方法，其中該導線是在形成該位元線接觸之前形成的。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US17/825,252 US20230389296A1 (en) | 2022-05-26 | 2022-05-26 | Method of manufacturing semiconductor device with programmable feature |
| US17/825,252 | 2022-05-26 | ||
| US17/825,058 US20230389302A1 (en) | 2022-05-26 | 2022-05-26 | Semiconductor device with programable feature |
| US17/825,058 | 2022-05-26 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW202347632A TW202347632A (zh) | 2023-12-01 |
| TWI841279B true TWI841279B (zh) | 2024-05-01 |
Family
ID=88149513
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW111131758A TWI810036B (zh) | 2022-05-26 | 2022-08-23 | 具有可編程部件的半導體元件 |
| TW112108345A TWI841279B (zh) | 2022-05-26 | 2023-03-07 | 具有可編程部件的半導體元件的製備方法 |
Family Applications Before (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW111131758A TWI810036B (zh) | 2022-05-26 | 2022-08-23 | 具有可編程部件的半導體元件 |
Country Status (1)
| Country | Link |
|---|---|
| TW (2) | TWI810036B (zh) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW201042759A (en) * | 2009-05-22 | 2010-12-01 | Macronix Int Co Ltd | Phase change memory cell having vertical channel access transistor |
| TW201711166A (zh) * | 2015-06-10 | 2017-03-16 | Sony Semiconductor Solutions Corp | 記憶體元件及記憶體系統 |
| TW201724600A (zh) * | 2015-06-27 | 2017-07-01 | 英特爾股份有限公司 | 用於可變電阻式隨機存取記憶體（ｒｒａｍ）裝置中絲定位、邊緣效應降低以及形成／交換電壓降低的技術 |
| CN109256377A (zh) * | 2017-07-14 | 2019-01-22 | 三星电子株式会社 | 半导体器件 |
| TW202115898A (zh) * | 2019-07-30 | 2021-04-16 | 美商橫杆股份有限公司 | 具有選擇和控制電晶體之電阻式隨機存取記憶體和架構 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW201442122A (zh) * | 2012-12-25 | 2014-11-01 | Ps4 Luxco Sarl | 半導體裝置之製造方法 |
| JP2014220356A (ja) * | 2013-05-08 | 2014-11-20 | ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． | 半導体装置及びその製造方法 |
| KR20150042612A (ko) * | 2013-10-11 | 2015-04-21 | 삼성전자주식회사 | 디커플링 캐패시터를 갖는 반도체 소자 및 그 형성 방법 |
| KR102396978B1 (ko) * | 2018-11-16 | 2022-05-11 | 삼성전자주식회사 | 반도체 장치 |
| US11469234B2 (en) * | 2020-11-13 | 2022-10-11 | Nanya Technology Corporation | Semiconductor device having reduced contact resistance between access transistors and conductive features and method of manufacturing the same |
-
2022
- 2022-08-23 TW TW111131758A patent/TWI810036B/zh active
-
2023
- 2023-03-07 TW TW112108345A patent/TWI841279B/zh active
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW201042759A (en) * | 2009-05-22 | 2010-12-01 | Macronix Int Co Ltd | Phase change memory cell having vertical channel access transistor |
| TW201711166A (zh) * | 2015-06-10 | 2017-03-16 | Sony Semiconductor Solutions Corp | 記憶體元件及記憶體系統 |
| TW201724600A (zh) * | 2015-06-27 | 2017-07-01 | 英特爾股份有限公司 | 用於可變電阻式隨機存取記憶體（ｒｒａｍ）裝置中絲定位、邊緣效應降低以及形成／交換電壓降低的技術 |
| CN107636822A (zh) * | 2015-06-27 | 2018-01-26 | 英特尔公司 | 用于rram器件中的丝状物定位、边缘效应减小和形成/切换电压减小的技术 |
| CN109256377A (zh) * | 2017-07-14 | 2019-01-22 | 三星电子株式会社 | 半导体器件 |
| TW202115898A (zh) * | 2019-07-30 | 2021-04-16 | 美商橫杆股份有限公司 | 具有選擇和控制電晶體之電阻式隨機存取記憶體和架構 |
Also Published As
| Publication number | Publication date |
|---|---|
| TW202347632A (zh) | 2023-12-01 |
| TW202347717A (zh) | 2023-12-01 |
| TWI810036B (zh) | 2023-07-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4180716B2 (ja) | 半導体装置の製造方法 | |
| US6200898B1 (en) | Global planarization process for high step DRAM devices via use of HF vapor etching | |
| JP2001189438A (ja) | 半導体記憶装置及びその製造方法 | |
| KR102461809B1 (ko) | 반도체 소자 및 이의 제조방법 | |
| TWI571915B (zh) | 電容器下電極之製造方法及半導體裝置 | |
| JP2000340772A (ja) | Ｃｍｐ阻止膜を使用する集積回路素子のキャパシタ製造方法 | |
| KR20020073268A (ko) | 반도체 장치 및 그 제조 방법 | |
| KR20100057389A (ko) | Ｍｔｍ 캐패시터를 구비하는 반도체 장치의 제조방법 | |
| KR100533971B1 (ko) | 반도체 소자의 캐패시터 제조방법 | |
| US6177307B1 (en) | Process of planarizing crown capacitor for integrated circuit | |
| KR20020060333A (ko) | 반도체 소자의 실린더형 커패시터 제조 방법 | |
| JP3605493B2 (ja) | 半導体装置の製造方法 | |
| TWI841279B (zh) | 具有可編程部件的半導體元件的製備方法 | |
| TW201803133A (zh) | 電容器結構及其製造方法 | |
| KR20060000878A (ko) | 반도체 메모리 장치의 제조방법 | |
| KR100778850B1 (ko) | 반도체 소자의 커패시터 및 그 형성방법 | |
| KR101168389B1 (ko) | 반도체 소자의 제조 방법 | |
| US20230389296A1 (en) | Method of manufacturing semiconductor device with programmable feature | |
| US20230389302A1 (en) | Semiconductor device with programable feature | |
| TWI825868B (zh) | 具有可程式化特徵的半導體元件 | |
| US20230389285A1 (en) | Semiconductor device and semiconductor chip with programmable feature | |
| US20230389272A1 (en) | Method of fabricating semiconductor device with programmble feature | |
| KR100725173B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| US6503764B1 (en) | Method of making in high density DRAM circuit having a stacked capacitor | |
| KR100612941B1 (ko) | 반도체 장치의 캐패시터 제조방법 |