KR20060000878A

KR20060000878A - 반도체 메모리 장치의 제조방법

Info

Publication number: KR20060000878A
Application number: KR1020040049863A
Authority: KR
Inventors: 서대영
Original assignee: 주식회사 하이닉스반도체
Priority date: 2004-06-30
Filing date: 2004-06-30
Publication date: 2006-01-06

Abstract

본 발명은 반도체 메모리 장치의 제조공정시에 주변영역의 비트라인과 금속배선과 연결된 콘택홀을 안정적으로 형성시킬 수 있는 반도체 메모리 장치의 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 소정공정이 완료된 기판의 셀영역과 주변영역에 각각 비트라인을 형성하는 단계; 상기 비트라인을 덮을 수 있도록 제1 층간절연막을 상기 셀영역과 주변영역에 형성하는 단계; 상기 셀영역상에 캐패시터가 형성될 영역에 홀 패턴을 가지는 캐패시터 형성용 절연막을 형성하는 단계; 상기 홀 패턴의 내부에 하부전극을 형성하는 단계; 상기 하부전극상에 유전체 박막을 형성하는 단계; 상기 제1 층간절연막 및 상기 캐패시터 형성용 절연막을 선택적으로 제거하여, 상기 주변영역의 비트라인이 노출되는 제1 콘택홀을 형성하는 단계; 상기 유전체 박막상에 상부전극을 형성하되, 상기 상부전극용 물질이 상기 제1 콘택홀에도 매립되도록 하여 주변영역의 제1 비트라인 콘택플러그를 형성하는 단계; 상기 상부전극과 상기 주변영역의 제1 비트라인 콘택플러그를 덮을 수 있도록 제2 층간절연막을 형성하는 단계; 상기 제2 층간절연막을 선택적으로 제거하여 상기 상부전극이 노출되는 제2 콘택홀과 상기 제1 비트라인 콘택플러그가 노출되는 제3 콘택홀을 형성하는 단계; 및 상기 제2 콘택홀과 제3 콘택홀을 각각 도전성 물질로 매립하여 상부전극용 콘택플러그와 주변영역의 제2 비트라인 콘택플러그를 형성하는 단계를 포함하는 반도체 메모리 장치의 제조방법을 제공한다.

반도체, 메모리, 캐패시터, 상부전극, 콘택플러그, 비트라인.

Description

반도체 메모리 장치의 제조방법{METHOD FOR FABRICATING SEMICONDUCTOR MEMORY DEVICE}

도1a 내지 도1k는 종래기술에 의한 반도체 메모리 장치의 제조방법을 나타내는 도면.

도2a 내지 도2o는 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 제조방법을 나타내는 도면.

* 도면의 주요부분에 대한 부호의 설명 *

37 : 하부전극

38 : 유전체 박막

41 : 주변영역의 제1 비트라인 콘택홀

42 : 상부전극

42a: 주변영역의 제1 비트라인 콘택플러그

46b : 주변영역의 제2 비트라인 콘택홀

48a : 상부전극용 콘택플러그

48b : 주변영역의 제2 비트라인 콘택플러그

본 발명은 반도체 메모리 장치의 제조방법에 관한 것으로, 특히 주변영역의 비트라인 콘택플러그를 제조하는 것에 관한 것이다.

반도체 장치, 특히 메모리 장치의 제조공정중 일반적인 설계중 하나로 금속배선을 캐패시터의 상부전극과 연결하기 위한 콘택플러그와, 비트라인과 연결하기 위한 콘택플러그를 동시에 형성하는 경우가 있다. 이를 경우 캐패시터의 상부전극과 연결하기 위한 콘택플러그 보다 비트라인와 연결하기 위한 콘택플러그를 형성하는데 더 큰 어려움이 있다.

왜냐하면 통상적으로 메모리 장치에선 비트라인보다 캐패시터가 더 높은 위치에 형성되어, 비트라인과 연결하기 위한 콘택플러그를 형성하기 위해서는 더 많은 층간절연막을 제거해내야 하기 때문이다.

도1a 내지 도1k는 종래기술에 의한 반도체 메모리 장치의 제조방법을 나타내는 도면이다.

도1a에 도시된 바와 같이, 종래기술에 의한 반도체 메모리 장치의 제조방법은 먼저, 기판상에 먼저 셀영역을 살펴보면, 활성영역(미도시)이 형성된 반도체기판(10)상에 층간절연막(11)을 형성한 후, 층간절연막(11)을 관통하여 반도체기판(10)의 활성영역이 노출되는 콘택홀을 형성한다. 콘택홀을 도전성 물질로 매립하여 콘택플러그(12a,12b)를 형성한다. 이 때 콘택플러그(12a)는 비트라인과 연결된 비 트라인 콘택플러그이고, 콘택플러그(12b)는 제1 스토리지노드 콘택플러그이다. 콘택플러그(12a,12b)는 기판상에 형성된 활성영역과 연결된다.

한편, 셀영역에서 콘택플러그(12a,12b)가 형성될 때에 주변영역에도 콘택플러그(12a')가 형성된다.

이어서 셀영역의 비트라인(13)과 주변영역의 비트라인(13')을 형성한다. 이어서 층간절연막(14)을 형성하고, 층간절연막(14)을 관통하여 제1 스토리지 노드 콘택플러그(12b)가 노출되는 콘택홀을 형성한다.

이어서 콘택홀에 도전성 물질로 매립하여 제2 스트로지노드 콘택플러그(15)를 형성한다.

이어 캐패시터 형성을 위한 캐패시터 형성용 절연막(16)을 캐패시터의 하부전극이 형성될 높이만큼 형성한다.

이어서 제2 스트로지노드 콘택플러그(15)가 노출되도록 캐패시터 형성용 절연막(16)을 선택적으로 제거하여 캐패시터 형성용 홀을 형성한다.

이어서 캐패시터 형성용 홀의 내부에 도전성물질로 하부전극(17)을 형성한다.

이어서 하부전극(17)의 상에 유전체 박막(18)을 형성한다.

이어서 도1b에 도시된 바와 같이, 유전체 박막(18)상에 상부전극(19,19a)을 형성한다.

이어서 도1c에 도시된 바와 같이, 셀영역의 상부전극(19)를 남기고, 주변영역의 상부전극(19a)을 제거하기 위한 감광막 패턴(20)을 형성한다.

이어서 도1d에 도시된 바와 같이, 감광막 패턴(20)을 식각마스크로 하여 주변영역에 형성된 상부전극(19a)을 제거한다.

이어서 도1e에 도시된 바와 같이, 감광막 패턴(20)을 제거한다.

이어서 도1f에 도시된 바와 같이, 층간절연막(21)을 형성하고, 평탄화시킨다.

이어서 도1g에 도시된 바와 같이, 상부전극(19)과 연결된 콘택플러그와 주변영역의 비트라인(13')과 연결된 콘택플러그형성을 위한 감광막 패턴(22)을 형성한다.

이어서 도1h에 도시된 바와 같이, 감광막 패턴(22)를 식각마스크로 하여 층간절연막(21)을 선택적으로 제거하여 상부전극(19)이 노출되는 콘택홀(23a)와, 주변영역의 비트라인(13')가 노출되는 콘택홀(23b)를 각각 형성한다.

이어서 도1i에 도시된 바와 같이, 감광막 패턴(22)을 제거한다.

이어서 도1j에 도시된 바와 같이, 콘택홀(23a,23b)에 도전성 물질(24)을 매립한다.

이어서 도1k에 도시된 바와 같이, 콘택홀(23a,23b)에 매립된 도전성 물질만 남겨두고, 층간절연막(21)상에 형성된 도전성물질(24)를 제거하여, 상부전극과 연결된 콘택플러그(25a)와 주변영역의 비트라인(13')과 연결된 콘택플러그(25b)를 각각 형성한다.

이상과 같이 반도체 메모리 장치를 제조하게 되면, 도1h에 도시된 바와 같이 상부전극이 노출되는 콘택홀(23a)과 주변영역의 비트라인이 노출되는 콘택홀(23b) 의 깊이가 크게 달라져 안정적으로 두개의 콘택홀을 형성할 수 없다.

반도체 메모리 장치가 고집적화될 수록 캐패시터의 형성높이는 더 높아지게 되어, 콘택홀(23a)과 콘택홀(23b)의 높이 차이는 더 크게 벌어지게 된다.

따라서 때로는 높이(h2) 만큼 층간절연막(21)을 제거해야 생성되는 콘택홀(23a)는 안정적으로 형성되는 반면에 높이(h1)만큼 층간절연막(21,16)을 제거해야 생성되는 콘택홀(23b)은 주변영역의 비트라인이 오프되지 않은 채 형성될 수도 있다. 따라서 콘택홀(23b)을 형성하기 위해서는 감광막만으로 않되고 따로 폴리실리콘등으로 형성된 하드마스크를 사용해야하는 등 추가적인 공정이 필요하다.

또한, 콘택홀(23b)은 폭에 비해 깊이가 너무 깊은 상태로 형성되어 안정적으로 도성정 물질을 바닥까지 매립하는데에도 큰 어려움을 겪고 있다.

콘택플러그(25b)가 제대로 형성되지 않으면, 주변영역의 비트라인과 셀영역의 비트라인간에 금속배선으로 연결되지 않아 반도체 메모리 장치가 불량으로 된다.

본 발명은 전술한 문제점을 해결하기 위해 제안된 것으로, 반도체 메모리 장치의 제조공정시에 주변영역의 비트라인과 금속배선과 연결된 콘택홀을 안정적으로 형성시킬 수 있는 반도체 메모리 장치의 제조방법을 제공함을 목적으로 한다.

본 발명은 소정공정이 완료된 기판의 셀영역과 주변영역에 각각 비트라인을 형성하는 단계; 상기 비트라인을 덮을 수 있도록 제1 층간절연막을 상기 셀영역과 주변영역에 형성하는 단계; 상기 셀영역상에 캐패시터가 형성될 영역에 홀 패턴을 가지는 캐패시터 형성용 절연막을 형성하는 단계; 상기 홀 패턴의 내부에 하부전극을 형성하는 단계; 상기 하부전극상에 유전체 박막을 형성하는 단계; 상기 제1 층간절연막 및 상기 캐패시터 형성용 절연막을 선택적으로 제거하여, 상기 주변영역의 비트라인이 노출되는 제1 콘택홀을 형성하는 단계; 상기 유전체 박막상에 상부전극을 형성하되, 상기 상부전극용 물질이 상기 제1 콘택홀에도 매립되도록 하여 주변영역의 제1 비트라인 콘택플러그를 형성하는 단계; 상기 상부전극과 상기 주변영역의 제1 비트라인 콘택플러그를 덮을 수 있도록 제2 층간절연막을 형성하는 단계; 상기 제2 층간절연막을 선택적으로 제거하여 상기 상부전극이 노출되는 제2 콘택홀과 상기 제1 비트라인 콘택플러그가 노출되는 제3 콘택홀을 형성하는 단계; 및 상기 제2 콘택홀과 제3 콘택홀을 각각 도전성 물질로 매립하여 상부전극용 콘택플러그와 주변영역의 제2 비트라인 콘택플러그를 형성하는 단계를 포함하는 반도체 메모리 장치의 제조방법을 제공한다.

본 발명은 종래의 공정에서 문제가 된 금속배선을 연결할 콘택홀의 형성공정과 매립공정을 보완하기 위해 주변영역의 비트라인과 연결되는 콘택플러그 형성시, 일차적으로 캐패시터의 상부전극을 이용하여 플러그로 형성시키는 방법을 사용한 것이다. 이렇게 하여 종래에 금속배선을 연결할 콘택홀의 형성공정에서 발생하던 콘택홀이 완전히 오픈되지 않는 문제를 제거할 수 있고, 어스팩트 비(aspect riatio) 감소로 콘택플러그 매립공정을 용이하게 할 수 있다.

또한, 습식공정과 건식공정을 이용하여 주변영역의 비트라인 콘택플러그를 와인 글래스 형태로 만들기 때문에 플러그간의 정열 오차를 극복할 수 있다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도2a 내지 도2o는 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 제조방법을 나타내는 도면이다.

도2a에 도시된 바와 같이, 본 실시예에 의한 반도체 메모리 장치의 제조방법은 먼저, 기판상에 먼저 셀영역을 살펴보면, 활성영역(미도시)이 형성된 반도체 기판(30)상에 층간절연막(31)을 형성한 후, 층간절연막(31)을 관통하여 반도체 기판(30)의 활성영역이 노출되는 콘택홀을 형성한다.

층간절연막(31)은 USG(Undoped-Silicate Glass)막, PSG(Phospho-Silicate Glass)막, BPSG(Boro-Phospho-Silicate Glass)막, HDP(High density Plasma) 산화막, SOG(Spin On Glass)막, TEOS(Tetra Ethyl Ortho Silicate)막 또는 HDP(high densigy plasma)를 이용한 산화막등을 사용하거나 열적 산화막(Thermal Oxide; 퍼니스에서 600~1,100℃사이의 고온으로 실리콘 기판을 산화시켜 형성하는 막)을 이용한다.

콘택홀을 도전성 물질로 매립하여 콘택플러그(32a,32b)를 형성한다. 이 때 콘택플러그(32a)는 비트라인과 연결된 비트라인 콘택플러그이고, 콘택플러그(32b)는 제1 스토리지노드 콘택플러그이다. 콘택플러그(32a,32b)는 기판상에 형성된 활성영역과 연결된다.

한편, 셀영역에서 콘택플러그(32a,32b)가 형성될 때에 주변영역에도 콘택플러그(32a')가 형성된다.

이어서 셀영역의 비트라인(33)과 주변영역의 비트라인(33')을 형성한다. 이어서 층간절연막(34)을 형성하고, 층간절연막(34)을 관통하여 제1 스토리지 노드 콘택플러그(32b)가 노출되는 콘택홀을 형성한다.

층간절연막(34)은 USG(Undoped-Silicate Glass)막, PSG(Phospho-Silicate Glass)막, BPSG(Boro-Phospho-Silicate Glass)막, HDP(High density Plasma) 산화막, SOG(Spin On Glass)막, TEOS(Tetra Ethyl Ortho Silicate)막 또는 HDP(high densigy plasma)를 이용한 산화막등을 사용하거나 열적 산화막(Thermal Oxide; 퍼니스에서 600~1,100℃사이의 고온으로 실리콘 기판을 산화시켜 형성하는 막)을 이용한다.

이어서 콘택홀에 도전성 물질로 매립하여 제2 스트로지노드 콘택플러그(35)를 형성한다.

이어 캐패시터 형성을 위한 캐패시터 형성용 절연막(36)을 캐패시터의 하부전극이 형성될 높이만큼 형성한다.

이어서 제2 스트로지노드 콘택플러그(35)가 노출되도록 캐패시터 형성용 절 연막(36)을 선택적으로 제거하여 캐패시터 형성용 홀을 형성한다.

이어서 캐패시터 형성용 홀의 내부에 도전성물질로 하부전극(37)을 형성한다.

하부전극(37)은 폴리실리콘막, 텅스텐막(W), 티타늄막(Ti), 티타늄질화막(TiN), 백금막(Pt), 이리듐막(Ir), 이리듐산화막(IrO₂), 루테늄막(Ru), 루테늄산화막(RuO₂), 텅스텐질화막(WN), 구리막(Cu)중 선택된 하나를 사용하거나, 이들의 조합을 이용하여 적층하여 사용한다.

이어서 하부전극(37)의 상에 유전체 박막(38)을 형성한다.

유전체 박막은 PZT, BTO, BNT, PLZT, SBT, BLT등의 강유전체 물질을 사용하거나, Ta₂O₅, Al₂O₃, La₂O₃, HfO₂, SrTiO₃, BST등의 고유전체 물질을 사용한다.

이어서 도2b에 도시된 바와 같이, 주변영역의 비트라인(33a)를 노출시키기 위한 콘택홀 형성용 감광막 패턴(39)을 형성한다.

이어서 도2c에 도시된 바와 같이, 감광막 패턴(39)을 식각마스크로 하여 습식각공정을 진행한다. 습식식각 공정의 특성상 도시된 바와 같이 아랫쪽 방향과 좌우 방향이 같은 깊이로 절연막이 제거된 콘택홀(40)이 형성된다.

이 때의 습식식각공정은 HF나 NH4F 계열의 용액을 이용한다.

이어서 도2d에 도시된 바와 같이, 감광막 패턴(39)을 식각마스크로 하여 건식식각 공정을 진행하여 주변영역의 비트라인(33')을 노출시키는 콘택홀(41)을 형성한다.

이어서 도2e에 도시된 바와 같이, 감광막 패턴(39)을 제거한다.

이어서 도2f에 도시된 바와 같이, 상부전극(42)을 형성하는데, 이 때에 콘택홀(41)에도 상부전극용 물질이 매립되어 주변영역의 제1 비트라인 콘택플러그(42a)를 형성한다.

상부전극(42)은 폴리실리콘막, 텅스텐막(W), 티타늄막(Ti), 티타늄질화막(TiN), 백금막(Pt), 이리듐막(Ir), 이리듐산화막(IrO₂), 루테늄막(Ru), 루테늄산화막(RuO₂), 텅스텐질화막(WN), 구리막(Cu)중 선택된 하나를 사용하거나, 이들의 조합을 이용하여 적층하여 사용한다.

이어서 도2g에 도시된 바와 같이, 셀지역의 상부전극은 남겨두고 주변영역의 상부전극을 제거하기 위한 감광막 패턴(43)을 형성한다.

이어서 도2h에 도시된 바와 같이, 주변영역에 형성된 상부전극을 제거한다. 따라서 주변영역에는 상부전극용 물질로 형성된 주변영역의 제1 비트라인 콘택플러그(42a)이 남게 된다.

이어서 도2i에 도시된 바와 같이, 감광막 패턴(43)을 제거한다.

이어서 도2j에 도시된 바와 같이, 층간절연막(43)을 형성한다.

층간절연막(43)은 USG(Undoped-Silicate Glass)막, PSG(Phospho-Silicate Glass)막, BPSG(Boro-Phospho-Silicate Glass)막, HDP(High density Plasma) 산화막, SOG(Spin On Glass)막, TEOS(Tetra Ethyl Ortho Silicate)막 또는 HDP(high densigy plasma)를 이용한 산화막등을 사용하거나 열적 산화막(Thermal Oxide; 퍼 니스에서 600~1,100℃사이의 고온으로 실리콘 기판을 산화시켜 형성하는 막)을 이용한다.

이어서 도2k에 도시된 바와 같이, 상부전극와 후속공정에서 형성될 금속배선과 연결할 콘택플러그를 위한 콘택홀과, 후속공정에서 형성될 금속배선과 주변영역의 제1 비트라인 콘택플러그(42a)와 연결될 콘택플러그 형성을 위한 감광막 패턴(45)을 형성한다.

이어서 도2l에 도시된 바와 같이, 감광막 패턴(45)을 식각마스크로 하여 층간절연막(43)을 선택적으로 제거하여, 상부전극(42)이 노출되는 콘택홀(46a)과, 주변영역의 제1 비트라인 콘택플러그(42a)가 노출되는 콘택홀(46b)을 형성한다.

이 때 콘택홀(46a)는 층간절연막(43)을 높이(h2')만큼 제거하면 되고, 콘택홀(46b)은 층간절연막(43)을 높이(h1')만큼 제거하면 된다.

따라서 종래의 기술보다 콘택홀(46b)을 형성하는데 있어서 제거해야 할 층간절연막의 높이가 크게 줄어들어서 안정적으로 콘택홀(46b)을 형성할 수 있다.

또한, 주변영역의 제1 비트라인 콘택플러그(42a)는 상단부분이 넓게 형성된 와인글래스 형태로 형성되어 있기 때문에 콘택홀(46b)을 형성하는 데 있어서, 정렬상의 일정한 오차가 있어도 하부구조인 주변영역의 제1 비트라인 콘택플러그(42a)가 오픈될 수 있다.

이어서 도2m에 도시된 바와 같이, 감광막 패턴(45)를 제거한다.

이어서 도2n에 도시된 바와 같이, 도전성물질(47)을 상부전극(42)이 노출되는 콘택홀(46a)과, 주변영역의 제1 비트라인 콘택플러그(42a)가 노출되는 콘택홀 (46b)에 매립한다. 이 때의 도전성물질은 티타늄, 티타늄질화막, 텅스텐을 사용하거나 이들을 적층시켜 사용한다.

이어서 도2o에 도시된 바와 같이, 에치백 공정 또는 화학적기계적 연마공저응ㄹ 이용하여 층간절연막(44)상에 형성된 도전성물질(47)을 제거하여, 상부전극용 콘택플러그(48a)와 주변영역의 제2 비트라인 콘택플러그(42b)을 형성한다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

본 발명에 의해서 주변영역의 비트라인과 연결한 콘택홀을 형성할 때에, 식각해내야 할 층간절연막이 너무 많아서 비트라인이 오픈되지 않는 현상을 제거할 수 있다.

또한, 종래에 주변영역의 비트라인과 연결한 콘택홀을 형성할 때에 따로 하드마스크를 사용할 필요가 없어서 공정단계가 간소화된다. 또한, 주변영역의 비트라인과 연결한 콘택홀의 어스펙스 비가 낮아서 도전성물질을 매립할 때에 매립 불량을 막을 수 있다.

본 발명의 주변영역의 제1 비트라인 콘택플러그 상단이 와인글래스 형태로 플러그가 만들어지기 때문에 향후 제2 비트라인 콘택플러그를 위한 콘택홀을 형성 할 때에 정렬오차의 범위를 넓힐 수 있다.

Claims

소정공정이 완료된 기판의 셀영역과 주변영역에 각각 비트라인을 형성하는 단계;

상기 비트라인을 덮을 수 있도록 제1 층간절연막을 상기 셀영역과 주변영역에 형성하는 단계;

상기 셀영역상에 캐패시터가 형성될 영역에 홀 패턴을 가지는 캐패시터 형성용 절연막을 형성하는 단계;

상기 홀 패턴의 내부에 하부전극을 형성하는 단계;

상기 하부전극상에 유전체 박막을 형성하는 단계;

상기 제1 층간절연막 및 상기 캐패시터 형성용 절연막을 선택적으로 제거하여, 상기 주변영역의 비트라인이 노출되는 제1 콘택홀을 형성하는 단계;

상기 유전체 박막상에 상부전극을 형성하되, 상기 상부전극용 물질이 상기 제1 콘택홀에도 매립되도록 하여 주변영역의 제1 비트라인 콘택플러그를 형성하는 단계;

상기 상부전극과 상기 주변영역의 제1 비트라인 콘택플러그를 덮을 수 있도록 제2 층간절연막을 형성하는 단계;

상기 제2 층간절연막을 선택적으로 제거하여 상기 상부전극이 노출되는 제2 콘택홀과 상기 제1 비트라인 콘택플러그가 노출되는 제3 콘택홀을 형성하는 단계; 및

상기 제2 콘택홀과 제3 콘택홀을 각각 도전성 물질로 매립하여 상부전극용 콘택플러그와 주변영역의 제2 비트라인 콘택플러그를 형성하는 단계

를 포함하는 반도체 메모리 장치의 제조방법.
제 1 항에 있어서,

상기 제1 콘택홀을 형성하는 단계는

상기 캐패시터 형성용 절연막상에 제1 콘택홀을 형성하기 위한 감광막 패턴을 형성하는 단계;

상기 감광막 패턴을 식각마스크로 하여 습식식각공정을 소정시간 진행하되, 상기 주변영역의 비트라인이 노출되지는 않도록 하는 제1 식각단계; 및

상기 감광막 패턴을 식각마스크로 하여 건식식각공정을 소정시간 진행하여 상기 주변영역의 비트라인이 노출되도록 하는 제2 식각단계를 포함하며, 상기 제1 콘택홀은 상단 일정부분이 하단보다 폭이 더 넓은 형태로 형성되는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
제 2 항에 있어서,

상기 상부전극용 물질이 상기 제1 콘택홀에도 매립되도록 하여 주변영역의 제1 비트라인 콘택플러그를 형성하는 단계는

상기 상부전극용 물질로 상기 캐패시터 형성용 홀과 상기 콘택홀에 매립시키는 단계; 및

상기 콘택홀외에 상기 주변영역에 형성된 상부전극용 물질을 제거하기 위한 셀영역을 가리는 감광막 패턴을 형성하는 단계; 및

상기 셀영역을 가리는 감광막 패턴을 식각마스크로 하여, 주변영역의 상기 캐패시터 형성용 절연막 상에 형성된 상부전극용 물질을 제거하여 상기 제1 콘택홀에만 상부전극용 물질을 남겨 상기 제1 비트라인 콘택플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
제 1 항에 있어서,

상기 홀 패턴을 가지는 캐패시터 형성용 절연막을 형성하는 단계는

상기 제1 층간절연막상에 캐패시터 형성용 절연막을 형성하는 단계; 및

상기 셀영역의 상기 캐패시터 형성용 절연막을 선택적으로 제거하여 캐패시터 형성용 홀을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
제 4 항에 있어서,

상기 홀 패턴의 내부에 하부전극을 형성하는 단계는

상기 캐패시터 형성용 홀 패턴을 따라 하부전극용 물질을 형성하는 단계; 및

상기 캐패시터 형성용 절연막 상에 형성된 하부전극용 물질을 제거하여 상기 홀의 내부에만 하부전극용 물질을 남겨 하부전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
제 1 항에 있어서,

상기 하부전극상에 유전체 박막을 형성하는 공정에서는

상기 유전체 박막은 하부전극 및 상기 캐패시터 형성용 절연막막상에 형성시키고,

상기 제1 콘택홀을 형성하는 공정에서 상기 상기 제1 층간절연막, 상기 캐패시터 형성용 절연막 및 상기 유전체 박막을 을 선택적으로 제거하여, 상기 주변영역의 비트라인이 노출되는 제1 콘택홀을 형성하는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
제 1 항에 있어서,

상기 상부전극용 물질은

티타늄질화막, 루세늄, 도전성 폴리시리콘, 백금, 알루미늄, 텅스텐 또는 구리중에서 적어도 하나를 선택하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.