KR100596440B1 - Semiconductor memory device and method for fabricating the same - Google Patents

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KR100596440B1 KR1020040049893A KR20040049893A KR100596440B1 KR 100596440 B1 KR100596440 B1 KR 100596440B1 KR 1020040049893 A KR1020040049893 A KR 1020040049893A KR 20040049893 A KR20040049893 A KR 20040049893A KR 100596440 B1 KR100596440 B1 KR 100596440B1
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Abstract

본 발명은 퓨즈박스를 형성하기 위해 퓨즈 상단에 제거해야할 절연막의 두께를 획기적으로 줄일 수 있는 반도체 장치 및 그 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 소정공정이 완료된 기판상의 셀영역과 주변영역에 제1 층간절연막을 형성하는 단계; 상기 셀영역상의 상기 제1 층간절연막상에 하부전극/유전체 박막/상부전극으로 적층된 캐패시터를 형성하는 단계; 상기 캐패시터를 덮을 수 있도록 제2 층간절연막을 상기 셀영역과 상기 주변영역에 형성하는 단계; 상기 주변영역과 상기 셀영역의 상기 제2 층간절연막상에 금속막을 형성하는 단계; 및 상기 금속막을 패터닝하여 상기 셀영역에는 제1 금속배선으로 형성하고, 상기 주변영역에는 퓨즈로 형성하는 단계를 포함하는 반도체 메모리 장치의 제조방법을 제공한다.
The present invention is to provide a semiconductor device and a method of manufacturing the semiconductor device that can significantly reduce the thickness of the insulating film to be removed on the top of the fuse to form a fuse box, the present invention is to provide a cell region and the periphery on the substrate is completed Forming a first interlayer insulating film in the region; Forming a capacitor stacked with a lower electrode / dielectric film / upper electrode on the first interlayer insulating film on the cell region; Forming a second interlayer insulating film in the cell region and the peripheral region to cover the capacitor; Forming a metal film on the second interlayer insulating film in the peripheral area and the cell area; And patterning the metal film to form a first metal wiring in the cell region and forming a fuse in the peripheral region.

반도체, 메모리, 퓨즈, 퓨즈박스, 레이저 조사.Semiconductor, memory, fuse, fuse box, laser irradiation.

Description

반도체 메모리 장치 및 그의 제조방법{SEMICONDUCTOR MEMORY DEVICE AND METHOD FOR FABRICATING THE SAME} Semiconductor memory device and manufacturing method therefor {SEMICONDUCTOR MEMORY DEVICE AND METHOD FOR FABRICATING THE SAME}             

도1은 통상적인 반도체 메모리 장치의 단면도.1 is a cross-sectional view of a conventional semiconductor memory device.

도2a 내지 도2h는 종래기술에 의한 반도체 메모리 장치의 제조방법을 나타내는 공정 단면도.2A to 2H are cross-sectional views illustrating a method of manufacturing a semiconductor memory device according to the prior art.

도3a 내지 도3h는 본 발명에 의한 바람직한 실시예에 따른 반도체 메모리 장치의 제조방법을 나타내는 공정 단면도.
3A to 3H are cross-sectional views illustrating a method of manufacturing a semiconductor memory device in accordance with a preferred embodiment of the present invention.

* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

37 : 하부전극 38 : 유전체 박막37: lower electrode 38: dielectric thin film

39 : 상부전극 40 : 층간절연막39: upper electrode 40: interlayer insulating film

41 : 상부전극용 비아 41: via for upper electrode

41' : 퓨즈회로용 비아41 ': Via for fuse circuit

42,45 : 금속배선 43 : 층간절연막42, 45 metal wiring 43 interlayer insulating film

44 : 금속배선용 비아44: via for metal wiring

42' : 퓨즈 48 : 퓨즈박스42 ': fuse 48: fuse box

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 반도체 메모리 장치의 퓨즈회로에 관한 것이다.The present invention relates to a semiconductor memory device, and more particularly to a fuse circuit of a semiconductor memory device.

메모리장치 제조시 수많은 미세 셀 중에서 한 개라도 결함이 있으면 메모리로서의 기능을 수행하지 못하므로 불량품으로 처리된다. 그러나 메모리 내의 일부 셀에만 결함이 발생하였는데도 불구하고 장치 전체를 불량품으로 폐기하는 것은 수율(yield)측면에서 비효율적인 처리방법이다. In the manufacture of a memory device, if any one of a number of fine cells is defective, the memory device does not perform a function as a defective product. However, despite the fact that only a few cells in the memory have failed, discarding the entire device as defective is an inefficient process in terms of yield.

따라서, 현재는 메모리장치 내에 미리 설치해둔 예비셀( 리던던시(redundancy) 셀이라고도 함)을 이용하여 불량 셀을 대체함으로써, 전체 메모리를 되살려 주는 방식으로 수율 향상을 이루고 있다. Therefore, the yield improvement is achieved by replacing the defective cell by using a spare cell (also referred to as a redundancy cell) previously installed in the memory device.

예비셀을 이용한 리페어 작업은 통상, 일정 셀 어레이(cell array)마다 스페어 로우(spare low) 어레이와 스페어 칼럼(sparecolumn) 어레이를 미리 설치해 두어 결함이 발생된 불량 메모리 셀을 로우/컬럼 단위로 스페어 메모리 셀로 치완해 주는 방식으로 진행된다.In the repair operation using a spare cell, a spare low array and a spare column array are pre-installed for each cell array, so that defective memory cells having defects are stored in row / column units. It proceeds in a cell-like manner.

이를 자세히 살펴보면, 웨이퍼 상태로 완료된 후에 테스트를 통해 불량 메모리 셀을 골라내면 그에 해당하는 어드레스(address)를 예비셀의 어드레스 신호로 바꾸어 주는 프로그램을 내부회로에 행하게 된다. 따라서, 실제 사용시에는 불량 라인에 해당하는 어드레스 신호가 입력되면 불량셀 대신에 예비셀로 선택이 바뀌게 되는 것이다. In detail, when a defective memory cell is selected through a test after completion in a wafer state, a program is performed in an internal circuit to change an address corresponding to the address signal of a spare cell. Therefore, in actual use, when an address signal corresponding to a defective line is input, the selection is changed to a spare cell instead of the defective cell.

전술한 프로그램 방식 중에서, 가장 널리 사용되는 방식이 레이저 빔으로 퓨즈를 태워 끊어버리는 방식인데, 레이저의 조사에 의해 끊어지는 배선을 퓨즈라 하고, 그 끊어지는 부위와 이를 둘러싸는 영역을 퓨즈 박스라 한다. Among the above-described program methods, the most widely used method is to burn a fuse with a laser beam and blow it. The wiring broken by the laser irradiation is called a fuse, and the broken portion and the area surrounding the fuse box are called fuse boxes. .

도1은 통상적인 반도체 메모리 장치를 나타내는 단면도로서, 좌측은 셀영역의 단면을 나타내고 우측은 퓨즈영역을 나타낸다.1 is a cross-sectional view showing a conventional semiconductor memory device, with a left side showing a cross section of a cell region and a right side showing a fuse region.

도1에 도시된 바와 같이, 반도체 메모리 장치의 셀영역은 기판(10) 상부에 소자분리막(9), 활성영역(8), 게이트 패턴(7), 제1 및 제2 스토리지 노드 콘택플러그(12a,15), 비트라인 콘택플러그(12b), 비트라인(13), 층간절연막(11,14,20)과 캐패시터를 형성하는 스토리지 노드(17), 유전체박막(18), 플레이트전극(19a,19b)을 구비한다. 플레이트 전극(19a,19b)는 폴리실리콘막(19a)과, TiN막(19b)으로 구성된다.As shown in FIG. 1, a cell region of a semiconductor memory device may include an isolation layer 9, an active region 8, a gate pattern 7, and first and second storage node contact plugs 12a on a substrate 10. 15, a bit line contact plug 12b, a bit line 13, a storage node 17, a dielectric thin film 18, and plate electrodes 19a and 19b forming capacitors with interlayer insulating films 11, 14 and 20 ). The plate electrodes 19a and 19b are composed of a polysilicon film 19a and a TiN film 19b.

한편 반도체 메모리 장치의 퓨즈영역은 기판상에 층간절연막(11,14,20)과, 폴리실리콘막(19a)과 TiN막(19b)으로 구성된 퓨즈와, 퓨즈상부에 형성된 층간절연막(29)을 구비한다. 또한, 도면부호 28은 리페어 공정시 레이저 조사에 의한 퓨즈절단을 위해 퓨즈상부의 층간절연막(29)을 일정 두께만큼 제거하여 형성하는 퓨즈박스를 나타낸다. 또한, 도면부호 5는 퓨즈부를 통해 침투되는 수분을 차단하기 위한 퓨즈 가드링을 나타낸다.On the other hand, the fuse region of the semiconductor memory device includes an interlayer insulating film 11, 14, 20 on the substrate, a fuse composed of a polysilicon film 19a and a TiN film 19b, and an interlayer insulating film 29 formed on the fuse. do. In addition, reference numeral 28 denotes a fuse box formed by removing the interlayer insulating layer 29 on the upper portion of the fuse by a predetermined thickness for cutting the fuse by laser irradiation during the repair process. Also, reference numeral 5 denotes a fuse guard ring for blocking moisture penetrating through the fuse part.

퓨즈는 전술한 바와 같이 반도체 소자의 결함(Fail)이 발생한 경우에 결함이 발생한 부분을 리페어하기 위한 것으로, 통상 퓨즈는 추가적인 공정으로 따로 형성 하는 것은 아니고 셀영역의 비트 라인(Bit Line) 또는 워드 라인(Word line)등의 도전층을 이용하여 형성한다. As described above, a fuse is used to repair a defective part in the case of a failure of a semiconductor device. In general, a fuse is not formed separately by an additional process, but a bit line or a word line in a cell region. It is formed using a conductive layer such as (Word line).

특히 최근에 반도체 메모리 장치의 집적도가 높아지면서 반도체 메모리 장치의 구조물의 높이도 높아지게 되었다, 이로 인하여 비교적 하부구조인 워드라인이나 비트라인을 이용해서 퓨즈를 형성하게 되면 이후 퓨즈박스를 형성하기 위해서 많은 층간절연막을 제거해야하는 어려움이 생기게 되었다. In particular, in recent years, as the degree of integration of semiconductor memory devices increases, the height of structures of semiconductor memory devices also increases. As a result, when fuses are formed by using word lines or bit lines, which are relatively substructures, interlayers are formed to form fuse boxes. The difficulty of removing the insulating film has arisen.

따라서 최근에는 반도체 메모리 장치의 높은 위치에서 형성되는 도전층을 퓨즈라인으로 이용하고 있는데, 캐패시터의 전극용 도전막을 퓨즈라인으로 이용하고 있다.Therefore, in recent years, a conductive layer formed at a high position of a semiconductor memory device is used as a fuse line, and a conductive film for electrodes of a capacitor is used as a fuse line.

도2a 내지 도2h는 종래기술에 의한 반도체 메모리 장치의 제조방법을 나타내는 공정 단면도로서, 도1에 도시된 반도체 메모리 장치를 제조하는 공정을 나타내는 단면도이다. 2A to 2H are cross-sectional views illustrating a method of manufacturing a semiconductor memory device according to the prior art and showing a process of manufacturing the semiconductor memory device shown in FIG.

다만, 도1은 캐패시터를 평판형으로 표시하였으나, 도2a 내지 도2h는 캐패시터를 실린더형태로 도시하였으며, 같은 층은 같은 도면부호를 사용하였다.However, FIG. 1 shows the capacitor in the form of a flat plate, but FIGS. 2A to 2H show the capacitor in the form of a cylinder, and the same layer uses the same reference numeral.

도2a를 참조하여 살펴보면, 종래기술에 의한 반도체 메모리 장치는 먼저, 기판상에 활성영역(미도시)이 형성된 반도체기판(10)상에 층간절연막(11)을 형성한 후, 층간절연막(11)을 관통하여 반도체기판(10)의 활성영역이 노출되는 콘택홀을 형성한다. 콘택홀을 도전성 물질로 매립하여 콘택플러그(12a,12b)를 형성한다. 이 때 콘택플러그(12a)는 비트라인과 연결된 비트라인 콘택플러그이고, 콘택플러그(12b)는 제1 스토리지노드 콘택플러그이다. 콘택플러그(12a,12b)는 기판 상에 형성된 활성영역과 연결된다.Referring to FIG. 2A, in the semiconductor memory device according to the related art, first, an interlayer insulating film 11 is formed on a semiconductor substrate 10 on which an active region (not shown) is formed on a substrate, and then the interlayer insulating film 11 is formed. A contact hole through which the active region of the semiconductor substrate 10 is exposed is formed. Contact holes are filled with a conductive material to form contact plugs 12a and 12b. In this case, the contact plug 12a is a bit line contact plug connected to the bit line, and the contact plug 12b is a first storage node contact plug. The contact plugs 12a and 12b are connected to the active regions formed on the substrate.

한편, 셀영역에서 콘택플러그(12a,12b)가 형성될 때에 주변영역에도 콘택플러그(12a')가 형성된다.On the other hand, when the contact plugs 12a and 12b are formed in the cell region, the contact plugs 12a 'are also formed in the peripheral region.

이어서 셀영역의 비트라인(13)과 주변영역의 비트라인(13')을 형성한다. 이어서 층간절연막(14)을 형성하고, 층간절연막(14)을 관통하여 제1 스토리지 노드 콘택플러그(12b)가 노출되는 콘택홀을 형성한다.Subsequently, the bit line 13 of the cell region and the bit line 13 'of the peripheral region are formed. Subsequently, an interlayer insulating layer 14 is formed, and a contact hole through which the first storage node contact plug 12b is exposed is formed through the interlayer insulating layer 14.

이어서 콘택홀에 도전성 물질로 매립하여 제2 스트로지노드 콘택플러그(15)를 형성한다.Subsequently, the second hole contact plug 15 is formed by filling the contact hole with a conductive material.

이어서 실린더 형태의 하부전극(17)을 형성한다. 이어서 하부전극(17)의 상에 유전체 박막(18)을 형성하고, 유전체 박막(18)의 상부에 상부전극용 물질을 형성한 다음 패터닝하여 상부전극(19)을 형성한다.Subsequently, a lower electrode 17 having a cylindrical shape is formed. Subsequently, the dielectric thin film 18 is formed on the lower electrode 17, the upper electrode material is formed on the dielectric thin film 18, and then patterned to form the upper electrode 19.

여기서 주변영역에도 유전체 박막(18')이 형성되는 데, 이는 상부전극을 패터닝할 때에 같이 패터닝하면 공정단계를 줄일 수 있기 때문에 그냥 주변영역에도 형성시킨 다음 상부전극을 패터닝할 때 같이 유전체 박막도 패터닝하는 것이다.Here, the dielectric thin film 18 'is also formed in the peripheral area, which can be reduced when the upper electrode is patterned, so that the process step can be reduced. Therefore, the dielectric thin film is patterned as well when the upper electrode is patterned. It is.

이어서 층간절연막(20)을 형성한다.Subsequently, an interlayer insulating film 20 is formed.

이어서 도2b에 도시된 바와 같이, 상부전극의 일정부분이 노출되도록 콘택홀을 형성하고, 도전성물질로 매립하여 상부전극용 비아(21)를 형성한다.Next, as shown in FIG. 2B, a contact hole is formed to expose a portion of the upper electrode, and the via 21 for the upper electrode is formed by filling with a conductive material.

이어서 2c에 도시된 바와 같이, 상부전극용 비아(21)와 연결되는 금속배선(22)을 형성한다.Subsequently, as shown in FIG. 2C, the metal wiring 22 connected to the upper electrode via 21 is formed.

이어서 도2d에 도시된 바와 같이, 층간절연막(23)을 형성하고, 금속배선(22) 이 노출되는 비아홀을 형성하고, 도전성물질로 매립시켜 비아(24)를 형성한다.Subsequently, as shown in FIG. 2D, an interlayer insulating film 23 is formed, a via hole through which the metal wiring 22 is exposed is formed, and a via 24 is formed by filling with a conductive material.

이어서 도2e에 도시된 바와 같이, 실리콘산화막으로 페시베이션막(26)을 형성한다.Next, as shown in Fig. 2E, a passivation film 26 is formed of a silicon oxide film.

이어서 도2f에 도시된 바와 같이, 퓨즈박스 형성을 위한 감광막 패턴(27)을 형성한다.Subsequently, as illustrated in FIG. 2F, a photosensitive film pattern 27 for forming a fuse box is formed.

이어서 도2g에 도시된 바와 같이, 상부전극용 물질로 형성된 퓨즈(19') 상단 절연막(20,23,26)을 제거하는데, 절연막(20)은 다 제거하는 것이 아니라 일정부분 남겨 놓는다.Subsequently, as illustrated in FIG. 2G, the upper insulating films 20, 23, and 26 of the fuse 19 ′ formed of the material for the upper electrode are removed, but the insulating film 20 is left rather than removed.

이어서 도2h에 도시된 바와 같이, 감광막 패턴(27)을 제거한다.Subsequently, as illustrated in FIG. 2H, the photoresist pattern 27 is removed.

이는 전술한 바와 같이, 리페어 공정시 퓨즈로 레이저를 조사하여 퓨즈를 블로잉시키기 위해 퓨즈 상단의 일정두께의 절연막만을 남겨 두고 나머지 절연막은 제거하는 것이다. 이 때 제거되는 곳에 생기는 공간을 퓨즈박스(28)라고 한다.As described above, in order to blow the fuse by irradiating the laser with the fuse during the repair process, only the insulating film having a predetermined thickness on the top of the fuse is removed, and the remaining insulating film is removed. At this time, the space generated where it is removed is called a fuse box (28).

그러나, 종래기술과 같이, 상부전극용 물질로 퓨즈를 형성하다 보니 퓨즈 박스(28)를 형성하기 위해 제거해야 하는 절연막이 너무 두꺼운 문제가 생긴다.However, as in the prior art, since the fuse is formed of the material for the upper electrode, an insulating film to be removed to form the fuse box 28 is too thick.

도2h에도 설명하였듯이, 식각해내야 하는 층이 40000Å(=4um) 이상으로 퓨즈박스(28)를 형성할 때에, 제거해내야 하는 절연막의 두께가 매우 두껍기 때문에(h 참조) 퓨즈의 상단에 남게 되는 절연막의 두께를 이상적으로 맞추기 매우 어렵다.As also described with reference to Fig. 2H, when the fuse box 28 is formed to have more than 40000 Å (= 4 um) of etching, the thickness of the insulating film to be removed is very thick (see h). It is very difficult to fit ideally.

퓨즈 상단에 남아 있는 절연막의 두께가 0.2 ~ 0.3um로 일정하지 않으며, 리페어 공정시에 일정한 파워로 레이저를 조사하여도 안정적으로 퓨즈를 블로잉시키기 어렵다. The thickness of the insulating film remaining on the top of the fuse is not constant as 0.2 ~ 0.3um, it is difficult to blow the fuse stably even if the laser irradiation with a constant power during the repair process.                         

퓨즈의 상단에 절연막의 두께가 너무 두꺼우면, 레이저 조사로 퓨즈가 블로잉되지 않을 것이고, 퓨즈의 상단에 남아있는 절연막의 두께가 너무 얇으면, 레이저 조사로 퓨즈가 블로잉되더라도 이웃한 퓨즈까지 데미지를 입힐 수가 있다.
If the thickness of the insulating film at the top of the fuse is too thick, the fuse will not be blown by the laser irradiation, and if the thickness of the insulating film remaining at the top of the fuse is too thin, the adjacent fuse will be damaged even if the fuse is blown by the laser irradiation. There is a number.

본 발명은 전술한 문제점을 해결하기 위한 제안 된 것으로, 퓨즈박스를 형성하기 위해 퓨즈 상단에 제거해야할 절연막의 두께를 획기적으로 줄일 수 있는 반도체 장치 및 그 제조방법을 제공함을 목적으로 한다.
The present invention has been proposed to solve the above problems, and an object of the present invention is to provide a semiconductor device and a method of manufacturing the same, which can significantly reduce the thickness of the insulating film to be removed on the top of the fuse to form a fuse box.

본 발명은 소정공정이 완료된 기판상의 셀영역과 주변영역에 제1 층간절연막을 형성하는 단계; 상기 셀영역상의 상기 제1 층간절연막상에 하부전극/유전체 박막/상부전극으로 적층된 캐패시터를 형성하는 단계; 상기 캐패시터를 덮을 수 있도록 제2 층간절연막을 상기 셀영역과 상기 주변영역에 형성하는 단계; 상기 주변영역과 상기 셀영역의 상기 제2 층간절연막상에 금속막을 형성하는 단계; 및 상기 금속막을 패터닝하여 상기 셀영역에는 제1 금속배선으로 형성하고, 상기 주변영역에는 퓨즈로 형성하는 단계를 포함하는 반도체 메모리 장치의 제조방법을 제공한다.The present invention includes forming a first interlayer insulating film in a cell region and a peripheral region on a substrate on which a predetermined process is completed; Forming a capacitor stacked with a lower electrode / dielectric film / upper electrode on the first interlayer insulating film on the cell region; Forming a second interlayer insulating film in the cell region and the peripheral region to cover the capacitor; Forming a metal film on the second interlayer insulating film in the peripheral area and the cell area; And patterning the metal layer to form a first metal wiring in the cell region and forming a fuse in the peripheral region.

또한, 본 발명은 주변영영과 셀영역을 가지는 기판; 상기 셀영역상에 하부전극/유전체박막/상부전극이 적층된 캐패시터; 셀영역의 캐패시터상과 상기 주변영역에 구비된 층간절연막; 셀영역의 상기 층간절연막상에 금속배선; 및 상기 주변영역 의 상기 층간절연막상에 퓨즈를 구비하는 반도체 메모리 장치를 제공한다.
In addition, the present invention is a substrate having a peripheral region and a cell region; A capacitor in which a lower electrode, a dielectric thin film, and an upper electrode are stacked on the cell region; An interlayer insulating film provided on the capacitor in the cell region and in the peripheral region; Metal wiring on the interlayer insulating film in the cell region; And a fuse on the interlayer insulating film in the peripheral region.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. do.

도3a 내지 도3h는 본 발명에 의한 바람직한 실시예에 따른 반도체 메모리 장치의 제조방법을 나타내는 공정 단면도이다.3A to 3H are cross-sectional views illustrating a method of manufacturing a semiconductor memory device in accordance with a preferred embodiment of the present invention.

본 실시예에 따른 반도체 메모리 장치의 제조방법은 먼저, 도3a에 도시된 바와 같이, In the method of manufacturing a semiconductor memory device according to the present embodiment, first, as shown in FIG. 3A,

도3a를 참조하여 살펴보면, 종래기술에 의한 반도체 메모리 장치는 먼저, 기판상에 활성영역(미도시)이 형성된 반도체기판(30)상에 층간절연막(31)을 형성한 후, 층간절연막(31)을 관통하여 반도체기판(10)의 활성영역이 노출되는 콘택홀을 형성한다. 콘택홀을 도전성 물질로 매립하여 콘택플러그(32a,32b)를 형성한다. Referring to FIG. 3A, in the semiconductor memory device according to the related art, first, an interlayer insulating layer 31 is formed on a semiconductor substrate 30 on which an active region (not shown) is formed on a substrate. A contact hole through which the active region of the semiconductor substrate 10 is exposed is formed. Contact holes are filled with a conductive material to form contact plugs 32a and 32b.

여기서 층간절연막(31)은 USG(Undoped-Silicate Glass)막, PSG(Phospho-Silicate Glass)막, BPSG(Boro-Phospho-Silicate Glass)막, HDP(High density Plasma) 산화막, SOG(Spin On Glass)막, TEOS(Tetra Ethyl Ortho Silicate)막 또는 HDP(high densigy plasma)를 이용한 산화막등을 사용하거나 열적 산화막(Thermal Oxide; 퍼니스에서 600~1,100℃사이의 고온으로 실리콘 기판을 산화시켜 형성하는 막)을 이용한다.The interlayer insulating layer 31 may include an undoped-silicate glass (USG) film, a phospho-silicate glass (PSG) film, a boro-phospho-silicate glass (BPSG) film, a high density plasma (HDP) oxide film, and a spin on glass (SOG) film. A film, a TEOS (Tetra Ethyl Ortho Silicate) film or an oxide film using HDP (high densigy plasma), or a thermal oxide film (Thermal Oxide), which is formed by oxidizing a silicon substrate at a high temperature between 600 and 1,100 ° C in a furnace. I use it.

이 때 콘택플러그(32a)는 비트라인과 연결된 비트라인 콘택플러그이고, 콘택 플러그(12b)는 제1 스토리지노드 콘택플러그이다. 콘택플러그(32a,32b)는 기판상에 형성된 활성영역과 연결된다.In this case, the contact plug 32a is a bit line contact plug connected to the bit line, and the contact plug 12b is a first storage node contact plug. The contact plugs 32a and 32b are connected to the active regions formed on the substrate.

한편, 셀영역에서 콘택플러그(32a,32b)가 형성될 때에 주변영역에도 콘택플러그(32a')가 형성된다.On the other hand, when the contact plugs 32a and 32b are formed in the cell region, the contact plugs 32a 'are also formed in the peripheral region.

이어서 셀영역의 비트라인(33)과 주변영역의 비트라인(33')을 형성한다. 이어서 층간절연막(34)을 형성하고, 층간절연막(34)을 관통하여 제1 스토리지 노드 콘택플러그(32b)가 노출되는 콘택홀을 형성한다.Subsequently, a bit line 33 of the cell region and a bit line 33 'of the peripheral region are formed. Subsequently, an interlayer insulating layer 34 is formed, and a contact hole through which the first storage node contact plug 32b is exposed is formed through the interlayer insulating layer 34.

여기서 층간절연막(34)은 USG(Undoped-Silicate Glass)막, PSG(Phospho-Silicate Glass)막, BPSG(Boro-Phospho-Silicate Glass)막, HDP(High density Plasma) 산화막, SOG(Spin On Glass)막, TEOS(Tetra Ethyl Ortho Silicate)막 또는 HDP(high densigy plasma)를 이용한 산화막등을 사용하거나 열적 산화막(Thermal Oxide; 퍼니스에서 600~1,100℃사이의 고온으로 실리콘 기판을 산화시켜 형성하는 막)을 이용한다.The interlayer insulating film 34 may include an undoped-silicate glass (USG) film, a phospho-silicate glass (PSG) film, a boro-phospho-silicate glass (BPSG) film, a high density plasma (HDP) oxide film, and a spin on glass (SOG) film. A film, a TEOS (Tetra Ethyl Ortho Silicate) film or an oxide film using HDP (high densigy plasma), or a thermal oxide film (Thermal Oxide), which is formed by oxidizing a silicon substrate at a high temperature between 600 and 1,100 ° C in a furnace. I use it.

이어서 콘택홀에 도전성 물질로 매립하여 제2 스트로지노드 콘택플러그(35)를 형성한다.Subsequently, the second hole contact plug 35 is formed by filling the contact hole with a conductive material.

이어서 실린더 형태의 하부전극(37)을 형성한다. Subsequently, a cylindrical lower electrode 37 is formed.

하부전극(36)은 텅스텐막(W), 티타늄막(Ti), 티타늄질화막(TiN), 백금막(Pt), 이리듐막(Ir), 이리듐산화막(IrO2), 루테늄막(Ru), 루테늄산화막(RuO2), 텅스텐질화막(WN)등의 금속을 사용하거나, 이들의 조합을 이용 하여 적층하여 사용한다. The lower electrode 36 includes a tungsten film (W), a titanium film (Ti), a titanium nitride film (TiN), a platinum film (Pt), an iridium film (Ir), an iridium oxide film (IrO 2 ), a ruthenium film (Ru), and ruthenium Metals such as an oxide film (RuO 2 ) and a tungsten nitride film (WN) are used, or a combination thereof is used for lamination.

실린더 형태의 하부전극은 먼저 층간절연막(34)상에 캐패시터가 형성될 만큼 캐패시터 형성용 희생막(미도시)을 형성한다. The lower electrode in the form of a cylinder first forms a sacrificial layer (not shown) for forming a capacitor so that a capacitor is formed on the interlayer insulating layer 34.

이어서 캐패시터가 형성될 영역의 캐패시터 형성용 희생막을 선택적으로 제거하여 캐패시터 형성용 홀을 형성한다. 이어서 캐패시터 형성용 홀의 내부에 도전성물질로 하부전극을 형성하는 것이다. 이어서 캐패시터 형성용 희생막을 제거하면, 실린더 형태의 하부전극이 형성되는 것이다.Subsequently, the capacitor formation sacrificial film in the region where the capacitor is to be formed is selectively removed to form a capacitor formation hole. Subsequently, a lower electrode is formed of a conductive material in the capacitor forming hole. Subsequently, when the sacrificial layer for forming the capacitor is removed, the lower electrode in the form of a cylinder is formed.

이어서 하부전극(37)의 상에 유전체 박막(38)을 형성하고, 유전체 박막(38)의 상부에 상부전극용 물질을 형성한 다음 패터닝하여 상부전극(39)을 형성한다.Subsequently, the dielectric thin film 38 is formed on the lower electrode 37, the upper electrode material is formed on the dielectric thin film 38, and then patterned to form the upper electrode 39.

유전체 박막(38)으로는 (Pb,Zr)TiO3(PZT), BaTiO3(BTO), (Bi1-x,Lax)Ti3O12(BLT), (Pb,La)(Zr,Ti)O3(PLZT), SrBi2Ta 2O9(SBT), SrBi2(Ta1-x,Nbx)2O9(SBTN), Bi4Ti3O12(BiT)등의 강유전체 물질을 사용하거나, Ta2O5, Al2O3, La2O3, HfO2, SrTiO3, (Ba1-x,Srx)TiO 3(BST)등의 고유전체 물질을 사용할 수 있다.The dielectric thin film 38 includes (Pb, Zr) TiO 3 (PZT), BaTiO 3 (BTO), (Bi 1-x , Lax) Ti 3 O 12 (BLT), (Pb, La) (Zr, Ti) Ferroelectric materials such as O 3 (PLZT), SrBi 2 Ta 2 O 9 (SBT), SrBi 2 (Ta 1-x , Nb x ) 2 O 9 (SBTN), Bi 4 Ti 3 O 12 (BiT) High dielectric materials such as, Ta 2 O 5 , Al 2 O 3 , La 2 O 3 , HfO 2 , SrTiO 3 , (Ba 1-x , Sr x ) TiO 3 (BST) can be used.

상부전극용 물질은 텅스텐막(W), 티타늄막(Ti), 티타늄질화막(TiN), 백금막(Pt), 이리듐막(Ir), 이리듐산화막(IrO2), 루테늄막(Ru), 루테늄산화막(RuO2), 텅스텐질화막(WN)등의 금속을 사용하거나, 이들의 조합을 이용하여 적층하여 사용한다. The material for the upper electrode is tungsten film (W), titanium film (Ti), titanium nitride film (TiN), platinum film (Pt), iridium film (Ir), iridium oxide film (IrO 2 ), ruthenium film (Ru), ruthenium oxide film Metal such as (RuO 2 ), tungsten nitride film (WN), or a combination thereof is used for lamination.

이 때 상부전극용 물질이 주변영역에도 일정한 도전층(39')으로 형성이 되는 데, 이 때 형성되는 도전층(39')는 퓨즈가 아니고, 퓨즈관련 회로가 형성되는 주변영역에서의 금속배선을 위한 것이다.At this time, the upper electrode material is formed as a constant conductive layer 39 'in the peripheral area, but the conductive layer 39' formed at this time is not a fuse but a metal wiring in the peripheral area where a fuse related circuit is formed. It is for.

여기서도 주변영역에 유전체 박막(38')이 형성되는 데, 이는 상부전극을 패터닝할 때에 같이 유전체 박막(38,38')패터닝하면 공정단계를 줄일 수 있기 때문에 그냥 주변영역에도 형성시킨 다음 상부전극을 패터닝할 때 같이 유전체 박막(38')도 같이 패터닝하는 것이다.Here, the dielectric thin film 38 'is also formed in the peripheral area, which can be reduced by patterning the dielectric thin films 38 and 38' as in the patterning of the upper electrode. When patterning, the dielectric thin film 38 'is also patterned together.

이어서 층간절연막(40)을 형성한다. 여기서 층간절연막(40)은 USG(Undoped-Silicate Glass)막, PSG(Phospho-Silicate Glass)막, BPSG(Boro-Phospho-Silicate Glass)막, HDP(High density Plasma) 산화막, SOG(Spin On Glass)막, TEOS(Tetra Ethyl Ortho Silicate)막 또는 HDP(high densigy plasma)를 이용한 산화막등을 사용하거나 열적 산화막(Thermal Oxide; 퍼니스에서 600~1,100℃사이의 고온으로 실리콘 기판을 산화시켜 형성하는 막)을 이용한다.Subsequently, an interlayer insulating film 40 is formed. The interlayer insulating film 40 may include an undoped-silicate glass (USG) film, a phospho-silicate glass (PSG) film, a boro-phospho-silicate glass (BPSG) film, a high density plasma (HDP) oxide film, and a spin on glass (SOG) film. A film, a TEOS (Tetra Ethyl Ortho Silicate) film or an oxide film using HDP (high densigy plasma), or a thermal oxide film (Thermal Oxide), which is formed by oxidizing a silicon substrate at a high temperature between 600 and 1,100 ° C in a furnace. I use it.

이어서 도3b에 도시된 바와 같이, 상부전극의 일정부분이 노출되는 콘택홀과 상부전극용 물질로 이루어진 주변영역의 퓨즈회로 관련 금속배선이 노출되는 콘택홀을 형성한 다음 도전성 물질로 매립하여 상부전극용 비아(41)와, 퓨즈회로용 비아(41')를 형성한다.Subsequently, as shown in FIG. 3B, a contact hole is formed in which a portion of the upper electrode is exposed and a contact hole in which a metal wiring related to the fuse circuit of the peripheral area made of the material for the upper electrode is exposed. A via 41 and a fuse circuit via 41 'are formed.

이어서 도3c에 도시된 바와 같이, 셀영역과 주변영역에 각각 금속배선(42)을 상부전극용 비아(41)에 연결되도록 형성하며, 이 때의 금속배선(42)를 이용하여 퓨즈회로의 퓨즈(42')를 형성한다.Subsequently, as shown in FIG. 3C, the metal wiring 42 is formed in the cell region and the peripheral region so as to be connected to the upper electrode via 41, and the fuse of the fuse circuit using the metal wiring 42 at this time. Forms 42 '.

즉, 본 실시예에 핵심적인 것으로, 금속배선(42)를 이용하여 주변영역의 퓨 즈회로에서 퓨즈를 형성하는 것이다.That is, the core of the present embodiment is to form a fuse in the fuse circuit of the peripheral area using the metal wire 42.

이어서 도3d에 도시된 바와 같이, 층간절연막(43)을 형성한 다음, 선택적으로 제거하여 금속배선(42)이 노출되는 비아홀을 형성하고, 도전성물질로 매립시켜 비아(44)를 형성한다. 이어서 비아(44)와 연결되는 금속배선(45)을 형성한다.Subsequently, as shown in FIG. 3D, the interlayer insulating layer 43 is formed and then selectively removed to form via holes through which the metal wires 42 are exposed, and the vias 44 are formed by filling with a conductive material. Subsequently, metal wires 45 connected to the vias 44 are formed.

여기서 층간절연막(43)은 USG(Undoped-Silicate Glass)막, PSG(Phospho-Silicate Glass)막, BPSG(Boro-Phospho-Silicate Glass)막, HDP(High density Plasma) 산화막, SOG(Spin On Glass)막, TEOS(Tetra Ethyl Ortho Silicate)막 또는 HDP(high densigy plasma)를 이용한 산화막등을 사용하거나 열적 산화막(Thermal Oxide; 퍼니스에서 600~1,100℃사이의 고온으로 실리콘 기판을 산화시켜 형성하는 막)을 이용한다.The interlayer insulating layer 43 may include an undoped-silicate glass (USG) film, a phospho-silicate glass (PSG) film, a boro-phospho-silicate glass (BPSG) film, a high density plasma (HDP) oxide film, and a spin on glass (SOG) film. A film, a TEOS (Tetra Ethyl Ortho Silicate) film or an oxide film using HDP (high densigy plasma), or a thermal oxide film (Thermal Oxide), which is formed by oxidizing a silicon substrate at a high temperature between 600 and 1,100 ° C in a furnace. I use it.

이어서 도3e에 도시된 바와 같이, 실리콘산화막계열로 페시베이션막(46)을 형성한다. Subsequently, as shown in FIG. 3E, a passivation film 46 is formed of a silicon oxide film series.

이어서 도3f에 도시된 바와 같이, 퓨즈박스 형성을 위한 감광막 패턴(47)을 형성한다.Subsequently, as illustrated in FIG. 3F, a photosensitive film pattern 47 for forming a fuse box is formed.

이어서 도3g에 도시된 바와 같이, 퓨즈(42') 상단의 절연막(43,46)을 제거하는데, 절연막(43)은 일정부분 남겨놓는다.Subsequently, as shown in FIG. 3G, the insulating films 43 and 46 on the top of the fuse 42 'are removed, but the insulating film 43 is left in part.

이어서 도3h에 도시된 바와 같이, 감광막 패턴(27)을 제거한다.Subsequently, as illustrated in FIG. 3H, the photosensitive film pattern 27 is removed.

전술한 바와 같이, 퓨즈(42)')의 상단에 절연막이 제거된 영역이 퓨즈박스(48)가 되는데, 본 발명은 퓨즈(42')를 금속배선(42)으로 형성하였기 때문에, 퓨즈의 상단에 제거해야할 절연막이 종래기술보다 매우 얇다. 따라서 식각해내 야 하는 층이 매우 얇기 때문에(2um이내, 도3g의 h' 참조) 식각후 퓨즈의 상단에 남겨시는 절연막의 두께가 일정하게 된다. 즉, 퓨즈(42')의 상단에 남는 절연막의 두께를 0.2 ~ 0.3um로 일정하게 유지할 수 있게 되는 것이다.As described above, the area in which the insulating film is removed on the upper end of the fuse 42 'becomes the fuse box 48. Since the fuse 42' is formed of the metal wire 42, the upper end of the fuse The insulating film to be removed is much thinner than the prior art. Therefore, since the layer to be etched is very thin (within 2um, see h 'in Fig. 3g), the thickness of the insulating film left on top of the fuse after etching becomes constant. That is, the thickness of the insulating film remaining on the upper end of the fuse 42 'can be kept constant at 0.2 to 0.3um.

따라서 리페어 공정시에 퓨즈에 일정한 파워로 레이저를 조사하게 되면, 퓨즈를 신뢰성있게 블로잉시킬 수 있다.Therefore, when the laser is irradiated with a constant power to the fuse during the repair process, it is possible to reliably blow the fuse.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will appreciate that various embodiments are possible within the scope of the technical idea of the present invention.

본 발명에서는 실시예로 캐패시터를 실린더형 캐패시터로 하여 설명하였으나, 본 발명을 콘케이브형 캐패시터를 제조하는 메모리 장치에도 적용가능하다.
In the present invention, the capacitor is described as a cylindrical capacitor in the embodiment, but the present invention is also applicable to a memory device for manufacturing a concave capacitor.

본 발명에 의해서 퓨즈의 상단에 남겨지는 절연막의 두께를 일정한 두께로 남길수 있어 리페어 공정시에 퓨즈의 블로잉을 신뢰성있게 할 수 있다. 이로 인하여 반도체 메모리 장치의 수율을 높일 수 있다.According to the present invention, the thickness of the insulating film remaining on the top of the fuse can be left at a constant thickness, thereby making it possible to reliably blow the fuse during the repair process. This can increase the yield of the semiconductor memory device.

또한 추가 공정없이 마스크의 변경만으로 본 발명을 구현할 수 있으며, 퓨즈박스를 형성하기 위하 식각시간을 단축할 수 있어서, 식각시간의 감소에 따른 공정효율성을 증대시킬 수 있다.
In addition, the present invention can be implemented by only changing the mask without an additional process, and the etching time for forming the fuse box can be shortened, thereby increasing the process efficiency according to the reduction of the etching time.

Claims (6)

소정공정이 완료된 기판상의 셀영역과 주변영역에 제1 층간절연막을 형성하는 단계;Forming a first interlayer insulating film in the cell region and the peripheral region on the substrate on which the predetermined process is completed; 상기 셀영역상의 상기 제1 층간절연막상에 하부전극/유전체 박막/상부전극으로 적층된 캐패시터를 형성하는 단계;Forming a capacitor stacked with a lower electrode / dielectric film / upper electrode on the first interlayer insulating film on the cell region; 상기 캐패시터를 덮을 수 있도록 제2 층간절연막을 상기 셀영역과 상기 주변영역에 형성하는 단계;Forming a second interlayer insulating film in the cell region and the peripheral region to cover the capacitor; 상기 주변영역과 상기 셀영역의 상기 제2 층간절연막상에 금속막을 형성하는 단계; 및Forming a metal film on the second interlayer insulating film in the peripheral area and the cell area; And 상기 금속막을 패터닝하여 상기 셀영역에는 제1 금속배선으로 형성하고, 상기 주변영역에는 퓨즈로 형성하는 단계Patterning the metal layer to form a first metal wiring in the cell region and forming a fuse in the peripheral region 를 포함하는 반도체 메모리 장치의 제조방법.Method of manufacturing a semiconductor memory device comprising a. 제 1 항에 있어서,The method of claim 1, 상기 제1 금속배선 및 상기 퓨즈를 덮을 수 있도록 제3 층간절연막을 형성하는 단계; Forming a third interlayer insulating film to cover the first metal wiring and the fuse; 상기 셀영역의 상기 제3 층간절연막을 관통하여 상기 제1 금속배선과 연결되는 비아를 형성하는 단계; 및Forming a via connected to the first metal interconnect through the third interlayer insulating layer of the cell region; And 상기 비아와 연결되는 제2 금속배선을 상기 제3 층간절연막상에 형성하는 단계;Forming a second metal wiring connected to the via on the third interlayer insulating film; 상기 제2 금속배선을 덮을 수 있도록 상기 셀영역과 상기 주변영역을 페시베이션막을 형성하는 단계; 및Forming a passivation film on the cell region and the peripheral region to cover the second metal wiring; And 상기 주변영역에 형성되 퓨즈상의 페시베이션막및 상기 제3 층간절연막을 선택적으로 제거하되, 상기 퓨즈상의 제3층간절연막을 일정두께마큼 남기는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.And selectively removing the passivation film on the fuse and the third interlayer insulating film formed on the peripheral area, leaving the third interlayer insulating film on the fuse with a predetermined thickness. 제 2 항에 있어서,The method of claim 2, 상기 제1 층간절연막상에 하부전극/유전체 박막/상부전극으로 적층된 캐패시터를 형성하는 단계는Forming a capacitor stacked on the first interlayer insulating film as a lower electrode / dielectric thin film / upper electrode 상기 셀영역의 상기 제1 층간절연막상에 상기 하부전극을 형성하는 단계;Forming the lower electrode on the first interlayer insulating film in the cell region; 상기 하부전극상에 유전체 박막을 형성하는 단계;Forming a dielectric thin film on the lower electrode; 상기 유전체 박막상과 상기 주변영역상의 상기 제1 층간절연막상에 상부전극용 전도막을 형성하는 단계; 및Forming a conductive film for an upper electrode on the dielectric thin film and on the first interlayer insulating film on the peripheral region; And 상기 상부전극용 전도막을 패터닝하여 상기 유전체 박막상에는 상부전극을 형성하고, 상기 주변영역상의 제1 층간절연막상에는 퓨즈회로와 관련된 퓨즈용 금속배선으로 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.Patterning the conductive film for the upper electrode to form an upper electrode on the dielectric thin film, and forming a metal wiring for fuse associated with the fuse circuit on the first interlayer insulating film on the peripheral region. Way. 제 3 항에 있어서,The method of claim 3, wherein 상기 제2 층간절연막을 선택적으로 제거하여 각각 상기 캐패시터의 상부전극과 상기 퓨즈용 금속배선이 노출되는 제1 및 제2 콘택홀을 형성하는 단계; 및Selectively removing the second interlayer insulating layer to form first and second contact holes through which the upper electrode of the capacitor and the metal wiring for the fuse are exposed; And 상기 제1 콘택홀과 제2 콘택홀을 도전성물질로 매립하여 상부전극용 비아와 퓨즈회로용 비아를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.And filling the first contact hole and the second contact hole with a conductive material to form an upper electrode via and a fuse circuit via. 제 3 항에 있어서,The method of claim 3, wherein 상기 하부전극을 형성하는 단계는 Forming the lower electrode 상기 제1 층간절연막상에 캐패시터 형성용 희생막을 형성하는 단계;Forming a sacrificial film for forming a capacitor on the first interlayer insulating film; 캐패시터가 형성될 영역의 상기 캐패시터 형성용 희생막을 선택적으로 제거하여 캐패시터 형성용 홀을 형성하는 단계; Selectively removing the capacitor forming sacrificial layer in the region where the capacitor is to be formed to form a capacitor forming hole; 상기 캐패시터 형성용 홀의 내부에 도전성물질로 하부전극을 형성하는 단계; 및Forming a lower electrode of a conductive material in the capacitor forming hole; And 상기 캐패시터 형성용 희생막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.And removing the capacitor forming sacrificial film. 주변영영과 셀영역을 가지는 기판;A substrate having a peripheral region and a cell region; 상기 셀영역상에 하부전극/유전체박막/상부전극이 적층된 캐패시터;A capacitor in which a lower electrode, a dielectric thin film, and an upper electrode are stacked on the cell region; 셀영역의 캐패시터상과 상기 주변영역에 구비된 층간절연막;An interlayer insulating film provided on the capacitor in the cell region and in the peripheral region; 셀영역의 상기 층간절연막상에 금속배선; 및Metal wiring on the interlayer insulating film in the cell region; And 상기 주변영역의 상기 층간절연막상에 퓨즈A fuse on the interlayer insulating film in the peripheral region 를 구비하는 반도체 메모리 장치.A semiconductor memory device having a.
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