JP2002208679A - 強誘電体メモリ装置及びその製造方法 - Google Patents
強誘電体メモリ装置及びその製造方法Info
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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-
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Abstract
(57)【要約】
【課題】 多層電極構造の強誘電体キャパシタを有する
強誘電体メモリ装置及びその製造方法を提供する。 【解決手段】 本発明よる強誘電体メモリ装置は、第１
及び第２トランジスタを有する半導体基板、第１及び第
２トランジスタを覆う層間絶縁膜及び層間絶縁膜の上に
順次に積層された第１及び第２強誘電体キャパシタとを
含む。第１強誘電体キャパシタは層間絶縁膜の上に順次
に積層された下部電極、第１強誘電体膜及び中間電極と
を含み、第２強誘電体キャパシタは中間電極、中間電極
の上に順次に積層された第２強誘電体膜及び上部電極と
を含む。第１及び第２トランジスタと第１及び第２強誘
電体キャパシタを各々選択的に接続することによって、
２つ又は１つの単位セルを形成できる。これによって、
既存に比べて狭い面積に単位セルを形成でき、キャパシ
タが占める面積を増加させ得る。
強誘電体メモリ装置及びその製造方法を提供する。 【解決手段】 本発明よる強誘電体メモリ装置は、第１
及び第２トランジスタを有する半導体基板、第１及び第
２トランジスタを覆う層間絶縁膜及び層間絶縁膜の上に
順次に積層された第１及び第２強誘電体キャパシタとを
含む。第１強誘電体キャパシタは層間絶縁膜の上に順次
に積層された下部電極、第１強誘電体膜及び中間電極と
を含み、第２強誘電体キャパシタは中間電極、中間電極
の上に順次に積層された第２強誘電体膜及び上部電極と
を含む。第１及び第２トランジスタと第１及び第２強誘
電体キャパシタを各々選択的に接続することによって、
２つ又は１つの単位セルを形成できる。これによって、
既存に比べて狭い面積に単位セルを形成でき、キャパシ
タが占める面積を増加させ得る。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置及びその
製造方法に関し、さらには強誘電体キャパシタを有する
強誘電体メモリ装置及びその製造方法に関する。
製造方法に関し、さらには強誘電体キャパシタを有する
強誘電体メモリ装置及びその製造方法に関する。
【０００２】
【従来の技術】強誘電体メモリ装置は電源の遮断の後に
も、データが消失されないで貯蔵されている不揮発性メ
モリ装置である。強誘電体メモリ装置の単位セルはＤＲ
ＡＭと同一に１つのトランジスタと１つのキャパシタと
で構成される。従って、強誘電体メモリ装置はＤＲＡＭ
と類似した動作速度を有し、高集積化が可能であるの
で、次時代不揮発性メモリ装置として注目されている。
も、データが消失されないで貯蔵されている不揮発性メ
モリ装置である。強誘電体メモリ装置の単位セルはＤＲ
ＡＭと同一に１つのトランジスタと１つのキャパシタと
で構成される。従って、強誘電体メモリ装置はＤＲＡＭ
と類似した動作速度を有し、高集積化が可能であるの
で、次時代不揮発性メモリ装置として注目されている。
【０００３】この時、強誘電体メモリ装置の不揮発性は
キャパシタの誘電膜として強誘電体膜を使用することに
よって得られる。強誘電体膜は電界下で分極された後、
電界が除去された後にも分極現象が維持される分極ヒス
テリシス特性を有する。これによって、強誘電体膜を使
用したキャパシタは電源の遮断の後にもデータを消失し
ないで貯蔵できる。
キャパシタの誘電膜として強誘電体膜を使用することに
よって得られる。強誘電体膜は電界下で分極された後、
電界が除去された後にも分極現象が維持される分極ヒス
テリシス特性を有する。これによって、強誘電体膜を使
用したキャパシタは電源の遮断の後にもデータを消失し
ないで貯蔵できる。
【０００４】通常、強誘電体キャパシタは平板型の下部
電極、強誘電体膜及び上部電極を順次に積層したスタッ
ク型の構造で形成する。しかし、半導体素子の集積度が
増加するに従って、同一の面積でより大きい静電容量を
得るキャパシタを形成することが要求される。
電極、強誘電体膜及び上部電極を順次に積層したスタッ
ク型の構造で形成する。しかし、半導体素子の集積度が
増加するに従って、同一の面積でより大きい静電容量を
得るキャパシタを形成することが要求される。
【０００５】これを解決するために、より大きい分極値
を有する強誘電体材料を使用したり、キャパシタの有効
面積を増加するための方法が提案されている。特に、キ
ャパシタの構造をシリンダ型又はトレンチ構造のような
三次元的な構造で形成する方法を試みているが、三次元
的な形状を有する電極又は誘電体膜を形成するための蒸
着方法はまだ開発されていない。
を有する強誘電体材料を使用したり、キャパシタの有効
面積を増加するための方法が提案されている。特に、キ
ャパシタの構造をシリンダ型又はトレンチ構造のような
三次元的な構造で形成する方法を試みているが、三次元
的な形状を有する電極又は誘電体膜を形成するための蒸
着方法はまだ開発されていない。
【０００６】
【発明が解決しようとする課題】本発明は前述した問題
点を解決するために提案されたものであり、キャパシタ
の静電容量を極大化できる強誘電体メモリ装置を提供す
ることを目的とする。
点を解決するために提案されたものであり、キャパシタ
の静電容量を極大化できる強誘電体メモリ装置を提供す
ることを目的とする。
【０００７】本発明は集積度を向上できる強誘電体メモ
リ装置を提供することを他の目的とする。
リ装置を提供することを他の目的とする。
【０００８】本発明は強誘電体メモリ装置の製造方法を
提供することを他の目的とする。
提供することを他の目的とする。
【０００９】
【課題を解決するための手段】前述の目的を達成するた
めの本発明による強誘電体メモリ装置は、半導体基板に
形成された第１及び第２スイッチング素子、第１及び第
２スイッチング素子が形成された結果物の上に形成され
た層間絶縁膜及び層間絶縁膜の上に順次に積層され、少
なくとも３つ以上の電極層を有する第１及び第２強誘電
体キャパシタを含み、第１強誘電体キャパシタは層間絶
縁膜の上に形成された下部電極、下部電極の上に形成さ
れた第１強誘電体膜及び第１強誘電体膜の上に形成され
た中間電極を含み、第２強誘電体キャパシタは中間電
極、中間電極の上に形成された第２強誘電体膜及び第２
強誘電体膜の上に形成された上部電極とを含む。
めの本発明による強誘電体メモリ装置は、半導体基板に
形成された第１及び第２スイッチング素子、第１及び第
２スイッチング素子が形成された結果物の上に形成され
た層間絶縁膜及び層間絶縁膜の上に順次に積層され、少
なくとも３つ以上の電極層を有する第１及び第２強誘電
体キャパシタを含み、第１強誘電体キャパシタは層間絶
縁膜の上に形成された下部電極、下部電極の上に形成さ
れた第１強誘電体膜及び第１強誘電体膜の上に形成され
た中間電極を含み、第２強誘電体キャパシタは中間電
極、中間電極の上に形成された第２強誘電体膜及び第２
強誘電体膜の上に形成された上部電極とを含む。
【００１０】本発明において、第１及び第２スイッチン
グ素子は各々第１及び第２ＭＯＳトランジスタである。
グ素子は各々第１及び第２ＭＯＳトランジスタである。
【００１１】下部電極は第１ＭＯＳトランジスタのソー
ス領域に電気的に接続され、上部電極は第２ＭＯＳトラ
ンジスタのソース領域に電気的に接続され、中間電極に
接続されたプレートラインを含む。
ス領域に電気的に接続され、上部電極は第２ＭＯＳトラ
ンジスタのソース領域に電気的に接続され、中間電極に
接続されたプレートラインを含む。
【００１２】又、中間電極は第１ＭＯＳトランジスタの
ソース領域及び第２ＭＯＳトランジスタのソース領域の
うち、いずれか１つに電気的に接続され、下部電極及び
上部電極に各々接続された第１及び第２プレートライン
を含むこともできる。
ソース領域及び第２ＭＯＳトランジスタのソース領域の
うち、いずれか１つに電気的に接続され、下部電極及び
上部電極に各々接続された第１及び第２プレートライン
を含むこともできる。
【００１３】これに加えて、下部電極及び上部電極は第
１ＭＯＳトランジスタのソース領域及び第２ＭＯＳトラ
ンジスタのソース領域のうち、いずれか１つに電気的に
接続され、中間電極に接続されたプレートラインを含む
こともできる。
１ＭＯＳトランジスタのソース領域及び第２ＭＯＳトラ
ンジスタのソース領域のうち、いずれか１つに電気的に
接続され、中間電極に接続されたプレートラインを含む
こともできる。
【００１４】前述した目的を達成するための本発明によ
る強誘電体メモリ装置の製造方法は、半導体基板の上に
第１スイッチング素子及び第２スイッチング素子を形成
する。第１及び第２スイッチング素子を覆う層間絶縁膜
を形成する。層間絶縁膜の内部に第１及び第２スイッチ
ング素子に各々接続される第１コンタクトプラグ及び第
２コンタクトプラグを形成する。層間絶縁膜の上に第１
コンタクトプラグに接続される下部電極、第１強誘電体
膜、中間電極、第２強誘電体膜及び上部電極が次第に積
層されたキャパシタを形成する。キャパシタ、第２コン
タクトプラブ及び層間絶縁膜を覆う絶縁膜を形成する。
絶縁膜の内部に第２コンタクトプラグに上部電極を接続
する配線を形成する。
る強誘電体メモリ装置の製造方法は、半導体基板の上に
第１スイッチング素子及び第２スイッチング素子を形成
する。第１及び第２スイッチング素子を覆う層間絶縁膜
を形成する。層間絶縁膜の内部に第１及び第２スイッチ
ング素子に各々接続される第１コンタクトプラグ及び第
２コンタクトプラグを形成する。層間絶縁膜の上に第１
コンタクトプラグに接続される下部電極、第１強誘電体
膜、中間電極、第２強誘電体膜及び上部電極が次第に積
層されたキャパシタを形成する。キャパシタ、第２コン
タクトプラブ及び層間絶縁膜を覆う絶縁膜を形成する。
絶縁膜の内部に第２コンタクトプラグに上部電極を接続
する配線を形成する。
【００１５】本発明において、絶縁膜の内部に中間絶縁
膜に接続されるプレートラインを形成する段階を含むこ
とが望ましい。
膜に接続されるプレートラインを形成する段階を含むこ
とが望ましい。
【００１６】前述した目的を達成するための本発明によ
る強誘電体メモリ装置の製造方法は、半導体基板にスイ
ッチング素子を形成する。スイッチング素子を覆う中間
絶縁膜を形成する。中間絶縁膜の内部にスイッチング素
子に接続されるコンタクトプラグを形成する。層間絶縁
膜の上に下部電極、第１強誘電体膜、中間電極、第２強
誘電体膜及び上部電極が順次に積層されたキャパシタを
形成する。キャパシタ、コンタクトプラグ及び層間絶縁
膜を覆う絶縁膜を形成し、絶縁膜の内部にコンタクトプ
ラグにと中間電極を接続する配線を形成する。
る強誘電体メモリ装置の製造方法は、半導体基板にスイ
ッチング素子を形成する。スイッチング素子を覆う中間
絶縁膜を形成する。中間絶縁膜の内部にスイッチング素
子に接続されるコンタクトプラグを形成する。層間絶縁
膜の上に下部電極、第１強誘電体膜、中間電極、第２強
誘電体膜及び上部電極が順次に積層されたキャパシタを
形成する。キャパシタ、コンタクトプラグ及び層間絶縁
膜を覆う絶縁膜を形成し、絶縁膜の内部にコンタクトプ
ラグにと中間電極を接続する配線を形成する。
【００１７】本発明において、絶縁膜の内部に下部電極
に接続される第１プレートライン及び上部電極に接続さ
れる第２プレートラインを形成する段階を含むことが望
ましい。
に接続される第１プレートライン及び上部電極に接続さ
れる第２プレートラインを形成する段階を含むことが望
ましい。
【００１８】前述した目的を達成するための本発明によ
る強誘電体メモリ装置の製造方法は、半導体基板にスイ
ッチング素子を形成する。スイッチング素子を覆う層間
絶縁膜を形成し、層間絶縁膜の内部にスイッチング素子
に接続されるコンタクトプラグを形成する。層間絶縁膜
の上にコンタクトプラグに接続される下部電極、第１強
誘電体膜、中間電極、第２強誘電体膜及び上部電極が順
次に積層されたキャパシタを形成する。キャパシタ及び
層間絶縁膜を覆う絶縁膜を形成し、絶縁膜の内部に下部
電極及び上部電極を接続する配線を形成する。
る強誘電体メモリ装置の製造方法は、半導体基板にスイ
ッチング素子を形成する。スイッチング素子を覆う層間
絶縁膜を形成し、層間絶縁膜の内部にスイッチング素子
に接続されるコンタクトプラグを形成する。層間絶縁膜
の上にコンタクトプラグに接続される下部電極、第１強
誘電体膜、中間電極、第２強誘電体膜及び上部電極が順
次に積層されたキャパシタを形成する。キャパシタ及び
層間絶縁膜を覆う絶縁膜を形成し、絶縁膜の内部に下部
電極及び上部電極を接続する配線を形成する。
【００１９】本発明において、絶縁膜の内部に中間電極
に接続されるプレートラインを形成する段階を含むこと
が望ましい。
に接続されるプレートラインを形成する段階を含むこと
が望ましい。
【００２０】
【発明の実施の形態】以下、添付した図を参照して、本
発明の望ましい実施形態を詳細に説明する。
発明の望ましい実施形態を詳細に説明する。
【００２１】図１乃至図４は本発明の第１実施形態によ
る強誘電体メモリ装置の製造方法を説明するための断面
図であり、図５は本発明の第１実施形態によって製造さ
れた強誘電体メモリセルに対する等価回路図である。
る強誘電体メモリ装置の製造方法を説明するための断面
図であり、図５は本発明の第１実施形態によって製造さ
れた強誘電体メモリセルに対する等価回路図である。
【００２２】図４を参照して本発明の第１実施形態によ
って製造された強誘電体メモリ装置の構造に対して詳細
に説明する。
って製造された強誘電体メモリ装置の構造に対して詳細
に説明する。
【００２３】図４を参照すると、半導体基板１０の所定
領域に素子分離膜１２が形成されて活性領域を限定す
る。並行した１対のゲートパターン、即ち、第１及び第
２ゲートパターン１７ａ，１７ｂが活性領域の上部を横
切る。第１及び第２ゲートパターン１７ａ，１７ｂの間
の活性領域には共通ドレイン領域１９ｂが形成され、共
通ドレイン領域１９ｂの両側に位置する活性領域には各
々第１及び第２ソース領域１９ａ，１９ｃが形成され
る。ここで、第１ゲートパターン１７ａは順次に積層さ
れたゲート酸化膜１４、第１ゲート電極１５ａ及びゲー
トキャッピング膜１６を含む。これと同様に、第２ゲー
トパターン１７ｂは順次に積層されたゲート酸化膜１
４、第２ゲート電極１５ｂ及びゲートキャッピング膜１
６を含む。第１及び第２ゲート電極１５ａ，１５ｂは各
々第１ワードライン及び第２ワードラインに該当する。
第１及び第２ゲートパターン１７ａ，１７ｂの側壁はス
ペーサ２０によって覆われることができる。ここで、第
１ゲート電極１５ａ、共通ドレイン領域１９ｂ及び第１
ソース領域１９ａは第１スイッチング素子Ｔ１、即ち、
第１ＭＯＳトランジスタを構成する。又、第２ゲート電
極１５ｂ、共通ドレイン領域１９ｂ及び第２ソース領域
１９ｃは第２スイッチング素子Ｔ２、即ち、第２ＭＯＳ
トランジスタを構成する。
領域に素子分離膜１２が形成されて活性領域を限定す
る。並行した１対のゲートパターン、即ち、第１及び第
２ゲートパターン１７ａ，１７ｂが活性領域の上部を横
切る。第１及び第２ゲートパターン１７ａ，１７ｂの間
の活性領域には共通ドレイン領域１９ｂが形成され、共
通ドレイン領域１９ｂの両側に位置する活性領域には各
々第１及び第２ソース領域１９ａ，１９ｃが形成され
る。ここで、第１ゲートパターン１７ａは順次に積層さ
れたゲート酸化膜１４、第１ゲート電極１５ａ及びゲー
トキャッピング膜１６を含む。これと同様に、第２ゲー
トパターン１７ｂは順次に積層されたゲート酸化膜１
４、第２ゲート電極１５ｂ及びゲートキャッピング膜１
６を含む。第１及び第２ゲート電極１５ａ，１５ｂは各
々第１ワードライン及び第２ワードラインに該当する。
第１及び第２ゲートパターン１７ａ，１７ｂの側壁はス
ペーサ２０によって覆われることができる。ここで、第
１ゲート電極１５ａ、共通ドレイン領域１９ｂ及び第１
ソース領域１９ａは第１スイッチング素子Ｔ１、即ち、
第１ＭＯＳトランジスタを構成する。又、第２ゲート電
極１５ｂ、共通ドレイン領域１９ｂ及び第２ソース領域
１９ｃは第２スイッチング素子Ｔ２、即ち、第２ＭＯＳ
トランジスタを構成する。
【００２４】第１及び第２スイッチング素子Ｔ１，Ｔ２
を含む結果物は第１層間絶縁膜２２によって覆われる。
第１層間絶縁膜２２の上にはビットライン２５が位置す
る。ビットライン２５は第１層間絶縁膜２２の所定領域
を突き抜けるホルを通じて共通ドレイン領域１９ｂに電
気的に接続される、ビットライン２５及び第１層間絶縁
膜２２は第２層間絶縁膜２７によって覆われる。第１及
び第２層間絶縁膜２２，２７は層間絶縁膜を構成する。
第１ソース領域１９ａは層間絶縁膜を突き抜ける第１コ
ンタクトプラグ３０ａに電気的に接続される。又、第２
ソース領域１９ｃは層間絶縁膜を突き抜ける第２コンタ
クトプラグ３０ｂに電気的に接続される。
を含む結果物は第１層間絶縁膜２２によって覆われる。
第１層間絶縁膜２２の上にはビットライン２５が位置す
る。ビットライン２５は第１層間絶縁膜２２の所定領域
を突き抜けるホルを通じて共通ドレイン領域１９ｂに電
気的に接続される、ビットライン２５及び第１層間絶縁
膜２２は第２層間絶縁膜２７によって覆われる。第１及
び第２層間絶縁膜２２，２７は層間絶縁膜を構成する。
第１ソース領域１９ａは層間絶縁膜を突き抜ける第１コ
ンタクトプラグ３０ａに電気的に接続される。又、第２
ソース領域１９ｃは層間絶縁膜を突き抜ける第２コンタ
クトプラグ３０ｂに電気的に接続される。
【００２５】層間絶縁膜の所定領域の上に第１及び第２
強誘電体キャパシタＣＦ１，ＣＦ２が順次に積層され
る。第１及び第２強誘電体キャパシタＣＦ１，ＣＦ２は
少なくとも３つ以上の電極層を含む。第１強誘電体キャ
パシタＣＦ１は順次に積層された下部電極３５、第１強
誘電体膜３６及び中間電極３７を含み、第２強誘電体キ
ャパシタＣＦ２は中間電極３７及び中間電極３７の上に
順次に積層された第２強誘電体膜３８及び上部電極３９
を含む。ここで、下部電極３５は第１コンタクトプラグ
３０ａに接続し、上部電極３９は第２コンタクトプラグ
３０ｂに電気的に接続される。又、中間電極３７はプレ
ートライン４７に電気的に接続される。結果的に、第１
強誘電体キャパシタＣＦ１は第１スイッチング素子Ｔ
１、即ち、第１ソース領域１９ａに電気的に接続され、
第２強誘電体キャパシタは第２スイッチング素子Ｔ２、
即ち、第２ソース領域１９ｃに電気的に接続される。
強誘電体キャパシタＣＦ１，ＣＦ２が順次に積層され
る。第１及び第２強誘電体キャパシタＣＦ１，ＣＦ２は
少なくとも３つ以上の電極層を含む。第１強誘電体キャ
パシタＣＦ１は順次に積層された下部電極３５、第１強
誘電体膜３６及び中間電極３７を含み、第２強誘電体キ
ャパシタＣＦ２は中間電極３７及び中間電極３７の上に
順次に積層された第２強誘電体膜３８及び上部電極３９
を含む。ここで、下部電極３５は第１コンタクトプラグ
３０ａに接続し、上部電極３９は第２コンタクトプラグ
３０ｂに電気的に接続される。又、中間電極３７はプレ
ートライン４７に電気的に接続される。結果的に、第１
強誘電体キャパシタＣＦ１は第１スイッチング素子Ｔ
１、即ち、第１ソース領域１９ａに電気的に接続され、
第２強誘電体キャパシタは第２スイッチング素子Ｔ２、
即ち、第２ソース領域１９ｃに電気的に接続される。
【００２６】続いて、本発明の第１実施形態による強誘
電体メモリ装置の製造方法に対して詳細に説明する。
電体メモリ装置の製造方法に対して詳細に説明する。
【００２７】図１を参照すると、半導体基板１０に活性
領域を限定するための素子分離膜１２を形成する。素子
分離膜１２は、例えば、ＬＯＣＯＳ（local oxidation
of silicon)工程又はトレンチ素子分離工程によって形
成する。半導体基板１０の活性領域の上にゲート酸化膜
１４、ゲート電極１５ａ，１５ｂ及びゲートキャッピン
グ膜１６が順次に積層された第１及び第２ゲートパター
ン１７ａ，１７ｂを形成する。第１ゲートパターン１７
ａはゲート酸化膜１４、第１ゲート電極１５ａ及びゲー
トキャッピング膜１６で構成され、第２ゲートパターン
１７ｂはゲート酸化膜１４、第２ゲート電極１５ｂ及び
ゲートキャッピング膜１６で構成される。ここで、第１
及び第２ゲート電極１５ａ，１５ｂは各々第１ワードラ
イン及び第２ワードラインに該当する。ゲート電極１５
ａ，１５ｂは、例えば、ドーピングされたポリシリコン
膜及びタングステンシリサイド膜が順次に積層された多
層膜で形成する。ゲートキャッピング膜１６は、例え
ば、シリコン酸化膜又はシリコン窒化膜で形成する。
領域を限定するための素子分離膜１２を形成する。素子
分離膜１２は、例えば、ＬＯＣＯＳ（local oxidation
of silicon)工程又はトレンチ素子分離工程によって形
成する。半導体基板１０の活性領域の上にゲート酸化膜
１４、ゲート電極１５ａ，１５ｂ及びゲートキャッピン
グ膜１６が順次に積層された第１及び第２ゲートパター
ン１７ａ，１７ｂを形成する。第１ゲートパターン１７
ａはゲート酸化膜１４、第１ゲート電極１５ａ及びゲー
トキャッピング膜１６で構成され、第２ゲートパターン
１７ｂはゲート酸化膜１４、第２ゲート電極１５ｂ及び
ゲートキャッピング膜１６で構成される。ここで、第１
及び第２ゲート電極１５ａ，１５ｂは各々第１ワードラ
イン及び第２ワードラインに該当する。ゲート電極１５
ａ，１５ｂは、例えば、ドーピングされたポリシリコン
膜及びタングステンシリサイド膜が順次に積層された多
層膜で形成する。ゲートキャッピング膜１６は、例え
ば、シリコン酸化膜又はシリコン窒化膜で形成する。
【００２８】第１及び第２ゲートパターン１７ａ，１７
ｂの両側の活性領域に導電型の不純物イオンを注入して
第１ソース領域１９ａ、共通ドレイン領域１９ｂ及び第
２ソース領域１９ｃを形成する。ソース／ドレイン領域
１９ａ，１９ｂ，１９ｃが形成された結果物の全面にス
ペーサ形成用、例えば、シリコン窒化膜を形成した後、
異方性エッチングしてゲートパターン１７ａ，１７ｂの
側壁にスペーサ２０を形成する。これによって、第１ゲ
ートパターン１７ａ、第１ソース領域１９ａ及び共通ド
レイン領域１９ｂで構成される第１スイッチング素子Ｔ
１、即ち、第１ＭＯＳトランジスタが完成され、第２ゲ
ートパターン１７ｂ、第２ソース領域１９ｃ及び共通ド
レイン領域１９ｂで構成される第２スイッチング素子Ｔ
２、即ち、第２ＭＯＳトランジスタが完成される。
ｂの両側の活性領域に導電型の不純物イオンを注入して
第１ソース領域１９ａ、共通ドレイン領域１９ｂ及び第
２ソース領域１９ｃを形成する。ソース／ドレイン領域
１９ａ，１９ｂ，１９ｃが形成された結果物の全面にス
ペーサ形成用、例えば、シリコン窒化膜を形成した後、
異方性エッチングしてゲートパターン１７ａ，１７ｂの
側壁にスペーサ２０を形成する。これによって、第１ゲ
ートパターン１７ａ、第１ソース領域１９ａ及び共通ド
レイン領域１９ｂで構成される第１スイッチング素子Ｔ
１、即ち、第１ＭＯＳトランジスタが完成され、第２ゲ
ートパターン１７ｂ、第２ソース領域１９ｃ及び共通ド
レイン領域１９ｂで構成される第２スイッチング素子Ｔ
２、即ち、第２ＭＯＳトランジスタが完成される。
【００２９】図２を参照すると、第１及び第２ＭＯＳト
ランジスタを含む半導体基板１０の全面に第１層間絶縁
膜２２を形成する。第１層間絶縁膜２２をパターニング
して共通ドレイン領域１９ｂの一部を露出するビットラ
インコンタクトホールを形成する。ビットラインコンタ
クトホールが形成された結果物の全面のビットラインコ
ンタクトホールを充填する導電膜を形成した後、パター
ニングして共通ドレイン領域１９ｂに各々接続されるビ
ットライン２５を形成する。
ランジスタを含む半導体基板１０の全面に第１層間絶縁
膜２２を形成する。第１層間絶縁膜２２をパターニング
して共通ドレイン領域１９ｂの一部を露出するビットラ
インコンタクトホールを形成する。ビットラインコンタ
クトホールが形成された結果物の全面のビットラインコ
ンタクトホールを充填する導電膜を形成した後、パター
ニングして共通ドレイン領域１９ｂに各々接続されるビ
ットライン２５を形成する。
【００３０】ビットライン２５を含む第１層間絶縁膜２
２の上に第２層間絶縁膜２７を形成する。第２及び第１
層間絶縁膜２７，２２を順次にパターニングして第１及
び第２ソース領域１９ａ，１９ｃの一部を露出するスト
レージノードコンタクトホールを形成する。ストレージ
ノードコンタクトホールが形成された結果物の全面にス
トレージノードコンタクトホールを充填する導電膜、例
えば、ポリシリコン膜を形成した後、ＣＭＰ(chemical
mechanical polishing)工程等によって平坦化エッチン
グする。これによって、第１ソース領域１９ａに接続さ
れる第１コンタクトプラグ３０ａと第２ソース領域１９
ｃに接続された第２コンタクトプラグ３０ｂが形成され
る。
２の上に第２層間絶縁膜２７を形成する。第２及び第１
層間絶縁膜２７，２２を順次にパターニングして第１及
び第２ソース領域１９ａ，１９ｃの一部を露出するスト
レージノードコンタクトホールを形成する。ストレージ
ノードコンタクトホールが形成された結果物の全面にス
トレージノードコンタクトホールを充填する導電膜、例
えば、ポリシリコン膜を形成した後、ＣＭＰ(chemical
mechanical polishing)工程等によって平坦化エッチン
グする。これによって、第１ソース領域１９ａに接続さ
れる第１コンタクトプラグ３０ａと第２ソース領域１９
ｃに接続された第２コンタクトプラグ３０ｂが形成され
る。
【００３１】図３を参照すると、本発明の特徴である２
つの単位セルが共有する１つのスタックキャパシタを形
成する。先ず、第１及び第２コンタクトプラグ３０ａ，
３０ｂを含む第２層間絶縁膜２７の上にキャパシタ下部
電極膜３５を形成する。下部電極膜３５は、例えば、白
金膜、イリジウム酸化膜、ルテニウム酸化膜及びＬＳＣ
Ｏ(LaSrCo oxide)膜で形成し、望ましくは、チタン膜、
チタン窒化膜、イリジウム膜、イリジウム酸化膜及び白
金膜を順次に積層して形成する。このような複合膜で下
部電極膜３５を形成することは下部電極膜３５とコンタ
クトプラグ３０ａとの界面特性を改善し、下部電極３５
の信頼性、リテンション(retention)特性及び疲労特性
等を向上するためである。
つの単位セルが共有する１つのスタックキャパシタを形
成する。先ず、第１及び第２コンタクトプラグ３０ａ，
３０ｂを含む第２層間絶縁膜２７の上にキャパシタ下部
電極膜３５を形成する。下部電極膜３５は、例えば、白
金膜、イリジウム酸化膜、ルテニウム酸化膜及びＬＳＣ
Ｏ(LaSrCo oxide)膜で形成し、望ましくは、チタン膜、
チタン窒化膜、イリジウム膜、イリジウム酸化膜及び白
金膜を順次に積層して形成する。このような複合膜で下
部電極膜３５を形成することは下部電極膜３５とコンタ
クトプラグ３０ａとの界面特性を改善し、下部電極３５
の信頼性、リテンション(retention)特性及び疲労特性
等を向上するためである。
【００３２】下部電極膜３５の上にキャパシタ誘電膜で
ある第１強誘電体膜３６を形成し、第１強誘電体膜３６
の上に中間電極膜３７及び第２強誘電体膜３８を順次に
形成する。ここで、第１及び第２強誘電体膜３６，３８
を形成するための強誘電体物質としては、例えば、ＰＺ
Ｔ(lead zirconia titanate)、ＰＬＺＴ(lead lanthanu
m zirconia titanate)、 ＳＢＴ(strontium barium tit
anate)及びＢＬＴ(barium lanthanum titanate)等を使
用できる。又、第１及び第２強誘電体膜３６，３８はSO
L-GEL SPIN COATING法、スパッタリング及び化学蒸気蒸
着法等の蒸着方法のうち、いずれか１つの方法で形成す
る。中間電極膜３７は白金膜、イリジウム酸化膜、ルテ
ニウム酸化膜及びＬＳＣＯ膜のうち、いずれか１つで形
成する。
ある第１強誘電体膜３６を形成し、第１強誘電体膜３６
の上に中間電極膜３７及び第２強誘電体膜３８を順次に
形成する。ここで、第１及び第２強誘電体膜３６，３８
を形成するための強誘電体物質としては、例えば、ＰＺ
Ｔ(lead zirconia titanate)、ＰＬＺＴ(lead lanthanu
m zirconia titanate)、 ＳＢＴ(strontium barium tit
anate)及びＢＬＴ(barium lanthanum titanate)等を使
用できる。又、第１及び第２強誘電体膜３６，３８はSO
L-GEL SPIN COATING法、スパッタリング及び化学蒸気蒸
着法等の蒸着方法のうち、いずれか１つの方法で形成す
る。中間電極膜３７は白金膜、イリジウム酸化膜、ルテ
ニウム酸化膜及びＬＳＣＯ膜のうち、いずれか１つで形
成する。
【００３３】第２強誘電体膜３８が形成された結果物を
ＲＴＰ(rapid thermal process)工程によって７００℃
以上の温度で熱処理する。これによって、第１及び第２
強誘電体膜３６，３８が、例えば、ＰＥＲＯＶＳＫＩＴ
Ｅ構造又は層状構造に結晶化されて強誘電性を有する。
以降、第２強誘電体膜３８の上に上部電極膜３９を形成
する。上部電極膜３９は白金膜、イリジウム酸化膜、ル
テニウム酸化膜及びＬＳＣＯ膜のうち、いずれか１つで
形成する。
ＲＴＰ(rapid thermal process)工程によって７００℃
以上の温度で熱処理する。これによって、第１及び第２
強誘電体膜３６，３８が、例えば、ＰＥＲＯＶＳＫＩＴ
Ｅ構造又は層状構造に結晶化されて強誘電性を有する。
以降、第２強誘電体膜３８の上に上部電極膜３９を形成
する。上部電極膜３９は白金膜、イリジウム酸化膜、ル
テニウム酸化膜及びＬＳＣＯ膜のうち、いずれか１つで
形成する。
【００３４】上部電極膜３９及び第２強誘電体膜３８を
パターニングした後、中間電極膜３７、第１強誘電膜３
８及び下部電極膜３５をパターニングして多層電極構造
を有するスタックキャパシタを形成する。この時、キャ
パシタの下部電極膜３５は第１コンタクトプラグ３０ａ
に接続され、第２コンタクトプラグ３０ｂには接続され
ないようにパターニングされる。結果的に、第１トラン
ジスタのソース領域１９ａに接続される下部電極３５を
有するスタックキャパシタが形成される。
パターニングした後、中間電極膜３７、第１強誘電膜３
８及び下部電極膜３５をパターニングして多層電極構造
を有するスタックキャパシタを形成する。この時、キャ
パシタの下部電極膜３５は第１コンタクトプラグ３０ａ
に接続され、第２コンタクトプラグ３０ｂには接続され
ないようにパターニングされる。結果的に、第１トラン
ジスタのソース領域１９ａに接続される下部電極３５を
有するスタックキャパシタが形成される。
【００３５】一方、スタックキャパシタを形成するパタ
ーニング工程はキャパシタの形状に従って次のような手
順で実行されることもできる。先ず、第２層間絶縁膜２
７の上に下部電極膜３５、第１強誘電体膜３６及び中間
電極膜３７を順次に形成する。下部電極膜３５が第１コ
ンタクトプラグ３０ａに接続されるように中間絶縁膜３
７、第１強誘電体膜３６及び下部電極膜３５を順次にパ
ターニングする。以降、パターニングされた結果物の全
面に第２強誘電体膜３８及び上部電極膜３９を順次に蒸
着した後、上部電極膜３９及び第２強誘電体膜３８を順
次にパターニングしてスタックキャパシタを形成する。
ーニング工程はキャパシタの形状に従って次のような手
順で実行されることもできる。先ず、第２層間絶縁膜２
７の上に下部電極膜３５、第１強誘電体膜３６及び中間
電極膜３７を順次に形成する。下部電極膜３５が第１コ
ンタクトプラグ３０ａに接続されるように中間絶縁膜３
７、第１強誘電体膜３６及び下部電極膜３５を順次にパ
ターニングする。以降、パターニングされた結果物の全
面に第２強誘電体膜３８及び上部電極膜３９を順次に蒸
着した後、上部電極膜３９及び第２強誘電体膜３８を順
次にパターニングしてスタックキャパシタを形成する。
【００３６】このように形成されたキャパシタは下部電
極、強誘電体膜及び上部電極で構成される既存のキャパ
シタとは違って、少なくとも３つ以上の電極が積層され
た多層電極構造、即ち、下部電極３５、第１強誘電体膜
３６、中間電極３７、第２強誘電体膜３８及び上部電極
３９が積層された構造を有する。
極、強誘電体膜及び上部電極で構成される既存のキャパ
シタとは違って、少なくとも３つ以上の電極が積層され
た多層電極構造、即ち、下部電極３５、第１強誘電体膜
３６、中間電極３７、第２強誘電体膜３８及び上部電極
３９が積層された構造を有する。
【００３７】図４を参照すると、スタックキャパシタが
形成された結果物の全面に絶縁膜４２を形成する。絶縁
膜４２は、例えば、ＰＳＧ(phosphosilicate glass)
膜、ＵＳＧ(undoped silicate glass)膜及びＰＥ−ＴＥ
ＯＳ(plasma enhanced tetraethylorthosilicate)膜の
うち、いずれか１つで形成する。絶縁膜４２をパターニ
ングして中間絶縁膜３７と上部電極膜３９の所定領域及
び第２コンタクトプラグ３０ｂを露出するコンタクトホ
ールを形成する。コンタクトホールを含む絶縁膜４２の
上にコンタクトホールを充填する導電膜、例えば、アル
ミ膜を形成する。導電膜をパターニングして第２コンタ
クトプラグ３０ｂに上部電極膜３９を電気的に接続する
金属配線４５及び中間絶縁膜３７に電気的に接続される
プレートライン４７を形成する。
形成された結果物の全面に絶縁膜４２を形成する。絶縁
膜４２は、例えば、ＰＳＧ(phosphosilicate glass)
膜、ＵＳＧ(undoped silicate glass)膜及びＰＥ−ＴＥ
ＯＳ(plasma enhanced tetraethylorthosilicate)膜の
うち、いずれか１つで形成する。絶縁膜４２をパターニ
ングして中間絶縁膜３７と上部電極膜３９の所定領域及
び第２コンタクトプラグ３０ｂを露出するコンタクトホ
ールを形成する。コンタクトホールを含む絶縁膜４２の
上にコンタクトホールを充填する導電膜、例えば、アル
ミ膜を形成する。導電膜をパターニングして第２コンタ
クトプラグ３０ｂに上部電極膜３９を電気的に接続する
金属配線４５及び中間絶縁膜３７に電気的に接続される
プレートライン４７を形成する。
【００３８】その結果、キャパシタの下部電極膜３５は
第１トランジスタのソース領域１９ａに接続され、上部
電極膜３９は第２トランジスタのソース領域１９ｃに接
続される。キャパシタの中間電極膜３７はプレートライ
ン４７に接続される。従って、図５に示すように、１つ
のプレートライン４７を共有する２つの単位セルが形成
される。即ち、下部電極膜３５、第１強誘電体膜３６及
び中間電極膜３７は第１トランジスタに接続された第１
強誘電体キャパシタＣＦ１を構成し、上部電極膜３９、
第２強誘電体膜３８及び中間電極膜３６は第２トランジ
スタに接続された第２強誘電体キャパシタＣＦ２を構成
する。結果的に、２つの単位セルが占める平面積内に重
畳された第１及び第２強誘電体キャパシタＣＦ１，ＣＦ
２を形成することによって、各強誘電体キャパシタの静
電容量を極大化できる。
第１トランジスタのソース領域１９ａに接続され、上部
電極膜３９は第２トランジスタのソース領域１９ｃに接
続される。キャパシタの中間電極膜３７はプレートライ
ン４７に接続される。従って、図５に示すように、１つ
のプレートライン４７を共有する２つの単位セルが形成
される。即ち、下部電極膜３５、第１強誘電体膜３６及
び中間電極膜３７は第１トランジスタに接続された第１
強誘電体キャパシタＣＦ１を構成し、上部電極膜３９、
第２強誘電体膜３８及び中間電極膜３６は第２トランジ
スタに接続された第２強誘電体キャパシタＣＦ２を構成
する。結果的に、２つの単位セルが占める平面積内に重
畳された第１及び第２強誘電体キャパシタＣＦ１，ＣＦ
２を形成することによって、各強誘電体キャパシタの静
電容量を極大化できる。
【００３９】図６及び図７は本発明の第２実施形態によ
る強誘電体メモリ装置の製造方法を説明するための断面
図であり、図８は本発明の第２実施形態による強誘電体
メモリセルに対する等価回路図である。
る強誘電体メモリ装置の製造方法を説明するための断面
図であり、図８は本発明の第２実施形態による強誘電体
メモリセルに対する等価回路図である。
【００４０】先ず、図７を参照して本発明の第２実施形
態によって製造された強誘電体メモリ装置の構造に対し
て詳細に説明する。
態によって製造された強誘電体メモリ装置の構造に対し
て詳細に説明する。
【００４１】図７を参照すると、第１実施形態と同一の
構造の第１及び第２スイッチング素子Ｔ１，Ｔ２、層間
絶縁膜２２，２７、ビットライン２５及び第１コンタク
トプラグ３０ａが形成される。層間絶縁膜の所定領域の
上に第１及び第２強誘電体キャパシタＣＦ１，ＣＦ２が
順次に積層される。第１及び第２強誘電体キャパシタＣ
Ｆ１，ＣＦ２は少なくとも３つ以上の電極層を含む。第
１強誘電体キャパシタＣＦ１は順次に積層された下部電
極５０、第１強誘電体膜５１及び中間電極５２を含み、
第２強誘電体キャパシタＣＦ２は中間絶縁膜５２及び中
間電極５２の上に順次に積層された第２強誘電体膜５３
及び上部電極５４を含む。ここで、中間電極５２は第１
コンタクトプラグ３０ａに接続する。又、下部電極５０
は第１プレートライン６２に電気的に接続され、上部電
極５４は第２プレートライン６３に電気的に接続され
る。結果的に、並列連結された第１及び第２強誘電体キ
ャパシタＣＦ１，ＣＦ２が第１スイッチング素子Ｔ１、
即ち、第１ソース領域１９ａに接続される。又、第１強
誘電体キャパシタＣＦ１は第１プレートライン６２に接
続され、第２強誘電体キャパシタＣＦ２は第２プレート
ライン６３に接続される。
構造の第１及び第２スイッチング素子Ｔ１，Ｔ２、層間
絶縁膜２２，２７、ビットライン２５及び第１コンタク
トプラグ３０ａが形成される。層間絶縁膜の所定領域の
上に第１及び第２強誘電体キャパシタＣＦ１，ＣＦ２が
順次に積層される。第１及び第２強誘電体キャパシタＣ
Ｆ１，ＣＦ２は少なくとも３つ以上の電極層を含む。第
１強誘電体キャパシタＣＦ１は順次に積層された下部電
極５０、第１強誘電体膜５１及び中間電極５２を含み、
第２強誘電体キャパシタＣＦ２は中間絶縁膜５２及び中
間電極５２の上に順次に積層された第２強誘電体膜５３
及び上部電極５４を含む。ここで、中間電極５２は第１
コンタクトプラグ３０ａに接続する。又、下部電極５０
は第１プレートライン６２に電気的に接続され、上部電
極５４は第２プレートライン６３に電気的に接続され
る。結果的に、並列連結された第１及び第２強誘電体キ
ャパシタＣＦ１，ＣＦ２が第１スイッチング素子Ｔ１、
即ち、第１ソース領域１９ａに接続される。又、第１強
誘電体キャパシタＣＦ１は第１プレートライン６２に接
続され、第２強誘電体キャパシタＣＦ２は第２プレート
ライン６３に接続される。
【００４２】続いて、本発明の第２実施形態による強誘
電体メモリ装置の製造方法を詳細に説明する。
電体メモリ装置の製造方法を詳細に説明する。
【００４３】図６を参照すると、第１実施形態と同一の
方法によってスイッチング素子Ｔ１、ビットライン２５
及びコンタクトプラグ３０ａを形成する。第１コンタク
トプラグ３０ａを含む第２層間絶縁膜２７の上に下部電
極膜５０、第１強誘電体膜５１、中間電極膜５２、第２
強誘電体膜５３及び上部電極膜５４を順次に形成する。
上部電極膜５４、第２強誘電体膜５３、中間電極膜５４
を順次に形成する。上部電極膜５４、第２強誘電体膜５
３、中間電極膜５２、第１強誘電体膜５１及び下部電極
膜５０をパターニングしてスタックキャパシタを形成す
る。この時、キャパシタ下部電極膜５０は第１コンタク
トプラグ３０ａに接続されないようにパターニングす
る。
方法によってスイッチング素子Ｔ１、ビットライン２５
及びコンタクトプラグ３０ａを形成する。第１コンタク
トプラグ３０ａを含む第２層間絶縁膜２７の上に下部電
極膜５０、第１強誘電体膜５１、中間電極膜５２、第２
強誘電体膜５３及び上部電極膜５４を順次に形成する。
上部電極膜５４、第２強誘電体膜５３、中間電極膜５４
を順次に形成する。上部電極膜５４、第２強誘電体膜５
３、中間電極膜５２、第１強誘電体膜５１及び下部電極
膜５０をパターニングしてスタックキャパシタを形成す
る。この時、キャパシタ下部電極膜５０は第１コンタク
トプラグ３０ａに接続されないようにパターニングす
る。
【００４４】一方、スタックキャパシタの形状に従って
パターニング工程は次のように実行されることもでき
る。先ず、コンタクトプラグ３０ａを含む第２層間絶縁
膜２７の上に下部電極膜５０を形成する。１コンタクト
プラグ３０ａに接続されるように下部電極膜５０をパタ
ーニングする。下部電極膜５０を含む第２層間絶縁膜２
７の上に第１強誘電体膜５１及び中間電極膜５２を順次
に形成する。中間電極膜５２及び強誘電膜５１をパター
ニングする。以降、第２強誘電体膜５３及び上部電極膜
５４を順次に形成した後、上部電極膜５４及び第２強誘
電体膜５３をパターニングしてスタックキャパシタを形
成する。
パターニング工程は次のように実行されることもでき
る。先ず、コンタクトプラグ３０ａを含む第２層間絶縁
膜２７の上に下部電極膜５０を形成する。１コンタクト
プラグ３０ａに接続されるように下部電極膜５０をパタ
ーニングする。下部電極膜５０を含む第２層間絶縁膜２
７の上に第１強誘電体膜５１及び中間電極膜５２を順次
に形成する。中間電極膜５２及び強誘電膜５１をパター
ニングする。以降、第２強誘電体膜５３及び上部電極膜
５４を順次に形成した後、上部電極膜５４及び第２強誘
電体膜５３をパターニングしてスタックキャパシタを形
成する。
【００４５】図７を参照すると、スタックキャパシタが
形成された結果物の全面に絶縁膜５７を形成する。絶縁
膜５７をパターニングして中間電極膜５２の所定領域及
びコンタクトプラグ３０ａを露出する配線用コンタクト
ホール及び下部電極膜５０及び上部電極膜５４の所定領
域を露出するプレートライン用コンタクトホールを形成
する、コンタクトホールが形成された結果物の全面にコ
ンタクトホールを充填する導電膜、例えば、アルミ膜を
形成した後、パターニングする。これによって、コンタ
クトプラグ３０ａに中間電極膜５２を電気的に接続する
金属配線５８が形成され、下部電極膜５０に接続する第
１プレートライン６３及び上部電極膜５４に接続される
第２プレートライン６３が形成される。
形成された結果物の全面に絶縁膜５７を形成する。絶縁
膜５７をパターニングして中間電極膜５２の所定領域及
びコンタクトプラグ３０ａを露出する配線用コンタクト
ホール及び下部電極膜５０及び上部電極膜５４の所定領
域を露出するプレートライン用コンタクトホールを形成
する、コンタクトホールが形成された結果物の全面にコ
ンタクトホールを充填する導電膜、例えば、アルミ膜を
形成した後、パターニングする。これによって、コンタ
クトプラグ３０ａに中間電極膜５２を電気的に接続する
金属配線５８が形成され、下部電極膜５０に接続する第
１プレートライン６３及び上部電極膜５４に接続される
第２プレートライン６３が形成される。
【００４６】その結果、キャパシタの中間電極膜５２は
トランジスタのソース領域１９ａに接続され、下部電極
膜５０及び上部電極膜５４は各々第１プレートライン６
２及び第２プレートライン６３に接続される。従って、
図８に示すように、１つのトランジスタと２つのキャパ
シタで構成された２つの単位セルが形成される。即ち、
中間電極膜５２、第１強誘電体膜５１及び下部電極５０
は第１強誘電体キャパシタＣＦ１を構成し、中間電極膜
５２、第２強誘電体膜５３及び上部電極膜５４は第２強
誘電体キャパシタＣＦ２を構成する。この時、第１及び
第２強誘電体キャパシタＣＦ１，ＣＦ２が別途の第１及
び第２プレートライン６２，６３に接続されるので、各
単位セルが個別データを貯蔵するメモリセルとして動作
する。結果的に、１つのトランジスタと第１及び第２強
誘電体キャパシタが重畳されたスタックキャパシタを形
成して２つの単位セルを構成できるので、既存に比べて
狭い面積に単位セルを形成できることだけでなく、キャ
パシタが占める平面積も増加させ得る。
トランジスタのソース領域１９ａに接続され、下部電極
膜５０及び上部電極膜５４は各々第１プレートライン６
２及び第２プレートライン６３に接続される。従って、
図８に示すように、１つのトランジスタと２つのキャパ
シタで構成された２つの単位セルが形成される。即ち、
中間電極膜５２、第１強誘電体膜５１及び下部電極５０
は第１強誘電体キャパシタＣＦ１を構成し、中間電極膜
５２、第２強誘電体膜５３及び上部電極膜５４は第２強
誘電体キャパシタＣＦ２を構成する。この時、第１及び
第２強誘電体キャパシタＣＦ１，ＣＦ２が別途の第１及
び第２プレートライン６２，６３に接続されるので、各
単位セルが個別データを貯蔵するメモリセルとして動作
する。結果的に、１つのトランジスタと第１及び第２強
誘電体キャパシタが重畳されたスタックキャパシタを形
成して２つの単位セルを構成できるので、既存に比べて
狭い面積に単位セルを形成できることだけでなく、キャ
パシタが占める平面積も増加させ得る。
【００４７】図９及び図１０は本発明の第３実施形態に
よる強誘電体メモリ装置の製造方法を説明するための断
面図であり、図１１は本発明の第３実施体による強誘電
体メモリセルに対する等価回路図である。
よる強誘電体メモリ装置の製造方法を説明するための断
面図であり、図１１は本発明の第３実施体による強誘電
体メモリセルに対する等価回路図である。
【００４８】先ず、図１０を参照して本発明の第３実施
形態によって製造された強誘電体メモリ装置の構造を詳
細に説明する。
形態によって製造された強誘電体メモリ装置の構造を詳
細に説明する。
【００４９】図１０を参照すると、第１実施形態と同一
の構造の第１及び第２スイッチング素子Ｔ１，Ｔ２、層
間絶縁膜２２，２７、ビットライン２５及び第１コンタ
クトプラグ３０ａが形成される。層間絶縁膜の所定領域
の上に第１及び第２強誘電体キャパシタＣＦ１，ＣＦ２
が順次に積層される。第１及び第２強誘電体キャパシタ
ＣＦ１，ＣＦ２は少なくとも３つ以上の電極層を含む。
第１強誘電体キャパシタＣＦ１は順次に積層された下部
電極６５、第１強誘電体膜６６及び中間電極６７を含
み、第２強誘電体キャパシタＣＦ２は中間電極６７及び
中間電極６７の上に順次に積層された第２強誘電体膜６
７及び上部電極６９を含む。ここで、下部電極６５は第
１コンタクトプラグ３０ａに接続する。又、上部電極６
９は下部電極６５に電気的に接続され、中間電極６７は
プレートライン７６に接続される。結果的に、並列連結
された第１及び第２強誘電体キャパシタＣＦ１，ＣＦ２
は第１スイッチング素子Ｔ１、即ち、第１ソース領域１
９ａに接続され、又、共通プレートライン７６に接続さ
れる。
の構造の第１及び第２スイッチング素子Ｔ１，Ｔ２、層
間絶縁膜２２，２７、ビットライン２５及び第１コンタ
クトプラグ３０ａが形成される。層間絶縁膜の所定領域
の上に第１及び第２強誘電体キャパシタＣＦ１，ＣＦ２
が順次に積層される。第１及び第２強誘電体キャパシタ
ＣＦ１，ＣＦ２は少なくとも３つ以上の電極層を含む。
第１強誘電体キャパシタＣＦ１は順次に積層された下部
電極６５、第１強誘電体膜６６及び中間電極６７を含
み、第２強誘電体キャパシタＣＦ２は中間電極６７及び
中間電極６７の上に順次に積層された第２強誘電体膜６
７及び上部電極６９を含む。ここで、下部電極６５は第
１コンタクトプラグ３０ａに接続する。又、上部電極６
９は下部電極６５に電気的に接続され、中間電極６７は
プレートライン７６に接続される。結果的に、並列連結
された第１及び第２強誘電体キャパシタＣＦ１，ＣＦ２
は第１スイッチング素子Ｔ１、即ち、第１ソース領域１
９ａに接続され、又、共通プレートライン７６に接続さ
れる。
【００５０】続いて、本発明の第３実施形態による強誘
電体メモリ装置の製造方法を詳細に説明する。
電体メモリ装置の製造方法を詳細に説明する。
【００５１】図９を参照すると、第１実施形態と同一の
方法によってトランジスタＴ１、ビットライン２５及び
コンタクトプラグ３０ａを形成する。コンタクトプラグ
３０ａを含む第２層間絶縁膜２７の上に下部電極膜６
５、第１強誘電体膜６６、中間電極膜６７、第２強誘電
体膜６８及び上部電極膜６９を順次に形成する。上部電
極膜６９、第２強誘電体膜６８、中間電極膜６７、第１
強誘電体膜６６及び下部電極膜６５をパターニングして
スタックキャパシタを形成する。この時、スタックキャ
パシタの下部電極膜６５がコンタクトプラグ３０ａの上
に形成されてトランジスタのソース領域１９ａに電気的
に接続される。
方法によってトランジスタＴ１、ビットライン２５及び
コンタクトプラグ３０ａを形成する。コンタクトプラグ
３０ａを含む第２層間絶縁膜２７の上に下部電極膜６
５、第１強誘電体膜６６、中間電極膜６７、第２強誘電
体膜６８及び上部電極膜６９を順次に形成する。上部電
極膜６９、第２強誘電体膜６８、中間電極膜６７、第１
強誘電体膜６６及び下部電極膜６５をパターニングして
スタックキャパシタを形成する。この時、スタックキャ
パシタの下部電極膜６５がコンタクトプラグ３０ａの上
に形成されてトランジスタのソース領域１９ａに電気的
に接続される。
【００５２】図１０を参照すると、スタックキャパシタ
が形成された結果物の全面に絶縁膜７２を形成する。絶
縁膜７２をパターニングして下部電極膜６５及び上部電
極膜６９の所定領域を露出する配線用コンタクトホール
及び中間電極膜６７の所定領域を露出するプレートライ
ン用コンタクトホールを形成する。コンタクトホールが
形成された結果物の全面にコンタクトホールを充填する
導電膜、例えば、アルミ膜を形成する。導電膜をパター
ニングして下部電極膜６５と上部電極膜６９を電気的に
接続する金属配線７３及び中間電極膜６７に電気的に接
続されるプレートライン７６を形成する。
が形成された結果物の全面に絶縁膜７２を形成する。絶
縁膜７２をパターニングして下部電極膜６５及び上部電
極膜６９の所定領域を露出する配線用コンタクトホール
及び中間電極膜６７の所定領域を露出するプレートライ
ン用コンタクトホールを形成する。コンタクトホールが
形成された結果物の全面にコンタクトホールを充填する
導電膜、例えば、アルミ膜を形成する。導電膜をパター
ニングして下部電極膜６５と上部電極膜６９を電気的に
接続する金属配線７３及び中間電極膜６７に電気的に接
続されるプレートライン７６を形成する。
【００５３】その結果、キャパシタの下部電極膜６５と
上部電極膜６９が連結されてトランジスタに接続され、
キャパシタの中間電極膜６７はプレートライン７６に接
続される。従って、図１１示すように、１つのトランジ
スタＴ１に２つのキャパシタが並列連結された単位セル
が形成される。即ち、下部電極膜６５、第１強誘電体膜
６６及び中間絶縁膜６７が第１強誘電体キャパシタＣＦ
１を構成し、上部電極膜６９、第２強誘電膜６８及び中
間電極膜６７が第２強誘電体キャパシタＣＦ２を構成す
る。結果的に、第１及び第２強誘電体キャパシタＣＦ
１，ＣＦ２が重畳されたスタックキャパシタを形成する
ことによって、キャパシタの静電容量を極大化できる。
上部電極膜６９が連結されてトランジスタに接続され、
キャパシタの中間電極膜６７はプレートライン７６に接
続される。従って、図１１示すように、１つのトランジ
スタＴ１に２つのキャパシタが並列連結された単位セル
が形成される。即ち、下部電極膜６５、第１強誘電体膜
６６及び中間絶縁膜６７が第１強誘電体キャパシタＣＦ
１を構成し、上部電極膜６９、第２強誘電膜６８及び中
間電極膜６７が第２強誘電体キャパシタＣＦ２を構成す
る。結果的に、第１及び第２強誘電体キャパシタＣＦ
１，ＣＦ２が重畳されたスタックキャパシタを形成する
ことによって、キャパシタの静電容量を極大化できる。
【００５４】
【発明の効果】本発明は少なくとも３つ以上の電極層を
有する多層電極構造のスタックキャパシタを形成して、
２つの強誘電体キャパシタとして作用するようにして、
キャパシタの静電容量を極大化する効果がある。
有する多層電極構造のスタックキャパシタを形成して、
２つの強誘電体キャパシタとして作用するようにして、
キャパシタの静電容量を極大化する効果がある。
【００５５】又、多層電極構造のキャパシタを形成して
１つの単位セルが占める平面積上に２つの単位セルを形
成できるので集積度を向上できる。
１つの単位セルが占める平面積上に２つの単位セルを形
成できるので集積度を向上できる。
【図１】 本発明の第１実施形態による強誘電体メモリ
装置の製造方法を説明するための断面図である。
装置の製造方法を説明するための断面図である。
【図２】 本発明の第１実施形態による強誘電体メモリ
装置の製造方法を説明するための断面図である。
装置の製造方法を説明するための断面図である。
【図３】 本発明の第１実施形態による強誘電体メモリ
装置の製造方法を説明するための断面図である。
装置の製造方法を説明するための断面図である。
【図４】 本発明の第１実施形態による強誘電体メモリ
装置の製造方法を説明するための断面図である。
装置の製造方法を説明するための断面図である。
【図５】 本発明の第１実施形態によって形成された強
誘電体メモリセルに対する等価回路図である。
誘電体メモリセルに対する等価回路図である。
【図６】 本発明の第２実施形態によって形成された強
誘電体メモリ装置の製造方法を説明するための断面図で
ある。
誘電体メモリ装置の製造方法を説明するための断面図で
ある。
【図７】 本発明の第２実施形態によって形成された強
誘電体メモリ装置の製造方法を説明するための断面図で
ある。
誘電体メモリ装置の製造方法を説明するための断面図で
ある。
【図８】 本発明の第２実施形態によって形成された強
誘電体メモリセルに対する等価回路図である。
誘電体メモリセルに対する等価回路図である。
【図９】 本発明の第３実施形態によって形成された強
誘電体メモリ装置の製造方法を説明するための断面図で
ある。
誘電体メモリ装置の製造方法を説明するための断面図で
ある。
【図１０】 本発明の第３実施形態によって形成された
強誘電体メモリ装置の製造方法を説明するための断面図
である。
強誘電体メモリ装置の製造方法を説明するための断面図
である。
【図１１】 本発明の第３実施形態によって形成された
強誘電体メモリセルに対する等価回路図である。
強誘電体メモリセルに対する等価回路図である。
１０ 半導体基板 １２ 素子分離膜 １７ａ，１７ｂ ゲートパターン １９ａ，１９ｂ，１９ｃ ソース／ドレイン領域 ２０ スペーサ ２２，２７ 層間絶縁膜 ２５ ビットライン ３０ａ，３０ｂ コンタクトプラグ ３５，５０，６５ 下部電極 ３６，５１，６６ 第１強誘電体膜 ３７，５２，６７ 中間電極 ３８，５３，６８ 第２強誘電体膜 ３９，５４，６９ 上部電極 ４２，５７，７２ 絶縁膜 ４５，５８，７３ 金属配線 ４７，６２，６３，７６ プレートライン
Claims (23)
- 【請求項１】 半導体基板に形成された第１及び第２ス
イッチング素子と、 前記第１及び第２スイッチング素子が形成された結果物
の上に形成された層間絶縁膜と、 前記層間絶縁膜の上に順次に積層され、各々少なくとも
３つ以上の電極層を有する第１及び第２強誘電体キャパ
シタを含み、前記第１強誘電体キャパシタは前記層間絶
縁膜の上に形成された下部電極、 前記下部電極の上に形成された第１強誘電体膜及び前記
第１強誘電体膜の上に形成された中間電極を含み、前記
第２強誘電体キャパシタは前記中間電極、前記中間電極
の上に形成された第２強誘電体膜及び前記第２強誘電体
膜の上に形成された上部電極を含むことを特徴とする強
誘電体メモリ装置。 - 【請求項２】 前記第１及び第２スイッチング素子は各
々第１及び第２ＭＯＳトランジスタであることを特徴と
する請求項１に記載の強誘電体メモリ装置。 - 【請求項３】 前記下部電極は前記第１ＭＯＳトランジ
スタのソース領域に電気的に接続され、前記上部電極は
前記第２ＭＯＳトランジスタのソース領域に電気的に接
続されることを特徴とする請求項２に記載の強誘電体メ
モリ装置。 - 【請求項４】 前記中間電極に電気的に接続されたプレ
ートラインを含むことを特徴とする請求項３に記載の強
誘電体メモリ装置。 - 【請求項５】 前記中間電極は前記第１ＭＯＳトランジ
スタのソース領域及び第２ＭＯＳトランジスタのソース
領域のうち、いずれか１つに電気的に接続されることを
特徴とする請求項２に記載の強誘電体メモリ装置。 - 【請求項６】 前記下部電極及び前記上部電極に各々電
気的に接続された第１及び第２プレートラインを含むこ
とを特徴とする請求項５に記載の強誘電体メモリ装置。 - 【請求項７】 前記下部電極及び前記上部電極は前記第
１ＭＯＳトランジスタのソース領域及び第２ＭＯＳトラ
ンジスタのソース領域のうち、いずれか１つに電気的に
接続されることを特徴とする請求項２に記載の強誘電体
メモリ装置。 - 【請求項８】 前記中間電極に電気的に接続されたプレ
ートラインを含むことを特徴とする請求項７に記載の強
誘電体メモリ装置。 - 【請求項９】 半導体基板の上に第１スイッチング素子
及び第２スイッチング素子を形成する段階と、 前記第１及び第２スイッチング素子を覆う層間絶縁膜を
形成する段階と、 前記層間絶縁膜の内部に前記第１及び第２スイッチング
素子に各々接続される第１コンタクトプラグ及び第２コ
ンタクトプラグを形成する段階と、 前記層間絶縁膜の上に前記第１コンタクトプラグに接続
される下部電極、第１強誘電体膜、中間電極、第２強誘
電体膜及び上部電極が順次に積層されたキャパシタを形
成する段階と、 前記キャパシタ、前記第２コンタクトプラグ及び前記層
間絶縁膜を覆う絶縁膜を形成する段階と、 前記絶縁膜の内部に前記第２コンタクトプラグに前記上
部電極を接続する配線を形成する段階とを含むことを特
徴とする強誘電体メモリ装置の製造方法。 - 【請求項１０】 前記絶縁膜の内部に前記中間電極に接
続されるプレートラインを形成する段階を含むことを特
徴とする請求項９に記載の強誘電体メモリ装置の製造方
法。 - 【請求項１１】 前記下部電極、中間電極及び上部電極
は白金膜、イリジウム膜、イリジウム酸化膜、ルテニウ
ム膜及びＬＳＣＯ膜のうち、いずれか１つで形成するこ
とを特徴とする請求項９に記載の強誘電体メモリ装置の
製造方法。 - 【請求項１２】 前記下部電極はチタン膜、チタン窒化
膜、イリジウム膜、イリジウム酸化膜及び白金膜が順次
に蒸着された多層構造で形成することを特徴とする請求
項１１に記載の強誘電体メモリ装置の製造方法。 - 【請求項１３】 前記強誘電体膜はＰＺＴ膜、ＰＬＺＴ
膜、 ＳＢＴ膜及びＢＬＴ膜のうち、いずれか１つで形
成することを特徴とする請求項９に記載の強誘電体メモ
リ装置の製造方法。 - 【請求項１４】 半導体基板にスイッチング素子を形成
する段階と、 前記スイッチング素子を覆う層間絶縁膜を形成する段階
と、 前記層間絶縁膜の内部に前記スイッチング素子に接続す
るコンタクトプラグを形成する段階と、 前記層間絶縁膜の上に下部電極、第１強誘電体膜、中間
電極、第２強誘電体膜及び上部電極が順次に積層された
第１及び第２キャパシタを形成する段階と、 前記キャパシタ、前記コンタクトプラグ及び前記層間絶
縁膜を覆う絶縁膜を形成する段階と、 前記絶縁膜の内部に前記コンタクトプラグに前記中間電
極を接続する配線を形成する段階とを含むことを特徴と
する強誘電体メモリ装置の製造方法。 - 【請求項１５】 前記絶縁膜の内部に前記下部電極に接
続する第１プレートライン及び前記上部電極に接続する
第２プレートラインを形成する段階を含むことを特徴と
する請求項１４に記載の強誘電体メモリ装置の製造方
法。 - 【請求項１６】 前記下部電極、中間電極及び上部電極
は白金膜、イリジウム酸化膜、ルテニウム酸化膜及びＬ
ＳＣＯ膜のうち、いずれか１つで形成することを特徴と
する請求項１４に記載の強誘電体メモリ装置の製造方
法。 - 【請求項１７】 前記下部電極はチタン膜、チタン窒化
膜、イリジウム膜、イリジウム酸化膜及び白金膜が順次
に蒸着された多層構造で形成することを特徴とする請求
項１６に記載の強誘電体メモリ装置の製造方法。 - 【請求項１８】 前記強誘電体膜はＰＺＴ膜、ＰＬＺＴ
膜、 ＳＢＴ膜及びＢＬＴ膜のうち、いずれか１つで形
成することを特徴とする請求項１４に記載の強誘電体メ
モリ装置の製造方法。 - 【請求項１９】 半導体基板にスイッチング素子を形成
する段階と、 前記スイッチング素子を覆う層間絶縁膜を形成する段階
と、 前記層間絶縁膜の内部に前記スイッチング素子に接続す
るコンタクトプラグを形成する段階と、 前記層間絶縁膜の上に前記コンタクトプラグに接続する
下部電極、第１強誘電体膜、中間電極、第２強誘電体膜
及び上部電極が順次に積層された第１及び第２キャパシ
タを形成する段階と、 前記キャパシタ及び前記層間絶縁膜を覆う絶縁膜を形成
する段階と、 前記絶縁膜の内部に前記下部電極及び前記上部電極を接
続する配線を形成する段階とを含むことを特徴とする請
求項１４に記載の強誘電体メモリ装置の製造方法。 - 【請求項２０】 前記絶縁膜の内部に前記中間電極に接
続するプレートラインを形成する段階を含むことを特徴
とする請求項１９に記載の強誘電体メモリ装置の製造方
法。 - 【請求項２１】 前記下部電極、中間電極及び上部電極
は白金膜、イリジウム酸化膜、ルテニウム酸化膜及びＬ
ＳＣＯ膜のうち、いずれか１つで形成することを特徴と
する請求項１９に記載の強誘電体メモリ装置の製造方
法。 - 【請求項２２】 前記下部電極はチタン膜、チタン窒化
膜、イリジウム膜、イリジウム酸化膜及び白金膜が順次
に蒸着された多層構造で形成することを特徴とする請求
項２１に記載の強誘電体メモリ装置の製造方法。 - 【請求項２３】 前記強誘電体膜はＰＺＴ膜、ＰＬＺＴ
膜、 ＳＢＴ膜及びＢＬＴ膜のうち、いずれか１つで形
成すること特徴とする請求項１９に記載の強誘電体メモ
リ装置の製造方法。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2000-0069282A KR100389032B1 (ko) | 2000-11-21 | 2000-11-21 | 강유전체 메모리 장치 및 그의 제조 방법 |
| KR200069282 | 2000-11-21 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002208679A true JP2002208679A (ja) | 2002-07-26 |
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