JPH03142973A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH03142973A
JPH03142973A JP1282371A JP28237189A JPH03142973A JP H03142973 A JPH03142973 A JP H03142973A JP 1282371 A JP1282371 A JP 1282371A JP 28237189 A JP28237189 A JP 28237189A JP H03142973 A JPH03142973 A JP H03142973A
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JP
Japan
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ferroelectric
indicates
wiring layer
film
ferroelectric substance
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Pending
Application number
JP1282371A
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English (en)
Inventor
Koji Kato
加藤 晃次
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
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Publication date
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    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C11/00Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B53/00Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors

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  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 【産業上の利用分野] 本発明は、強誘電体を用いた、電気的に書き換え可能な
、不揮発性の半導体記憶装置に関するものである。
[発明の概要] 本発明は、強誘電体を用いた不揮発性半導体記憶装置に
おいて、メモリセルに、並列接続された2個、もしくは
それ以上の、キャパシタを用いたことにより、書き込み
/読み出しに要する時間を短縮したものである。
[従来の技術] 従来の半導体不揮発性メモリとしては、絶縁ゲート中の
トラップまたは浮遊ゲートにシリコン基板からの電荷を
注入することによりシリコン基板の表面ポテンシャルが
変調される現象を用いた、MIS型トランジスターが一
般に使用されており、EPROM (紫外線消去型不揮
発性メモリ)やEEPROM (電気的書き換え可能型
不揮発性メモリ)などとして実用化されている。
[発明が解決しようとする課M] しかしこれらの不揮発性メモリは、情報の書き換え電圧
が、通常約20V前後と高いことや、書き換え時間が非
常に長い(例えばEEPROMの場合数+m5ec)な
どの欠点を有す。また、情報の書き換え回数が、約10
6同種度であり、非常に少なく、繰り返し使用する場合
には問題が多い。
電気的に分極が反転可能である強誘電体を用いた、不揮
発性メモリについては、書き込み時間と読み出し時間が
原理的にほぼ同じであり、また電源を切っても分極は保
持されるため、理想的な不揮発性メモリとなる可能性を
有する。このような強誘電体を用いた不揮発性メモリに
ついては、例えば米国特許4149302の様に、シリ
コン基板上に強誘電体からなるキャパシタを集積した構
造や、米国特許3832700のようにMIS型トラン
ジスタのゲート部分に強誘電体膜を配置した不揮発性メ
モリなどの提案がなされている。しかし、実際には、強
誘電体膜の分極反転に時間がかかったり、集積化に適さ
なかったりしたために実用化には、いまだ至っていない
。そこで本発明はこのような課題を解決するもので、そ
の目的とする所は、強誘電体膜の分極反転に要する時間
を短縮し、書き込本 読み出しに要する時間を短くする
ことによって、高速の不揮発性メモリを提供する所にあ
る。
[課題を解決するための手段] 1つのメモリセルに、並列接続された、2個もしくはそ
れ以上の、強誘電体を用いたキャパシタを有することを
特徴とする。
[実施例] 第1図は本発明の実施例による、半導体記憶装置の主要
工程図である。
第2図(a)は従来の技術による、半導体記憶装置の主
要回路の等価回路図であり、第2図(b)は本発明の実
施例による、半導体記憶装置の主要回路の等価回路であ
る。
第3図(a)は従来の技術による、半導体記憶装置のキ
ャパシタの平面図であり、第3図(b)は本発明の実施
例による、半導体記憶装置のキャパシタの平面図である
1は半導体基板を示し、2は素子分R#膜を示し、3.
4はn型拡散層によるソース、ドレイン領域を示し、5
はゲート膜を示し、6はゲート電極を示し、7は眉間絶
縁膜を示し、8は接続穴(以下、コンタクトホールと称
す〉を示し、9は下部電極を示し、10−1及び、10
−2は強誘電体膜を示し、11及び、11−1.11−
2は上部電極を示し、12は層間絶縁膜を示し、13は
上部電極の配線層を示し、14は分極反転した部分を示
す。
さて、従来の強誘電体膜を用いた、不揮発性メモリの構
造としては、第2図(a)の如く、メモリセルのキャパ
シタには、メモリセルとしての静電容量を確保するのに
、必要十分な面積を持った、1つのキャパシタを用いて
いた。この様な構造でつくられた不揮発性メモリの特性
は、例えば、書き込み/読み出しに要する時間に着目し
てみると、約lμsもあった。この原因を詳細に調べて
みると、第3図(a)の如く、強誘電体膜の分極反転が
、電極の中心部から周辺部に向かって、徐々に広がって
行くことによることがわかった。そこで、本実施例のよ
うに、1つのメモリセルとしての静電容量を確保するた
め、例えば、第1図(C)及び、第2図(b)の如く、
面積を2分の1としたキャパシタを、2個並列接続する
ことにより、第3図(b)の如く、電極の中心部から周
辺部への距離が短縮されるため、書き込み/読み出し時
間が、約0. 6μsと改善された。また、この効果は
、同一の静電容量を確保することができれば、より小さ
なキャパシタを、より多数並列接続することによっても
実現されることは言うまでもない。
以下第1図に従い、本発明の半導体装置を説明する。こ
こでは説明の都合上、p型Si基板上に作られたMOS
トランジスタのソース、或はドレインに、本発明のキャ
パシタを接続した例につき説明する。
(第1図(a))  1は、例えば、p型のSi基板で
あり、例えば20Ω・cmの比抵抗の基板を用いる。2
は素子分離用の絶縁膜であり、例えばLOCO3法によ
り、約6000人形成する。
6はゲート電極となる、例えばポリSiであり、例えば
4000人の膜厚で形成する。3と4はMOSトランジ
スタのソース、ドレインとなるn型拡散層であり、例え
ばイオン注入法により、リンを4X10”cm−2注入
することにより形成する。
5はゲート膜であり、例えば300人の厚みに形成する
。7はゲート電極と、下部電極を分離するための層間絶
縁膜であり、例えばS i O2を例えば気相成長法に
より、例えば6000人形成する。
8は7に設けられた、4と下部電極とのコンタクトホー
ルである。ここまでの工程においては、従末技術を用い
て製造することは十分に可能である。
そして、次に強誘電体膜の下部電極として、9の如く、
例えばA1を、例えばスパッタ法により、例えば1μm
形成する。そして、従来技術である露光技術を用いて、
第1図(a)の如く所定のパターンを形成する。9の電
極としては、その徨に形成する強誘電体膜の結晶性に影
響するため、例えばptを使ったりしても良い。
(第1図(b〉) 次に、強誘電体膜10−1、及び1
0−2として、例えば、P b T i Osを、例え
ばスパッタ法により、例えば5000人形成し、例えば
N2雰囲気中で550” Cで、1時間アニールする。
次に上部電極11−1、及び11−2として、例えばA
1を、例えば5000人、例えばスパッタ法により形成
する。次に、10の強誘電体膜と、11−1、及び11
−2の上部電極を、従来の露光技術を用い、所定のパタ
ーンに形成する。
(第1図(C))  12は下部電極9と、上部電極1
1−1、及び11−2と配線N113とを分離するため
の層間絶縁膜であり、例えばSiO2を例えば気相成長
法により、例えば6000人形成する。
次に、従来の露光技術により、上部電極11と配線層1
3とのコンタクトホールを形成し、配線層13として、
例えばAIを、例えば5000人、例えばスパッタ法に
より形成する。最後に、従来の露光技術を用い、上部電
極を並列接続とするよう、配線W113のパターンを形
成し、本発明の構造を得る。
[発明の効果] 以上述べてきたように、本発明の半導体装置によれば、
1つのメモリセルに、並列接続された2個、もしくはそ
れ以上のキャパシタを用いたため、書き込み/読み出し
時間が短縮され、優れた半導体記憶装置を提供すること
ができるという効果を有する。
【図面の簡単な説明】
第1図(a)〜(C)は、本発明の実施例による、半導
体装置の主要工程断面図である。 第2図(a)は従来の技術による、半導体記憶装置の主
要回路の等価回路図であり、第2図(b)は、本発明の
実施例による、半導体記憶装置の主要回路の等価回路図
である。 第3図(a)は従来の技術による、半導体記憶装置のキ
ャパシタの平面図であり、第3図(b)は本発明の実施
例による、半導体記憶装置のキャパシタの平面図である
。 1・・・◆ 2・・・ ・・ 3.4・・・・・・・ 5・・・ ・・・・ 6・・・・・・・・ 7・ ・・・・・・・ 8・・・・・・・・・ 9・・・・・・・・ 10−1.10−2・ 11.11−1.11 12・・・ ・・・ 13・・・・・・・・ ・Si基板 ・・素子骨aPI ・n型拡散層 ・ゲート膜 ・ゲート電極 ・・層間絶縁膜 ・コンタクトホール ・下部電極 ・強誘電体膜 −2・・・上部電極 ・層降絶縁膜 ・・配線層 ・分極反転した部分 以 上

Claims (1)

    【特許請求の範囲】
  1. 1つのメモリセルに、並列接続された、2個もしくはそ
    れ以上の、強誘電体を用いたキャパシタを有することを
    特徴とする半導体記憶装置。
JP1282371A 1989-10-30 1989-10-30 半導体記憶装置 Pending JPH03142973A (ja)

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JP1282371A JPH03142973A (ja) 1989-10-30 1989-10-30 半導体記憶装置

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