JPH03142973A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH03142973A JPH03142973A JP1282371A JP28237189A JPH03142973A JP H03142973 A JPH03142973 A JP H03142973A JP 1282371 A JP1282371 A JP 1282371A JP 28237189 A JP28237189 A JP 28237189A JP H03142973 A JPH03142973 A JP H03142973A
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- 239000004065 semiconductor Substances 0.000 title claims description 19
- 230000015654 memory Effects 0.000 claims abstract description 19
- 239000003990 capacitor Substances 0.000 claims abstract description 16
- 239000000463 material Substances 0.000 claims description 6
- 230000010287 polarization Effects 0.000 abstract description 7
- 239000012299 nitrogen atmosphere Substances 0.000 abstract description 2
- 239000000126 substance Substances 0.000 abstract 4
- 238000000137 annealing Methods 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 10
- 239000000758 substrate Substances 0.000 description 8
- 238000010586 diagram Methods 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 4
- 239000011229 interlayer Substances 0.000 description 4
- 238000004544 sputter deposition Methods 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 229910052681 coesite Inorganic materials 0.000 description 2
- 229910052906 cristobalite Inorganic materials 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000007687 exposure technique Methods 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 229910052682 stishovite Inorganic materials 0.000 description 2
- 229910052905 tridymite Inorganic materials 0.000 description 2
- 238000001947 vapour-phase growth Methods 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 210000000988 bone and bone Anatomy 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 238000003892 spreading Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
【産業上の利用分野］
本発明は、強誘電体を用いた、電気的に書き換え可能な
、不揮発性の半導体記憶装置に関するものである。
、不揮発性の半導体記憶装置に関するものである。
［発明の概要］
本発明は、強誘電体を用いた不揮発性半導体記憶装置に
おいて、メモリセルに、並列接続された２個、もしくは
それ以上の、キャパシタを用いたことにより、書き込み
／読み出しに要する時間を短縮したものである。
おいて、メモリセルに、並列接続された２個、もしくは
それ以上の、キャパシタを用いたことにより、書き込み
／読み出しに要する時間を短縮したものである。
［従来の技術］
従来の半導体不揮発性メモリとしては、絶縁ゲート中の
トラップまたは浮遊ゲートにシリコン基板からの電荷を
注入することによりシリコン基板の表面ポテンシャルが
変調される現象を用いた、ＭＩＳ型トランジスターが一
般に使用されており、ＥＰＲＯＭ （紫外線消去型不揮
発性メモリ）やＥＥＰＲＯＭ （電気的書き換え可能型
不揮発性メモリ）などとして実用化されている。
トラップまたは浮遊ゲートにシリコン基板からの電荷を
注入することによりシリコン基板の表面ポテンシャルが
変調される現象を用いた、ＭＩＳ型トランジスターが一
般に使用されており、ＥＰＲＯＭ （紫外線消去型不揮
発性メモリ）やＥＥＰＲＯＭ （電気的書き換え可能型
不揮発性メモリ）などとして実用化されている。
［発明が解決しようとする課Ｍ］
しかしこれらの不揮発性メモリは、情報の書き換え電圧
が、通常約２０Ｖ前後と高いことや、書き換え時間が非
常に長い（例えばＥＥＰＲＯＭの場合数＋ｍ５ｅｃ）な
どの欠点を有す。また、情報の書き換え回数が、約１０
６同種度であり、非常に少なく、繰り返し使用する場合
には問題が多い。
が、通常約２０Ｖ前後と高いことや、書き換え時間が非
常に長い（例えばＥＥＰＲＯＭの場合数＋ｍ５ｅｃ）な
どの欠点を有す。また、情報の書き換え回数が、約１０
６同種度であり、非常に少なく、繰り返し使用する場合
には問題が多い。
電気的に分極が反転可能である強誘電体を用いた、不揮
発性メモリについては、書き込み時間と読み出し時間が
原理的にほぼ同じであり、また電源を切っても分極は保
持されるため、理想的な不揮発性メモリとなる可能性を
有する。このような強誘電体を用いた不揮発性メモリに
ついては、例えば米国特許４１４９３０２の様に、シリ
コン基板上に強誘電体からなるキャパシタを集積した構
造や、米国特許３８３２７００のようにＭＩＳ型トラン
ジスタのゲート部分に強誘電体膜を配置した不揮発性メ
モリなどの提案がなされている。しかし、実際には、強
誘電体膜の分極反転に時間がかかったり、集積化に適さ
なかったりしたために実用化には、いまだ至っていない
。そこで本発明はこのような課題を解決するもので、そ
の目的とする所は、強誘電体膜の分極反転に要する時間
を短縮し、書き込本 読み出しに要する時間を短くする
ことによって、高速の不揮発性メモリを提供する所にあ
る。
発性メモリについては、書き込み時間と読み出し時間が
原理的にほぼ同じであり、また電源を切っても分極は保
持されるため、理想的な不揮発性メモリとなる可能性を
有する。このような強誘電体を用いた不揮発性メモリに
ついては、例えば米国特許４１４９３０２の様に、シリ
コン基板上に強誘電体からなるキャパシタを集積した構
造や、米国特許３８３２７００のようにＭＩＳ型トラン
ジスタのゲート部分に強誘電体膜を配置した不揮発性メ
モリなどの提案がなされている。しかし、実際には、強
誘電体膜の分極反転に時間がかかったり、集積化に適さ
なかったりしたために実用化には、いまだ至っていない
。そこで本発明はこのような課題を解決するもので、そ
の目的とする所は、強誘電体膜の分極反転に要する時間
を短縮し、書き込本 読み出しに要する時間を短くする
ことによって、高速の不揮発性メモリを提供する所にあ
る。
［課題を解決するための手段］
１つのメモリセルに、並列接続された、２個もしくはそ
れ以上の、強誘電体を用いたキャパシタを有することを
特徴とする。
れ以上の、強誘電体を用いたキャパシタを有することを
特徴とする。
［実施例］
第１図は本発明の実施例による、半導体記憶装置の主要
工程図である。
工程図である。
第２図（ａ）は従来の技術による、半導体記憶装置の主
要回路の等価回路図であり、第２図（ｂ）は本発明の実
施例による、半導体記憶装置の主要回路の等価回路であ
る。
要回路の等価回路図であり、第２図（ｂ）は本発明の実
施例による、半導体記憶装置の主要回路の等価回路であ
る。
第３図（ａ）は従来の技術による、半導体記憶装置のキ
ャパシタの平面図であり、第３図（ｂ）は本発明の実施
例による、半導体記憶装置のキャパシタの平面図である
。
ャパシタの平面図であり、第３図（ｂ）は本発明の実施
例による、半導体記憶装置のキャパシタの平面図である
。
１は半導体基板を示し、２は素子分Ｒ＃膜を示し、３．
４はｎ型拡散層によるソース、ドレイン領域を示し、５
はゲート膜を示し、６はゲート電極を示し、７は眉間絶
縁膜を示し、８は接続穴（以下、コンタクトホールと称
す〉を示し、９は下部電極を示し、１０−１及び、１０
−２は強誘電体膜を示し、１１及び、１１−１．１１−
２は上部電極を示し、１２は層間絶縁膜を示し、１３は
上部電極の配線層を示し、１４は分極反転した部分を示
す。
４はｎ型拡散層によるソース、ドレイン領域を示し、５
はゲート膜を示し、６はゲート電極を示し、７は眉間絶
縁膜を示し、８は接続穴（以下、コンタクトホールと称
す〉を示し、９は下部電極を示し、１０−１及び、１０
−２は強誘電体膜を示し、１１及び、１１−１．１１−
２は上部電極を示し、１２は層間絶縁膜を示し、１３は
上部電極の配線層を示し、１４は分極反転した部分を示
す。
さて、従来の強誘電体膜を用いた、不揮発性メモリの構
造としては、第２図（ａ）の如く、メモリセルのキャパ
シタには、メモリセルとしての静電容量を確保するのに
、必要十分な面積を持った、１つのキャパシタを用いて
いた。この様な構造でつくられた不揮発性メモリの特性
は、例えば、書き込み／読み出しに要する時間に着目し
てみると、約ｌμｓもあった。この原因を詳細に調べて
みると、第３図（ａ）の如く、強誘電体膜の分極反転が
、電極の中心部から周辺部に向かって、徐々に広がって
行くことによることがわかった。そこで、本実施例のよ
うに、１つのメモリセルとしての静電容量を確保するた
め、例えば、第１図（Ｃ）及び、第２図（ｂ）の如く、
面積を２分の１としたキャパシタを、２個並列接続する
ことにより、第３図（ｂ）の如く、電極の中心部から周
辺部への距離が短縮されるため、書き込み／読み出し時
間が、約０． ６μｓと改善された。また、この効果は
、同一の静電容量を確保することができれば、より小さ
なキャパシタを、より多数並列接続することによっても
実現されることは言うまでもない。
造としては、第２図（ａ）の如く、メモリセルのキャパ
シタには、メモリセルとしての静電容量を確保するのに
、必要十分な面積を持った、１つのキャパシタを用いて
いた。この様な構造でつくられた不揮発性メモリの特性
は、例えば、書き込み／読み出しに要する時間に着目し
てみると、約ｌμｓもあった。この原因を詳細に調べて
みると、第３図（ａ）の如く、強誘電体膜の分極反転が
、電極の中心部から周辺部に向かって、徐々に広がって
行くことによることがわかった。そこで、本実施例のよ
うに、１つのメモリセルとしての静電容量を確保するた
め、例えば、第１図（Ｃ）及び、第２図（ｂ）の如く、
面積を２分の１としたキャパシタを、２個並列接続する
ことにより、第３図（ｂ）の如く、電極の中心部から周
辺部への距離が短縮されるため、書き込み／読み出し時
間が、約０． ６μｓと改善された。また、この効果は
、同一の静電容量を確保することができれば、より小さ
なキャパシタを、より多数並列接続することによっても
実現されることは言うまでもない。
以下第１図に従い、本発明の半導体装置を説明する。こ
こでは説明の都合上、ｐ型Ｓｉ基板上に作られたＭＯＳ
トランジスタのソース、或はドレインに、本発明のキャ
パシタを接続した例につき説明する。
こでは説明の都合上、ｐ型Ｓｉ基板上に作られたＭＯＳ
トランジスタのソース、或はドレインに、本発明のキャ
パシタを接続した例につき説明する。
（第１図（ａ）） １は、例えば、ｐ型のＳｉ基板で
あり、例えば２０Ω・ｃｍの比抵抗の基板を用いる。２
は素子分離用の絶縁膜であり、例えばＬＯＣＯ３法によ
り、約６０００人形成する。
あり、例えば２０Ω・ｃｍの比抵抗の基板を用いる。２
は素子分離用の絶縁膜であり、例えばＬＯＣＯ３法によ
り、約６０００人形成する。
６はゲート電極となる、例えばポリＳｉであり、例えば
４０００人の膜厚で形成する。３と４はＭＯＳトランジ
スタのソース、ドレインとなるｎ型拡散層であり、例え
ばイオン注入法により、リンを４Ｘ１０”ｃｍ−２注入
することにより形成する。
４０００人の膜厚で形成する。３と４はＭＯＳトランジ
スタのソース、ドレインとなるｎ型拡散層であり、例え
ばイオン注入法により、リンを４Ｘ１０”ｃｍ−２注入
することにより形成する。
５はゲート膜であり、例えば３００人の厚みに形成する
。７はゲート電極と、下部電極を分離するための層間絶
縁膜であり、例えばＳ ｉ Ｏ２を例えば気相成長法に
より、例えば６０００人形成する。
。７はゲート電極と、下部電極を分離するための層間絶
縁膜であり、例えばＳ ｉ Ｏ２を例えば気相成長法に
より、例えば６０００人形成する。
８は７に設けられた、４と下部電極とのコンタクトホー
ルである。ここまでの工程においては、従末技術を用い
て製造することは十分に可能である。
ルである。ここまでの工程においては、従末技術を用い
て製造することは十分に可能である。
そして、次に強誘電体膜の下部電極として、９の如く、
例えばＡ１を、例えばスパッタ法により、例えば１μｍ
形成する。そして、従来技術である露光技術を用いて、
第１図（ａ）の如く所定のパターンを形成する。９の電
極としては、その徨に形成する強誘電体膜の結晶性に影
響するため、例えばｐｔを使ったりしても良い。
例えばＡ１を、例えばスパッタ法により、例えば１μｍ
形成する。そして、従来技術である露光技術を用いて、
第１図（ａ）の如く所定のパターンを形成する。９の電
極としては、その徨に形成する強誘電体膜の結晶性に影
響するため、例えばｐｔを使ったりしても良い。
（第１図（ｂ〉） 次に、強誘電体膜１０−１、及び１
０−２として、例えば、Ｐ ｂ Ｔ ｉ Ｏｓを、例え
ばスパッタ法により、例えば５０００人形成し、例えば
Ｎ２雰囲気中で５５０” Ｃで、１時間アニールする。
０−２として、例えば、Ｐ ｂ Ｔ ｉ Ｏｓを、例え
ばスパッタ法により、例えば５０００人形成し、例えば
Ｎ２雰囲気中で５５０” Ｃで、１時間アニールする。
次に上部電極１１−１、及び１１−２として、例えばＡ
１を、例えば５０００人、例えばスパッタ法により形成
する。次に、１０の強誘電体膜と、１１−１、及び１１
−２の上部電極を、従来の露光技術を用い、所定のパタ
ーンに形成する。
１を、例えば５０００人、例えばスパッタ法により形成
する。次に、１０の強誘電体膜と、１１−１、及び１１
−２の上部電極を、従来の露光技術を用い、所定のパタ
ーンに形成する。
（第１図（Ｃ）） １２は下部電極９と、上部電極１
１−１、及び１１−２と配線Ｎ１１３とを分離するため
の層間絶縁膜であり、例えばＳｉＯ２を例えば気相成長
法により、例えば６０００人形成する。
１−１、及び１１−２と配線Ｎ１１３とを分離するため
の層間絶縁膜であり、例えばＳｉＯ２を例えば気相成長
法により、例えば６０００人形成する。
次に、従来の露光技術により、上部電極１１と配線層１
３とのコンタクトホールを形成し、配線層１３として、
例えばＡＩを、例えば５０００人、例えばスパッタ法に
より形成する。最後に、従来の露光技術を用い、上部電
極を並列接続とするよう、配線Ｗ１１３のパターンを形
成し、本発明の構造を得る。
３とのコンタクトホールを形成し、配線層１３として、
例えばＡＩを、例えば５０００人、例えばスパッタ法に
より形成する。最後に、従来の露光技術を用い、上部電
極を並列接続とするよう、配線Ｗ１１３のパターンを形
成し、本発明の構造を得る。
［発明の効果］
以上述べてきたように、本発明の半導体装置によれば、
１つのメモリセルに、並列接続された２個、もしくはそ
れ以上のキャパシタを用いたため、書き込み／読み出し
時間が短縮され、優れた半導体記憶装置を提供すること
ができるという効果を有する。
１つのメモリセルに、並列接続された２個、もしくはそ
れ以上のキャパシタを用いたため、書き込み／読み出し
時間が短縮され、優れた半導体記憶装置を提供すること
ができるという効果を有する。
第１図（ａ）〜（Ｃ）は、本発明の実施例による、半導
体装置の主要工程断面図である。 第２図（ａ）は従来の技術による、半導体記憶装置の主
要回路の等価回路図であり、第２図（ｂ）は、本発明の
実施例による、半導体記憶装置の主要回路の等価回路図
である。 第３図（ａ）は従来の技術による、半導体記憶装置のキ
ャパシタの平面図であり、第３図（ｂ）は本発明の実施
例による、半導体記憶装置のキャパシタの平面図である
。 １・・・◆ ２・・・ ・・ ３．４・・・・・・・ ５・・・ ・・・・ ６・・・・・・・・ ７・ ・・・・・・・ ８・・・・・・・・・ ９・・・・・・・・ １０−１．１０−２・ １１．１１−１．１１ １２・・・ ・・・ １３・・・・・・・・ ・Ｓｉ基板 ・・素子骨ａＰＩ ・ｎ型拡散層 ・ゲート膜 ・ゲート電極 ・・層間絶縁膜 ・コンタクトホール ・下部電極 ・強誘電体膜 −２・・・上部電極 ・層降絶縁膜 ・・配線層 ・分極反転した部分 以 上
体装置の主要工程断面図である。 第２図（ａ）は従来の技術による、半導体記憶装置の主
要回路の等価回路図であり、第２図（ｂ）は、本発明の
実施例による、半導体記憶装置の主要回路の等価回路図
である。 第３図（ａ）は従来の技術による、半導体記憶装置のキ
ャパシタの平面図であり、第３図（ｂ）は本発明の実施
例による、半導体記憶装置のキャパシタの平面図である
。 １・・・◆ ２・・・ ・・ ３．４・・・・・・・ ５・・・ ・・・・ ６・・・・・・・・ ７・ ・・・・・・・ ８・・・・・・・・・ ９・・・・・・・・ １０−１．１０−２・ １１．１１−１．１１ １２・・・ ・・・ １３・・・・・・・・ ・Ｓｉ基板 ・・素子骨ａＰＩ ・ｎ型拡散層 ・ゲート膜 ・ゲート電極 ・・層間絶縁膜 ・コンタクトホール ・下部電極 ・強誘電体膜 −２・・・上部電極 ・層降絶縁膜 ・・配線層 ・分極反転した部分 以 上
Claims (1)
- １つのメモリセルに、並列接続された、２個もしくはそ
れ以上の、強誘電体を用いたキャパシタを有することを
特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1282371A JPH03142973A (ja) | 1989-10-30 | 1989-10-30 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1282371A JPH03142973A (ja) | 1989-10-30 | 1989-10-30 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03142973A true JPH03142973A (ja) | 1991-06-18 |
Family
ID=17651535
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1282371A Pending JPH03142973A (ja) | 1989-10-30 | 1989-10-30 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03142973A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1995026570A1 (fr) * | 1994-03-29 | 1995-10-05 | Olympus Optical Co., Ltd. | Dispositif a memoire ferro-electrique |
| WO1996017386A1 (en) * | 1994-11-28 | 1996-06-06 | Northern Telecom Limited | A capacitor for an integrated circuit and method of formation thereof, and a method of adding on-chip capacitors to an integrated circuit |
| EP0809290A2 (en) * | 1996-05-22 | 1997-11-26 | International Business Machines Corporation | Multi-layer interconnect for integrated circuit |
| JP2002208679A (ja) * | 2000-11-21 | 2002-07-26 | Samsung Electronics Co Ltd | 強誘電体メモリ装置及びその製造方法 |
| US6940741B2 (en) | 1990-08-03 | 2005-09-06 | Hitachi, Ltd. | Semiconductor memory device and methods of operation thereof |
| JP2008047931A (ja) * | 2007-09-18 | 2008-02-28 | Toshiba Corp | 半導体装置の製造方法 |
-
1989
- 1989-10-30 JP JP1282371A patent/JPH03142973A/ja active Pending
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