KR100707181B1 - 듀얼 스토리지 노드를 구비하는 반도체 메모리 장치와 그제조 및 동작 방법 - Google Patents

듀얼 스토리지 노드를 구비하는 반도체 메모리 장치와 그제조 및 동작 방법 Download PDF

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Abstract

듀얼 스토리지 노드를 구비하는 반도체 메모리 장치와 그 제조 및 동작 방법에 관해 개시되어 있다. 여기서 본 발명은 기판, 상기 기판에 형성된 제1 트랜지스터, 상기 제1 트랜지스터의 소오스에 연결된 제1 스토리지 노드(storage node), 상기 제1 트랜지스터의 드레인 영역에 연결된 제2 스토리지 노드 및 상기 제1 및 제2 스토리지 노드에 동시에 접촉된 플레이트 라인을 구비하는 것을 특징으로 하는 반도체 메모리 장치와 그 제조 및 동작 방법을 제공한다.

Description

듀얼 스토리지 노드를 구비하는 반도체 메모리 장치와 그 제조 및 동작 방법{Semiconductor memory device with dual storage node and methods of manufacturing and operating the same}
도 1은 종래 기술에 의한 반도체 메모리 장치의 단면도이다.
도 2는 본 발명의 실시예에 의한 듀얼 스토리지 노드를 구비하는 반도체 메모리 장치의 단면도이다.
도 3은 도 2의 반도체 메모리 장치로 구성한 NAND형 메모리 장치를 개략적으로 나타낸 단면도이다.
도 4 내지 도 11은 도 2의 반도체 메모리 장치의 제조 방법을 단계별로 나타낸 단면도들이다.
도 12 내지 도 15는 도 3에 도시한 NAND형 메모리 장치에 2비트 데이트를 기록하는 예를 나타낸 단면도이다.
도 16은 본 발명의 다른 실시예에 의한 듀얼 스토리지 노드를 구비하는 반도체 메모리 장치의 단면도이다.
도 17은 본 발명의 듀얼 스토리지 노드를 구비하는 반도체 메모리 장치의 등가 회로도이다.
*도면의 주요부분에 대한 부호의 설명*
40:기판 42:소오스 영역
44:드레인 영역 46:게이트 적층물
48:층간 절연층 50, 52:제1 및 제2 도전성 플러그
53:도전층 54, 56:제1 및 제2 하부전극
58:유전층 60:상부전극
62, 62a, 62b, 92:플레이트 라인 70:식각 저지층
80:하부전극 82, 88:절연층
84:스토리지 노드층 86:상부전극
90:비어홀 100:트랜지스터 영역
102:스토리지 노드
A1, A2:유전층(58)의 제1 및 제2 부분 b1, b2: 제1 및 제2 비어홀
B1-B4:비트라인 C1, C2:제1 및 제2 커패시터
h1, h2:제1 및 제2 콘택홀 L1, L2, L3:제1 내지 제3 층간 절연층
P1-P5:플레이트 라인 T1, T2, T3:제1 내지 제3 트랜지스터
S1, S2:제1 및 제2 스토리지 노드 S:적층물
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로써, 보다 자세하게는 듀얼 스토리지 노드를 구비하는 반도체 메모리 장치와 그 제조 및 동작 방법에 관한 것이다.
반도체 메모리 장치는 크게 휘발성 메모리 장치와 불휘발성 메모리 장치로 나눌 수 있다. 휘발성 메모리 장치는 말 그대로 전원 공급이 끊어지면 저장된 데이터가 휘발되는 곧 사라지는 메모리 장치를 말한다. 따라서 휘발성 메모리 장치의 경우, 저장된 데이터를 계속 유지하기 위해서 전원을 계속 공급할 필요가 있다. 대표적인 휘발성 메모리 장치로 DRAM을 들 수 있다. 불휘발성 메모리 장치는 전원 공급이 끊어지더라도 저장된 데이터가 사라지지 않고, 저장된 상태 그대로 유지되는 메모리 장치를 말한다. 불휘발성 메모리 장치로는 플래시 메모리 장치를 들 수 있다.
휘발성 메모리 장치와 불휘발성 메모리 장치의 장점과 단점은 상호 보완적인 관계에 있다. 이에 따라 휘발성 메모리 장치와 불휘발성 메모리 장치의 장점만을 갖는 메모리 장치에 대한 관심이 높아지면서 다양한 메모리 장치가 소개되고 있고, 도 1은 현재까지 소개된 메모리 장치 중 하나로써, 비트라인 위에 강유전체 커패시터가 형성된 콥(cob) 구조를 갖는 FRAM을 보여준다.
도 1을 참조하면, 반도체 기판(10)에 트랜지스터(To)가 형성되어 있다. 반도체 기판(10) 상에 트랜지스터(To)의 게이트(16)를 덮는 제1 층간 절연층(18)이 형성되어 있다. 제1 층간 절연층(18)에 트랜지스터(To)의 소오스 영역(12)이 노출되는 콘택홀(20)이 형성되어 있다. 제1 층간 절연층(18) 상에 콘택홀(20)을 채우는 비트라인(22)이 존재한다. 제1 층간 절연층(18) 상으로 비트라인(22)을 덮는 제2 층간 절연층(24)이 형성되어 있다. 제1 및 제2 층간 절연층(18, 24)에 드레인 영역(14)이 노출되는 콘택홀(25)이 형성되어 있고, 콘택홀(25)은 도전성 플러그(26)로 채워져 있다. 제2 층간 절연층(24) 상에 도전성 플러그(26)의 상부면을 덮는 하부전극(28)이 존재한다. 하부전극(28)은 강유전물질의 하나인 PZT층(30)으로 덮여 있다. PZT층(28)은 상부전극(32)으로 덮여 있다. 하부전극(28), PZT층(30) 및 상부전극(32)은 강유전체 커패시터를 이룬다. 제2 층간 절연층(24) 상에 상기 강유전체 커패시터를 덮는 제3 층간 절연층(34)이 형성되어 있다. 제3 층간 절연층(34) 상에 상부전극(32)에 연결된 플레이트 라인(36)이 형성되어 있다.
이러한 종래 기술에 의한 메모리 장치는 한 개의 트랜지스터와 한 개의 커패시터를 포함하는 휘발성 메모리 장치, 곧 DRAM 구조를 갖고 있으면서 커패시터를 강유전체 커패시터 대체하여 불휘발성 메모리 장치의 이점도 갖고 있다.
그러나, 이와 같은 종래 기술에 의한 메모리 장치는 셀 당 1비트의 데이터만 기록할 수 있어, 단위 셀당 기록할 수 있는 비트 데이터 수, 곧 비트 데이터 집적도가 낮다.
본 발명이 이루고자 하는 기술적 과제는 상술한 종래 기술이 갖는 문제점을 개선하기 위한 것으로써, 셀 당 2비트 데이터를 기록할 수 있고, 종래보다 집적도를 높일 수 있는 듀얼 스토리지 노드를 구비하는 반도체 메모리 장치를 제공함에 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 이러한 반도체 메모리 장치의 제조 방법을 제공함에 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 이러한 반도체 메모리 장치의 동작 방법을 제공함에 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 기판; 상기 기판에 형성된 제1 트랜지스터; 상기 제1 트랜지스터의 소오스에 연결된 제1 스토리지 노드(storage node); 상기 제1 트랜지스터의 드레인 영역에 연결된 제2 스토리지 노드를 구비하되, 상기 제1 및 제2 스토리지 노드에 동시에 접촉된 플레이트 라인을 구비하는 것을 특징으로 하는 반도체 메모리 장치를 제공한다.
여기서, 상기 기판에 상기 소오스 영역 및 상기 제1 스토리지 노드를 공유하는 제2 트랜지스터가 구비되어 있고, 상기 드레인 영역 및 상기 제2 스토리지 노드를 공유하는 제3 트랜지스터가 구비될 수 있다.
상기 제2 트랜지스터 위에 상기 제1 스토리지 노드와 접촉된 다른 플레이트 라인이 구비될 수 있고, 상기 플레이트 라인과 상기 다른 플레이트 라인은 전기적으로 분리되어 있다.
상기 제3 트랜지스터 위에 상기 제2 스토리지 노드와 접촉된 다른 플레이트 라인이 구비될 수 있고, 상기 플레이트 라인과 상기 제3 트랜지스터 위의 다른 플레이트 라인은 전기적으로 분리되어 있다.
상기 제1 및 제2 스토리지 노드는 커패시터, 특히 강유전체 커패시터일 수 있다. 또한, 상기 제1 및 제2 스토리지 노드는 커패시터 또는 강유전체 커패시터일 수 있고, PRAM의 스토리지 노드 또는 RRAM의 스토리지 노드일 수 있다.
상기 PRAM의 스토리지 노드 또는 RRAM의 스토리지 노드의 최소 저항은 온(ON) 상태일 때의 상기 제1 트랜지스터 저항보다 클 수 있다.
본 발명은 또한 상기 기술적 과제를 달성하기 위하여, 도전성 불순물이 주입되어 있고, 상호 이격된 복수의 도핑 영역들이 존재하는 기판; 상기 도핑 영역들 사이의 상기 기판 상에 형성된 게이트; 상기 도핑 영역들에 일대 일로 연결된 복수의 스토리지 노드; 및 상기 스토리지 노드사이에 구비되어 인접한 두 스토리지 노드에 접촉된 플레이트 라인을 포함하는 것을 특징으로 하는 반도체 메모리 장치를 제공한다.
상기 스토리지 노드는 커패시터 또는 강유전체 커패시터일 수 있고, PRAM의 스토리지 노드 또는 RRAM의 스토리지 노드일 수도 있다.
상기 PRAM의 스토리지 노드 또는 RRAM의 스토리지 노드의 최소 저항은 온(ON) 상태일 때의 상기 제1 트랜지스터 저항보다 클 수 있다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명은 기판 상에 트랜지스터를 형성하는 제1 단계; 상기 기판 상에 상기 트랜지스터를 덮는 층간 절연층을 형성하는 제2 단계; 상기 층간 절연층에 상기 트랜지스터의 소오스 및 드레인이 노출되는 제1 및 제2 콘택홀을 형성하는 제3 단계; 상기 제1 및 제2 콘택홀에 각각 제1 및 제2 도전성 플러그를 채우는 제4 단계; 상기 층간 절연층 상에 상기 제1 및 제2 도전성 플러그의 상부면을 덮는 제1 및 제2 스토리지 노드를 형성하는 제5 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법을 제공한다.
이 제조 방법에서, 상기 제1 및 제2 스토리지 노드는 분리되게 또는 구성 요소의 일부가 연결되도록 형성할 수 있다.
상기 제1 및 제2 스토리지 노드는 커패시터 또는 강유전체 커패시터일 수 있고, PRAM의 스토리지 노드 또는 RRAM의 스토리지 노드일 수도 있다. 이때, 상기 PRAM의 스토리지 노드 또는 RRAM의 스토리지 노드는 최소 저항이 온(ON) 상태일 때의 상기 제1 트랜지스터 저항보다 큰 물질로 형성할 수 있다.
본 발명의 실시예에 따르면, 상기 제1 및 제2 스토리지 노드가 상기 커패시터일 때, 상기 제5 단계는, 상기 층간 절연층 상에 상기 제1 및 제2 도전성 플러그를 덮는 다른 층간 절연층을 형성하는 단계; 상기 다른 층간 절연층에 적어도 상기 제1 및 제2 도전성 플러그의 상부면이 각각 노출되는 제1 및 제2 비어홀을 형성하는 단계; 상기 제1 및 제2 비어홀을 각각 상기 제1 및 제2 커패시터의 하부전극으로 채우는 단계; 상기 다른 층간 절연층의 두께를 일부 제거하여 상기 하부전극의 일부를 노출시키는 단계; 상기 하부전극의 노출된 부분을 유전층으로 덮는 단계; 및 상기 유전층 상에 상부전극을 형성하되, 상기 하부전극 위에서 끊어지게 형성하는 단계를 포함할 수 있다.
본 발명의 다른 실시예에 의하면, 상기 제1 및 제2 스토리지 노드가 상기 커패시터인 경우, 상기 제5 단계는, 상기 층간 절연층 상에 상기 제1 및 제2 도전성 플러그를 덮는 다른 층간 절연층을 형성하는 단계; 상기 다른 층간 절연층 상에 식각 저지층을 형성하는 단계; 상기 식각 저지층 상에 또 다른 층간 절연층을 형성하는 단계; 상기 다른 층간 절연층, 상기 식각 저지층 및 상기 또 다른 층간 절연층 에 적어도 상기 제1 및 제2 도전성 플러그의 상부면이 각각 노출되는 제1 및 제2 비어홀을 형성하는 단계; 상기 제1 및 제2 비어홀을 각각 상기 제1 및 제2 커패시터의 하부전극으로 채우는 단계; 상기 또 다른 층간 절연층을 제거하여 상기 하부전극의 일부를 노출시키는 단계; 상기 하부전극의 노출된 부분을 유전층으로 덮는 단계; 및 상기 유전층 상에 상부전극을 형성하되, 상기 하부전극 위에서 끊어지게 형성하는 단계를 더 포함할 수 있다.
본 발명의 또 다른 실시예에 의하면, 상기 제5 단계는 상기 층간 절연층 상에 상기 제1 및 제2 도전성 플러그를 덮는 다른 층간 절연층을 형성하는 단계; 상기 다른 층간 절연층에 적어도 상기 제1 및 제2 도전성 플러그의 상부면이 각각 노출되는 제1 및 제2 비어홀을 형성하는 단계; 상기 제1 및 제2 비어홀을 각각 하부전극으로 채우는 단계; 상기 다른 층간 절연층 상에 하부전극을 덮는 스토리지 노드층을 형성하는 단계; 및 상기 스토리지 노드층 상에 상부전극을 형성하되, 상기 상부전극 하나가 상기 하부전극 두개에 대응되도록 형성하는 단계를 포함할 수 있다.
상기 또 다른 기술적 과제를 달성하기 위하여, 본 발명은 기판; 상기 기판에 형성된 제1 트랜지스터; 상기 제1 트랜지스터의 소오스에 연결된 제1 스토리지 노드; 상기 제1 트랜지스터의 드레인 영역에 연결된 제2 스토리지 노드를 구비하되, 상기 제1 및 제2 스토리지 노드에 동시에 접촉된 플레이트 라인을 구비하는 반도체 메모리 장치의 동작 방법에 있어서, 상기 제1 트랜지스터를 오프 상태로 유지하고 상기 드레인 영역을 플로팅시키는 제1 단계; 및 상기 제1 트랜지스터의 소오스 영 역과 상기 플레이트 라인사이에 제1 전위차를 형성하여 상기 제1 스토리지 노드에데이터를 기록하는 제2 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법을 제공한다.
이러한 동작 방법에서, 상기 제2 단계 이후, 상기 제1 트랜지스터를 오프 상태로 계속 유지하면서 상기 소오스 영역을 플로팅시키는 제3 단계; 및 상기 드레인 영역과 상기 플레이트 라인사이에 제2 전위차를 형성하여 상기 제2 스토리지 노드에 데이터를 기록하는 제4 단계를 더 포함할 수 있다.
또한, 상기 제1 전위차는 상기 소오스 영역에 쓰기 전압을 인가하고, 상기 플레이트 라인에 0V를 인가하여 형성할 수 있고, 그 반대로 인가하여 형성할 수도 있다.
또한, 상기 제2 전위차는 상기 드레인 영역에 쓰기 전압을 인가하고, 상기 플레이트 라인에 0V를 인가하여 형성할 수 있고, 그 반대로 인가하여 형성할 수 있다.
또한, 상기 제1 및 제2 스토리지 노드는 커패시터 또는 강유전체 커패시터일 수 있고, RRAM의 스토리지 노드 또는 PRAM의 스토리지 노드일 수도 있다. 이때, 상기 RRAM의 스토리지 노드 또는 PRAM의 스토리지 노드는 최소 저항이 온(ON) 상태일 때의 상기 제1 트랜지스터의 저항보다 큰 물질층일 수 있다.
또한, 상기 소오스 영역 및 상기 제1 스토리지 노드를 공유하는 제2 트랜지스터; 및 상기 드레인 영역과 상기 제2 스토리지 노드를 공유하는 제3 트랜지스터를 더 구비할 수 있다.
이러한 본 발명을 이용하면, 반도체 메모리 장치의 집적도를 높일 수 있고, 단위 셀에 2비트 데이터를 기록할 수 있다.
이하, 본 발명의 실시예에 의한 반도체 메모리 장치와 그 제조 및 동작 방법을 첨부된 도면들을 참조하여 상세하게 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다.
먼저, 본 발명의 실시예에 의한 듀얼 스토리지 노드를 구비하는 반도체 메모리 장치(이하, 본 발명의 메모리 장치)에 대해 설명한다.
도 2를 참조하면, 본 발명의 메모리 장치는 기판(40), 예컨대 p형 반도체 기판에 전계 효과 트랜지스터(T1)가 형성되어 있다. 트랜지스터(T1)는 도전성 불순물이 도핑되어 있고 이격된 소오스 및 드레인 영역(42, 44)과 소오스 및 드레인 영역(42, 44)사이의 기판(40) 상에 구비된 게이트 적층물(46)을 포함한다. 게이트 적층물(46)은 순차적으로 적층된 게이트 절연막과 게이트 전극을 포함한다.
기판(40) 상에 트랜지스터(T1)를 덮는 층간 절연층(48)이 형성되어 있다. 층간 절연층(48)에 층간 절연층(48)을 관통하여 소오스 및 드레인 영역(42, 44)에 연결된 제1 및 제2 도전성 플러그(50, 52)가 구비되어 있다. 제1 및 제2 도전성 플러그(50, 52)는 도전성층일 수 있고, 도전성 불순물이 도핑된 반도체층일 수 있다. 층간 절연층(48) 상에 이격된 제1 및 제2 하부전극(54, 56)이 존재한다. 제1 및 제2 하부전극(54, 56)은 이격되어 있고, 각각은 제1 및 제2 도전성 플러그(50, 52)를 통해서 소오스 및 드레인 영역(42, 44)에 연결된다. 층간 절연층(48) 상에 제1 및 제2 하부전극(54, 56)을 덮는 유전층(58)이 구비되어 있다. 유전층(58)은 공동 유 전층으로써, PZT층이나 BIT층 등과 같은 강유전층인 것이 바람직하나, 일반 유전물질로 된 것일 수도 있다. 유전층(58) 상에 상부전극(60)이 구비되어 있다. 상부전극(60)은 제1 및 제2 하부전극(54, 56)을 감싸듯이 존재한다. 이러한 상부전극(60)은 제1 및 제2 하부전극(54, 56) 위쪽에서 끊어져 있다. 결국, 상부전극(60)은 제1 하부전극(54, 56)의 상부면 상에 형성된 유전층(58) 상에서부터 이웃한 제2 하부전극(56)의 상부면 상에 형성된 유전층(58) 상에까지는 연속적이지만, 제1 및 제2 하부전극(54, 56)의 상부면 위쪽에서는 단절되어 있다. 이와 같은 상부전극(60) 상에 플레이트 라인(62)이 존재한다. 플레이트 라인(62)은 제1 및 제2 하부 전극(54, 56)사이를 채우고 있다. 제1 하부전극(54)과 유전층(58)과 상부전극(60)은 소오스 영역(42)에 연결된 제1 커패시터(C1)가 된다. 그리고 제2 하부전극(56)과 유전층(58)과 상부전극(60)은 드레인 영역(44)에 연결된 제2 커패시터(C2)가 된다. 상부전극(60)을 보면, 상부전극(60)의 반은 제1 커패시터(C1)에 속하고, 나머지 반은 제2 커패시터(C2)에 속한다. 각각의 커패시터 입장에서 고려하면, 각 커패시터에 이격된 두개의 상부전극(60)이 속하는 것을 알 수 있다. 또한, 플레이트 라인(62)의 입장에서 고려하면, 플레이트 라인(62)을 통해서 전원을 인가하는 경우, 플레이트 라인(62)과 접촉된 상부전극(60)은 제1 및 제2 커패시터(C1, C2) 모두에 접촉되어 있으므로, 상기 전원은 제1 및 제2 커패시터(C1, C2) 모두에 인가된다. 따라서 트랜지스터(T1)는 오프 상태로 두고, 트랜지스터(T1)에 이웃한 어느 한 쪽의 트랜지스터(예컨대 도 3의 T2)를 온 상태로 반대쪽의 트랜지스터(예컨대, 도 3의 T3)를 오프 상태로 유지하면, 유전층(58)의 제1 커패시터(C1)에 속하는 부분 중에서 제1 영역(A1)에 비트 데이터, 예컨대 0 또는 1을 기록할 수 있다. 도 3에서 제2 및 제3 트랜지스터(T2, T3)의 온 오프를 반대로 하면, 유전층(58)의 제2 커패시터(C2)에 속하는 부분 중에서 제2 영역(A2)에 비트 데이터, 예컨대 0 또는 1을 기록할 수 있다. 이에 대해서는 동작 방법에서 보다 자세하게 설명한다.
상술한 본 발명의 반도체 메모리 장치는 복수개를 직렬로 연결하여 하나의 비트라인에 연결함으로써, NAND형 메모리 장치를 구현할 수 있다. 도 3은 이에 대한 예를 보여준다. 도 3에서 비트라인은 제2 및 제3 트랜지스터(T2, T3)에 연결되어 있으나, 편의 상 도시하지 않았다.
도 2에 도시한 본 발명의 반도체 메모리 장치에서 트랜지스터(T1)의 소오스 및 드레인 영역(42, 44)에 각각 연결된 제1 및 제2 커패시터(C1, C2)는 비트 데이터를 기록할 수 있는 다양한 스토리지 노드(storage node)의 일 예에 불과하다. 따라서 제1 및 제2 커패시터(C1, C2)는 다른 종류의 스토리지 노드로 대체할 수 있다. 예를 들면, 제1 및 제2 커패시터(C1, C2)는 커패시터를 포함하지 않는 메모리 장치에 사용된 스토리지 노드로써, 저항성 RAM(Resistive RAM)의 스토리지 노드 또는 PRAM의 스토리지 노드일 수 있다. 이에 대해서는 후술한다.
이와 같이, 본 발명의 반도체 메모리 장치는 하나의 트랜지스터와 이 트랜지스터의 소오스 및 드레인 영역에 각각 연결되는 두 개의 스토리지 노드를 포함한다. 상기 두 개의 스토리지 노드는 상술한 바와 같이 다양한 구조를 가질 수 있다. 따라서 본 발명의 반도체 메모리 장치는 각 스토리지 노드에 하나의 비트 데이터를 저장할 수 있으므로, 결국 단위 셀당 2 비트의 데이터, 예컨대 00, 01, 10 또는 11 을 저장할 수 있다.
다음에는 도 2에 도시한 본 발명의 반도체 메모리 장치의 제조 방법에 대해 설명한다.
도 4를 참조하면, 도핑된 반도체 기판(40), 예컨대 p형 반도체 기판에 소오스 영역과 (42)과 드레인 영역(44)을 형성한다. 소오스 및 드레인 영역(42, 44)은 이격되게 형성한다. 소오스 및 드레인 영역(42, 44)사이의 반도체 기판(40) 상에 게이트 적층물(46)을 형성한다. 게이트 적층물(46)은 순차적으로 적층된 게이트 절연막과 게이트 전극을 포함한다. 소오스 및 드레인 영역(42, 44)과 게이트 적층물(46)은 전계 효과 트랜지스터(이하, 트랜지스터)를 형성한다. 반도체 기판(40) 상에 상기 트랜지스터를 덮는 제1 층간 절연층(L1)을 형성하고, 표면을 평탄화한다. 제1 층간 절연층(L1)에 소오스 및 드레인 영역(42, 44)이 노출되는 제1 및 제2 콘택홀(h1, h2)을 형성한다. 이후, 제1 및 제2 콘택홀(h1, h2)에 제1 및 제2 도전성 플러그(50, 52)를 채운다. 다음, 도 5에 도시한 바와 같이, 제1 층간 절연층(L1) 상에 제2 층간 절연층(L2), 식각 저지층(70) 및 제3 층간 절연층(L3)을 순차적으로 적층한다. 식각 저지층(70)은 후속 습식 식각 공정에서 제2 층간 절연층( L2)을 보호하기 위한 것이다.
도 6을 참조하면, 제2 층간 절연층(L2), 식각 저지층(70) 및 제3 층간 절연층(L3)으로 이루어진 적층물(S)에 제1 도전성 플러그(50)의 상부면이 노출되는 제1 비어홀(b1)과 제2 도전성 플러그(52)의 상부면이 노출되는 제2 비어홀(b2)을 형성한다.
다음, 도 7에 도시한 바와 같이, 적층물(S) 상에 제1 및 제2 비어홀(b1, b2)을 채우는 도전층(53)을 형성한다. 이어서, 도전층(53)의 전면을 적층물(S)이 노출될 때까지 평탄화한다. 이 결과, 도 8에 도시한 바와 같이, 제1 비어홀(b1)을 채운 제1 하부전극(54)과 제2 비어홀(b2)을 채운 제2 하부전극(56)이 형성된다. 다음, 도 8에 도시한 결과물에서 제1 및 제2 하부전극(54, 56)사이에 형성된 제3 층간 절연층(L3)을 제거한다. 제3 층간 절연층(L3)은 소정의 식각 방법, 예컨대 식각 저지층(70)에 대해 식각 선택비가 높은 에쳔터(etchant)를 사용하는 습식 식각 방법으로 제거할 수 있다. 상기 식각에 의해 제3 층간 절연층(L3)으로 둘러싸여 있던 제1 및 제2 하부전극(54, 56)의 측면이 노출된다(도 9참조). 한편, 식각 저지층(70)은 그냥 두어도 무방하나, 상기 식각 후에 식각 저지층(70)을 제거할 수 있다.
다음, 도 10에 도시한 바와 같이, 식각 저지층(70) 상에 제1 및 제2 하부 전극(54, 56)을 덮는 유전층(58)을 형성한다. 유전층(58)은 실리콘 산화막과 같은 유전상수가 작은 물질로 형성할 수도 있으나, PZT나 BIT 등과 같은 강유전 물질로 형성할 수도 있다.
다음, 도 11을 참조하면, 유전층(58) 상으로 소정 두께의 상부전극(60)을 형성한다. 바람직하게는 상부전극(60)은 제1 및 제2 하부전극(54, 56)사이를 채우지 않을 정도의 두께로 형성한다. 그러면서도 상부전극(60)은 제1 및 제2 하부전극(54, 56)의 상부에서 끊어지게 형성하고, 제1 및 제2 하부전극(54, 56)사이에서 끊어지지 않게 형성한다. 이러한 형태의 상부전극(60)은 사진 및 식각 공정으로 쉽게 형성할 수 있다. 이렇게 해서, 한 개의 트랜지스터와 이 트랜지스터의 소오스 및 드레인 영역(42, 44)에 각각 연결된 2개의 커패시터를 포함하는 메모리 소자가 형성된다. 이후, 상부전극(60) 상에 제1 및 제2 하부전극(54, 56)사이를 채우는 플레이트 라인(64)을 형성한다. 플레이트 라인(64) 형성 전이나 후에 소오스 및 드레인 영역(42, 44)에 연결되는 비트라인(미도시)을 형성할 수 있다.
다음에는 본 발명의 반도체 메모리 장치의 동작 방법을 설명한다. 본 동작 방법에서는 커패시터를 스토리지 노드로 구비하는 반도체 메모리 장치를 예로 든다. 그러나 하기될 동작 방법은 커패시터를 포함하지 않는 메모리 장치의 스토리지 노드를 구비하는 본 발명의 메모리 장치의 동작 방법에도 적용될 수 있다.
<쓰기>
도 12에서 제1 트랜지스터(T1)의 소오스 및 드레인 영역(42, 44)에 각각 연결된 제1 및 제2 커패시터(C1, C2)에 비트 데이터를 기록하는 경우를 설명한다. 이때, 제1 및 제2 커패시터(C1, C2)는 강유전체 커패시터인 것으로 간주한다.
먼저, 제1 및 제3 트랜지스터(T1, T3)를 오프 상태로 유지하고, 제2 트랜지스터(T2)는 온 상태로 유지한다. 이와 같은 상태에서 비트라인(B/L)에 소정의 쓰기 전압, 예컨대 5V를 인가하고, 제1 트랜지스터(T1)의 제1 및 제2 커패시터(C1, C2)사이에 구비된 플레이트 라인(62)에 OV(ground)를 인가한다. 그리고 플레이트 라인(62)을 제외한 다른 플레이트 라인(62a, 62b)에는 전압을 인가하지 않는다. 곧 플로팅(floating) 시킨다. 이렇게 해서, 비트라인(B/L)에서 제2 트랜지스터(T2)를 거쳐 제1 트랜지스터(T1)의 제1 하부전극(54)과 상부전극(60)사이에 전위차가 형성된다. 이러한 전위차는 유전층(58)의 제1 부분(A1)만 형성되는 바, 유전층(58)의 제1 부분(A1)은 주어진 방향으로 분극된다. 유전층(58)의 제1 부분(A1)이 이러한 분극 상태를 가질 때, 제1 부분(A1)에 비트 데이터 1이 기록된 것으로 간주한다.
이와 같이 제1 부분(A1)에 비트 데이터 1을 기록한 다음, 도 13에 도시한 바와 같이, 제1 및 제2 트랜지스터(T1, T2)는 오프 상태로 유지하고, 제3 트랜지스터(T3)는 온 상태를 유지한다. 이때, 비트라인(B/L)과 플레이트 라인(62)에 인가되는 전압을 상기와 동일하게 유지한다. 그리고 플레이트 라인(62)을 제외한 다른 플레이트 라인(62a, 62b)은 플로팅 시킨다. 이렇게 하면, 비트라인(B/L)에서 제3 트랜지스터(T3)를 거쳐 제1 트랜지스터(T1)의 제2 하부전극(56)과 상부전극(60)사이에 전위차가 형성된다. 이러한 전위차는 유전층(58)의 제2 부분(A2)에만 형성되는 바, 유전층(58)의 제2 부분(A2)은 도 13에 도시한 바와 같이 주어진 방향으로 분극된다. 유전층(58)의 제2 부분(A2)이 이러한 분극 상태를 가질 때, 제2 부분(A2)에 비트 데이터 1이 기록된 것으로 간주한다. 유전층(58)의 제1 부분(A1) 및/또는 제2 부분(A2)의 분극 방향이 이와 반대일 때, 제1 부분(A1) 및/또는 제2 부분(A2)에 비트 데이터 0이 기록된 것으로 간주하는데, 이러한 조건은 비트라인(B/L)에 0V를 인가하고, 플레이트 라인(62)에 소정의 쓰기 전압, 예컨대 5V를 인가함으로써 충족될 수 있다. 도 14 및 도 15는 제1 및 제2 커패시터(C1, C2)와 제1 트랜지스터(T1)를 포함하는 메모리 소자(이하, 2비트 메모리 소자)에 2비트 데이트 01을 기록하는 과정을 보여준다. 도 14는 유전층(58)의 제1 부분(A1)에 비트 데이터 0을 기록하는 과정을, 도 15는 제1 부분(A1)에 비트 데이터 0이 기록된 상태에서 제2 부분(A2)에 비트 데이터 1을 기록하는 과정을 보여준다. 상기한 바와 같은 방법으로, 상기 2비 트 메모리 소자에 2 비트 데이터 10과 00도 기록할 수 있다.
상기 2비트 메모리 소자의 스토리지 노드인 제1 및 제2 커패시터(C1, C2)가 PRAM에 사용되는 스토리지 노드인 경우에도 전류의 크기가 다르고 인가되는 전류의 방향이 고정되는 것을 제외하고는 기본적인 쓰기 동작은 동일하다.
<읽기>
스토리지 노드가 제1 및 제2 커패시터(C1, C2)인 경우, 상기 2비트 메모리 소자에 기록된 2비트 데이터를 읽는 과정은 FRAM으로부터 데이터를 읽어내는 과정과 동일하다. 곧, 플레이트 라인(62)에만 소정의 읽기 전압, 예컨대 5V를 인가하고, 비트라인(B/L)에 0V를 인가한다. 이와 같은 전압이 인가되었을 때, 비트 데이터 0이 기록된 것에 해당하는 분극(도 14의 유전층(58)의 제1 부분(A1)의 분극)의 방향은 바뀌지 않으나, 비트 데이트 1이 기록된 것에 해당하는 분극(도 13의 유전층(58)의 제1 및 제2 부분(A1, A2)의 분극) 방향은 반전된다. 따라서 비트 데이트 1을 읽은 후에는 상기 읽기 전압이 인가된 부분에 읽기 전압과 반대 방향으로 전압을 인가하여 상기 반전된 분극의 방향을 상기 읽기 전압이 인가되기 전과 동일하게 한다.
다음에는 본 발명의 다른 실시예에 의한 반도체 메모리 장치에 대해 설명한다. 이 과정에서 상술한 반도체 메모리 장치와 동일한 부분에 대한 설명은 생략한다.
도 16을 참조하면, 층간 절연층(48) 상에 도전성 플러그(52)를 덮는 하부전극(80)이 존재한다. 하부전극(80)과 하부전극(80)사이는 절연층(82)으로 채워져 있 다. 절연층(82) 상에 하부전극(80)을 덮는 스토리지 노드층(84)이 존재한다. 스토리지 노드층(84)은 PRAM 또는 RRAM의 스토리지 노드층, 예를 들면 전류의 크기에 따라 저항이 변하는 물질층 또는 국소 영역의 상변화 전후에 물질의 저항이 다른 상전이층일 수 있다. 스토리지 노드층(84)은 최소 저항이 온(ON) 상태일 때의 상기 트랜지스터(T1, T2 또는 T3)의 저항보다 큰(예컨대, 100배 이상) 물질층으로 형성하는 것이 바람직하다. 이러한 스토리지 노드층(84)의 특성은 표면적과 무관하므로, 커패시터와 같이 표면적을 증가시킬 필요가 없다. 그러므로 스토리지 노드층(84)은 평판 형태 혹은 다소의 굴곡을 가진 3차원 구조이면 충분하다.
계속해서 스토리지 노드층(84) 상에 상부전극(86)이 존재한다. 이때, 상부전극(86)은 하부전극(80) 두개와 대응되도록 혹은 공유되도록 구비되어 있다. 곧, 상부전극(86)의 일단은 그에 인접한 하부전극(80)과 일정 부분 겹치고, 상부전극(86)의 타단은 그에 인접한 하부전극(80)과 일정 부분 겹친다. 하부전극(80)의 관점에서도 하부전극(80) 하나는 상부전극(86) 두개에 공유되거나 대응된다.
스토리지 노드층(84) 상에 상부전극(86)을 덮는 절연층(88)이 형성되어 있다. 절연층(88)에 상부전극(86)이 노출되는 비어홀(90)이 형성되어 있고, 절연층(88)의 소정 영역 상에 비어홀(90)을 채우는 플레이트 라인(92)이 존재한다. 플레이트 라인(92)은 비트라인(B/L)에 수직하고, 워드라인(미도시)과 평행하다.
도 16에 도시한 반도체 메모리 장치의 경우, 읽기 동작은 스토리지 노드층(84)으로 사용된 물질층에 따라 PRAM 또는 RRAM의 읽기 동작을 따를 수 있다.
도 17은 상술한 본 발명의 반도체 메모리 장치의 등가회로를 보여준다. 도 17에서 B1-B4는 비트라인을 나타내고, P1-P4는 플레이트 라인을 나타낸다. 그리고 참조번호 102는 스토리지 노드를 나타낸다. 스토리지 노드(102)는 편의 상 커패시터로 나타내었지만, 도 16에서 설명한 전류에 따라 저항이 변하는 물질층 또는 국소 영역의 상변화 전후에 저항이 달라지는 상전이층일 수도 있다. 도 17에서 점선으로 된 원(100)은 트랜지스터가 위치하는 트랜지스터 영역을 나타낸다. 편의 상, 트랜지스터 기호는 표시하지 않았다.
도 17의 스토리지 노드(102)가 도 16에 도시한 본 발명의 반도체 메모리 장치의 스토리지 노드층(84)인 경우, 스토리지 노드(102)에 저장된 데이터를 읽는 과정에서 다른 스토리지 노드로부터 받는 간섭을 최소화하기 위해 스토리지 노드(102)의 최소 저항(이하, 노드 저항)은 트랜지스터 영역(100)에 구비된 트랜지스터가 온(ON) 상태일 때의 상기 트랜지스터의 저항보다 큰 것이 바람직한데, 예를 들면, 상기 노드 저항은 상기 트랜지스터 저항보다 100배 이상일 수 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 예들 들어 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 플레이트 라인 아래에서 유전층이 끊어지게 할 수 있을 것이고, 제1 및 제2 커패시터를 다른 형태로 형성할 수도 있을 것이다. 또한, 비트라인을 플레이트 라인 위로 형성할 수도 있을 것이다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
상술한 바와 같이, 본 발명의 메모리 장치는 하나의 트랜지스터와 두개의 스토리지 노드를 포함한다. 상기 두개의 스토리지 노드 중 하나는 상기 하나의 트랜지스터의 소오스 영역에 다른 하나는 드레인 영역에 연결되어 있다. 상기 소오스 영역에 연결된 스토리지 노드는 상기 소오스 영역을 공유하는 인접한 트랜지스터와 공유한다. 그리고 상기 드레인 영역에 연결된 스토리지 노드는 상기 드레인 영역을 공유하는, 인접한 다른 트랜지스터와 공유한다. 이러한 구성은 한 개의 트랜지스터와 한 개의 스토리지 노드, 예컨대 강유전체 커패시터를 포함하는 반도체 메모리 장치에서 상기 한 개의 강유전체 커패시터를 두 개로 분할하고, 분할된 강유전체 커패시터를 소오스 및 드레인 영역에 각각 하나씩 연결되도록 구성한 것과 동등하다. 또한, 본 발명의 반도체 메모리 장치는 하나의 비트라인에 여러 개의 트랜지스터가 연결된 NAND와 유사한 구조를 이룰 수 있다.
그러므로 이러한 본 발명을 이용하면, 종래의 한 개의 트랜지스터와 한 개의 스토리지 노드를 구비하는 반도체 메모리 장치보다 집적도를 높일 수 있고, 단위 셀에 보다 많은 비트 데이터를 기록할 수 있다.

Claims (29)

  1. 기판;
    상기 기판에 형성된 제1 트랜지스터;
    상기 제1 트랜지스터의 소오스에 연결된 제1 스토리지 노드(storage node);
    상기 제1 트랜지스터의 드레인 영역에 연결된 제2 스토리지 노드; 및
    상기 제1 및 제2 스토리지 노드에 동시에 접촉된 플레이트 라인을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서, 상기 기판에 상기 소오스 영역 및 상기 제1 스토리지 노드를 공유하는 제2 트랜지스터가 구비되어 있고, 상기 드레인 영역 및 상기 제2 스토리지 노드를 공유하는 제3 트랜지스터가 더 구비된 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 2 항에 있어서, 상기 제2 트랜지스터 위에 상기 제1 스토리지 노드와 접촉된 다른 플레이트 라인이 구비되어 있되, 상기 플레이트 라인과 상기 다른 플레이트 라인은 전기적으로 분리된 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 2 항에 있어서, 상기 제3 트랜지스터 위에 상기 제2 스토리지 노드와 접촉된 다른 플레이트 라인이 구비되어 있되, 상기 플레이트 라인과 상기 제3 트랜지스터 위의 다른 플레이트 라인은 전기적으로 분리된 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 1 항에 있어서, 상기 제1 및 제2 스토리지 노드는 커패시터 또는 강유전체 커패시터인 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 1 항에 있어서, 상기 제1 및 제2 스토리지 노드는 PRAM의 스토리지 노드 또는 RRAM의 스토리지 노드인 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 6 항에 있어서, 상기 PRAM의 스토리지 노드 또는 RRAM의 스토리지 노드의 최소 저항은 온(ON) 상태일 때의 상기 제1 트랜지스터 저항보다 큰 것을 특징으로 하는 반도체 메모리 장치.
  8. 도전성 불순물이 주입되어 있고, 상호 이격된 복수의 도핑 영역들이 존재하는 기판;
    상기 도핑 영역들 사이의 상기 기판 상에 형성된 게이트;
    상기 도핑 영역들에 일대 일로 연결된 복수의 스토리지 노드; 및
    상기 스토리지 노드사이에 구비되어 있고, 인접한 두 스토리지 노드에 접촉된 플레이트 라인을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 8 항에 있어서, 상기 스토리지 노드는 커패시터 또는 강유전체 커패시터인 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 8 항에 있어서, 상기 스토리지 노드는 PRAM의 스토리지 노드 또는 RRAM의 스토리지 노드인 것을 특징으로 하는 반도체 메모리 장치.
  11. 제 10 항에 있어서, 상기 PRAM의 스토리지 노드 또는 RRAM의 스토리지 노드의 최소 저항은 온(ON) 상태일 때의 상기 제1 트랜지스터 저항보다 큰 것을 특징으로 하는 반도체 메모리 장치.
  12. 기판 상에 트랜지스터를 형성하는 제1 단계;
    상기 기판 상에 상기 트랜지스터를 덮는 층간 절연층을 형성하는 제2 단계;
    상기 층간 절연층에 상기 트랜지스터의 소오스 및 드레인이 노출되는 제1 및 제2 콘택홀을 형성하는 제3 단계;
    상기 제1 및 제2 콘택홀에 각각 제1 및 제2 도전성 플러그를 채우는 제4 단계;
    상기 층간 절연층 상에 상기 제1 및 제2 도전성 플러그의 상부면을 덮는 제1 및 제2 스토리지 노드를 형성하는 제5 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  13. 제 12 항에 있어서, 상기 제1 및 제2 스토리지 노드는 분리되게 또는 구성요소의 일부가 연결되도록 형성하는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
  14. 제 12 항에 있어서, 상기 제1 및 제2 스토리지 노드는 커패시터 또는 강유전체 커패시터인 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  15. 제 12 항에 있어서, 상기 제1 및 제2 스토리지 노드는 PRAM의 스토리지 노드 또는 RRAM의 스토리지 노드인 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  16. 제 15 항에 있어서, 상기 PRAM의 스토리지 노드 또는 RRAM의 스토리지 노드는 최소 저항이 온(ON) 상태일 때의 상기 제1 트랜지스터 저항보다 큰 물질로 형성하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  17. 제 14 항에 있어서, 상기 제5 단계는,
    상기 층간 절연층 상에 상기 제1 및 제2 도전성 플러그를 덮는 다른 층간 절연층을 형성하는 단계;
    상기 다른 층간 절연층에 적어도 상기 제1 및 제2 도전성 플러그의 상부면이 각각 노출되는 제1 및 제2 비어홀을 형성하는 단계;
    상기 제1 및 제2 비어홀을 각각 상기 제1 및 제2 커패시터의 하부전극으로 채우는 단계;
    상기 다른 층간 절연층의 두께를 일부 제거하여 상기 하부전극의 일부를 노출시키는 단계;
    상기 하부전극의 노출된 부분을 유전층으로 덮는 단계; 및
    상기 유전층 상에 상부전극을 형성하되, 상기 하부전극 위에서 끊어지게 형 성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  18. 제 14 항에 있어서, 상기 제5 단계는,
    상기 층간 절연층 상에 상기 제1 및 제2 도전성 플러그를 덮는 다른 층간 절연층을 형성하는 단계;
    상기 다른 층간 절연층 상에 식각 저지층을 형성하는 단계;
    상기 식각 저지층 상에 또 다른 층간 절연층을 형성하는 단계;
    상기 다른 층간 절연층, 상기 식각 저지층 및 상기 또 다른 층간 절연층에 적어도 상기 제1 및 제2 도전성 플러그의 상부면이 각각 노출되는 제1 및 제2 비어홀을 형성하는 단계;
    상기 제1 및 제2 비어홀을 각각 상기 제1 및 제2 커패시터의 하부전극으로 채우는 단계;
    상기 또 다른 층간 절연층을 제거하여 상기 하부전극의 일부를 노출시키는 단계;
    상기 하부전극의 노출된 부분을 유전층으로 덮는 단계; 및
    상기 유전층 상에 상부전극을 형성하되, 상기 하부전극 위에서 끊어지게 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  19. 제 15 항에 있어서, 상기 제5 단계는,
    상기 층간 절연층 상에 상기 제1 및 제2 도전성 플러그를 덮는 다른 층간 절 연층을 형성하는 단계;
    상기 다른 층간 절연층에 적어도 상기 제1 및 제2 도전성 플러그의 상부면이 각각 노출되는 제1 및 제2 비어홀을 형성하는 단계;
    상기 제1 및 제2 비어홀을 각각 하부전극으로 채우는 단계;
    상기 다른 층간 절연층 상에 하부전극을 덮는 스토리지 노드층을 형성하는 단계; 및
    상기 스토리지 노드층 상에 상부전극을 형성하되, 상기 상부전극 하나가 상기 하부전극 두개에 대응되도록 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  20. 기판; 상기 기판에 형성된 제1 트랜지스터; 상기 제1 트랜지스터의 소오스에 연결된 제1 스토리지 노드; 상기 제1 트랜지스터의 드레인 영역에 연결된 제2 스토리지 노드를 구비하되, 상기 제1 및 제2 스토리지 노드에 동시에 접촉된 플레이트 라인을 구비하는 반도체 메모리 장치의 동작 방법에 있어서,
    상기 제1 트랜지스터를 오프 상태로 유지하고 상기 드레인 영역을 플로팅시키는 제1 단계; 및
    상기 제1 트랜지스터의 소오스 영역과 상기 플레이트 라인사이에 제1 전위차를 형성하는 제2 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
  21. 제 20 항에 있어서, 상기 제2 단계 이후,
    상기 제1 트랜지스터를 오프 상태로 계속 유지하면서 상기 소오스 영역을 플로팅시키는 제3 단계; 및
    상기 드레인 영역과 상기 플레이트 라인사이에 제2 전위차를 형성하는 제4 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
  22. 제 20 항에 있어서, 상기 제1 전위차는 상기 소오스 영역에 쓰기 전압을 인가하고, 상기 플레이트 라인에 0V를 인가하여 형성하는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
  23. 제 20 항에 있어서, 상기 제1 전위차는 상기 소오스 영역에 0V를 인가하고, 상기 플레이트 라인에 쓰기 전압을 인가하여 형성하는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
  24. 제 21 항에 있어서, 상기 제2 전위차는 상기 드레인 영역에 쓰기 전압을 인가하고, 상기 플레이트 라인에 0V를 인가하여 형성하는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
  25. 제 21 항에 있어서, 상기 제2 전위차는 상기 드레인 영역에 OV를 인가하고, 상기 플레이트 라인에 쓰기 전압을 인가하여 형성하는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
  26. 제 20 항에 있어서, 상기 제1 및 제2 스토리지 노드는 커패시터 또는 강유전체 커패시터인 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
  27. 제 20 항에 있어서, 상기 제1 및 제2 스토리지 노드는 RRAM의 스토리지 노드 또는 PRAM의 스토리지 노드인 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
  28. 제 27 항에 있어서, 상기 RRAM의 스토리지 노드 또는 PRAM의 스토리지 노드는 최소 저항이 온(ON) 상태일 때의 상기 제1 트랜지스터의 저항보다 큰 물질층인 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
  29. 제 20 항에 있어서, 상기 소오스 영역 및 상기 제1 스토리지 노드를 공유하는 제2 트랜지스터; 및
    상기 드레인 영역과 상기 제2 스토리지 노드를 공유하는 제3 트랜지스터를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
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