JP5382381B2 - メモリ回路、集積回路装置及び電子機器 - Google Patents

メモリ回路、集積回路装置及び電子機器 Download PDF

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Description

本発明は、メモリ回路、集積回路装置及び電子機器に関する。
半導体記憶装置の代表格の１つであるＤＲＡＭ（Dynamic Random Access Memory）は様々な電子機器において使用されている。これは、メモリセルの構成が１素子型（１トランジスタ及び１キャパシタ）であり、メモリセル自体の構造が単純で集積度を高めやすいからである。現在では１Ｇｂ（ギガビット）クラスの集積度のＤＲＡＭが製造されている。また、例えば、特開平４−３４６３号公報には、ＤＲＡＭをさらに集積度を高めるための提案が開示されている。ＤＲＡＭは、ある一定期間を過ぎると、メモリセル内のデータが破壊される性質がある。したがって、これを防ぐために、定期的にデータを読み出して再書き込みを行う、リフレッシュ動作が必要である。しかし、ＤＲＡＭは電源を切るとデータが消えてしまう揮発性のメモリである。
また、近年では、電源を切ってもデータが消えない不揮発性メモリ（例えば、フラッシュメモリなど）が開発されている。フラッシュメモリはトンネル電流などを利用して浮遊ゲートと呼ばれる領域に電子を蓄積し、浮遊ゲートに電子があるかないかによりトランジスタのしきい値電圧が変化し、それにより「１」を表すデータと「０」を表すデータとを記憶する方式である。ＮＡＮＤ構造のフラッシュメモリ（ＮＡＮＤ型フラッシュとも呼ぶ）はビット線とソース線の間に浮遊ゲートと制御ゲートを積層した構造のものをビット線方向に１６個あるいは３２個並べたものである。現在では、８Ｇｂや１６Ｇｂクラスのフラッシュメモリが製造されている。さらに最近においては、ＲｅＲＡＭ（Resistivity Change Random Access Memory）としてＭＲＡＭ（Magnetoresistive Random Access Memory）やＰＣＭ（Phase Change Memory）などの各種抵抗変化素子を用いたものが提案されている。その一つとして、国際公開第ＷＯ２００８／０２１９１２号には、カーボンナノチューブを抵抗変化素子として用いた不揮発性メモリが開示されている。
しかしながら、ＮＡＮＤ構造をとったＤＲＡＭである特開平４−３４６３号公報では集積度は向上できるがＤＲＡＭであり不揮発性ではない。また、国際公開第ＷＯ２００８／０２１９１２号に記載の回路では、ＤＲＡＭと同じようなメモリ回路構成をとるため集積度を高めることができないという問題点があった。
本発明は、以上のような問題点に鑑みてなされたものである。本発明のいくつかの態様によれば、不揮発性でありながら、ビットごとにランダムにアクセスすることも、ブロックごとのデータ消去を行いそのブロックのビットごとに書き込むことも可能であり、回路の集積度を高めたメモリ回路、集積回路装置及び電子機器を提供することができる。
（１）本発明に係るメモリ回路の態様の一つは、
トランジスタと、該トランジスタのソース及びドレインのいずれか一方に一端が接続された抵抗変化素子を備えるメモリセルを構成し、前記トランジスタとしての第１トランジスタ〜第Ｎトランジスタまでが順に直列接続されたＮ個の前記メモリセルを含むメモリブロックを含み、
前記第１トランジスタのソース及びドレインのいずれか他方は、ビット線に接続され、
直列接続された前記トランジスタの各ゲートは、それぞれ異なるワード線に接続され、
直列接続された前記トランジスタのソース及びドレインのいずれか一方は、それぞれ異なる前記抵抗変化素子を介して、それぞれ異なるプログラム線に接続され、
前記抵抗変化素子は、
２つの電極間に存在する複数のカーボンナノチューブを含み、相対的に低抵抗となる低抵抗状態と相対的に高抵抗となる高抵抗状態のいずれかの状態をとり、
前記２つの電極間に電圧及び電流が印加されていない場合には、前記高抵抗状態又は前記低抵抗状態を保持し、
前記２つの電極間に電圧及び電流が印加されることにより、前記高抵抗状態と前記低抵抗状態のいずれかの状態に変化する。
本態様によれば、２つの電極間に存在する複数のカーボンナノチューブを含み、相対的に低抵抗となる低抵抗状態と相対的に高抵抗となる高抵抗状態のいずれかの状態をとる抵抗変化素子を用い、直列接続されたトランジスタのソース及びドレインのいずれか一方は、少なくともそれぞれ異なる抵抗変化素子を介して、それぞれ異なるプログラム線に接続されているため、ビットごとにランダムにアクセスできるメモリ回路や、抵抗変化素子をブロックごとに高抵抗状態（又は低抵抗状態）に変化させてからビットごとにデータを書き込んでいく不揮発性のメモリ回路を提供できる。
また、本態様によれば、順に直列接続された第１のトランジスタ〜第ＮのトランジスタまでのＮ個のトランジスタのうち、第１のトランジスタの一端がビット線に接続され、Ｎ個のトランジスタで１本のビット線を共用するため、回路の集積度を高めることができる。
（２）このメモリ回路では、
前記抵抗変化素子は、前記２つの電極間に印加される第１電圧及び第１電流による発熱により前記複数のカーボンナノチューブ間の距離が変化することによって前記低抵抗状態から前記高抵抗状態に変化し、前記２つの電極間に印加される第２電圧及び第２電流に基づくクーロン力により前記複数のカーボンナノチューブ間の距離が変化することによって前記高抵抗状態から前記低抵抗状態に変化してもよい。
（３）このメモリ回路では、
前記第１電流は前記第２電流よりも大きくてもよい。
また、前記第１電圧は前記第２電圧よりも大きくてもよい。
（４）このメモリ回路では、
前記抵抗変化素子は、導電性のカーボンナノチューブを含んでもよい。
抵抗変化素子が導電性（金属性）のカーボンナノチューブを多く含むことにより、低抵抗状態と高抵抗状態の抵抗値の差が大きくなる。したがって、「１」を表すデータと「０」を表すデータとの読み出しの差が明確になり良好なメモリ特性が得られる。
（５）このメモリ回路では、
前記抵抗変化素子は、マルチウォールカーボンナノチューブよりもシングルウォールカーボンナノチューブを多く含んでもよい。
シングルウォールカーボンナノチューブは、非常に細いため電界などの力により曲がったり、熱的な振動によって屈曲が変化したりしやすい性質がある。すなわち、複数のカーボンナノチューブ間の距離の変化を起こしやすい。このため、抵抗変化素子の電極間にあるカーボンナノチューブ間が電気的に接続されていない高抵抗な状態からクーロン力で引き付けられることにより電気的に接続された低抵抗状態への変化や、熱による振動を受けて低抵抗状態から電気的に接続されていない高抵抗状態への変化を起こしやすい。したがって、「１」を表すデータと「０」を表すデータとの読み出しの差が明確になり良好なメモリ特性が得られる。
（６）このメモリ回路では、
前記ビット線、前記ワード線及び前記プログラム線の少なくとも１つに電圧及び電流を印加することにより前記抵抗変化素子の前記２つの電極間に電圧及び電流を印加し、前記抵抗変化素子の状態を、前記低抵抗状態と前記高抵抗状態のいずれかの状態に変化させる制御回路を含んでもよい。
（７）このメモリ回路では、
前記メモリブロックを複数含んでもよい。
（８）このメモリ回路では、
複数の前記メモリブロックに含まれる第１トランジスタのうち少なくとも１つは、他のメモリブロックに含まれる第１トランジスタとは異なるビット線に接続されていてもよい。
（９）このメモリ回路では、
複数の前記メモリブロックに含まれる第１トランジスタと前記ビット線とが電気的に接続するビット線コンタクトを有し、
複数の前記メモリブロックで１つの前記ビット線コンタクトを共有していてもよい。
これにより、メモリ回路の面積をさらに小さくできる。
（１０）本発明に係る集積回路装置の態様の一つは、
これらのいずれかのメモリ回路を含む。
本態様によれば、不揮発性でありながら、ビットごとにランダムにアクセスすることも、ブロックごとに書き換えることも可能であり、回路の集積度を高めることができるメモリ回路を含む集積回路装置を提供できる。
（１１）本発明に係る電子機器の態様の一つは、
これらのいずれかのメモリ回路を含む。
本態様によれば、不揮発性でありながら、ビットごとにランダムにアクセスすることも、ブロックごとに書き換えることも可能であり、回路の集積度を高めることができるメモリ回路を含む電子機器を提供できる。
図１は、本実施形態に係るメモリ回路の回路構成例を示す回路図である。 図２は、本実施形態に係るメモリ回路の他の回路構成例を示す回路図である。 図３は、本実施形態に係るメモリ回路の動作例の概念を示すタイミングチャートである。 図４は、本実施形態に係るメモリ回路の要部であるメモリブロックの第１構造例及びその製造方法を説明するための図である。 図５は、本実施形態に係るメモリ回路の要部であるメモリブロックの第１構造例及びその製造方法を説明するための図である。 図６は、本実施形態に係るメモリ回路の要部であるメモリブロックの第１構造例及びその製造方法を説明するための図である。 図７は、本実施形態に係るメモリ回路の要部であるメモリブロックの第１構造例及びその製造方法を説明するための図である。 図８は、本実施形態に係るメモリ回路の要部であるメモリブロックの第１構造例及びその製造方法を説明するための図である。 図９は、本実施形態に係るメモリ回路の要部であるメモリブロックの第１構造例及びその製造方法を説明するための図である。 図１０は、本実施形態に係るメモリ回路の要部であるメモリブロックの第１構造例及びその製造方法を説明するための図である。 図１１は、本実施形態に係るメモリ回路の要部であるメモリブロックの第２構造例及びその製造方法を説明するための図である。 図１２は、本実施形態に係るメモリ回路の要部であるメモリブロックの第２構造例及びその製造方法を説明するための図である。 図１３は、本実施形態に係るメモリ回路の要部であるメモリブロックの第２構造例及びその製造方法を説明するための図である。 図１４は、本実施形態に係るメモリ回路の要部であるメモリブロックの第２構造例及びその製造方法を説明するための図である。 図１５は、本実施形態に係るメモリ回路の要部であるメモリブロックの第２構造例及びその製造方法を説明するための図である。 図１６（Ａ）は、第１構造例のメモリブロックにおいて、２つのメモリセルブロックで１つのビット線コンタクトを共有した例、図１６（Ｂ）は、第２構造例のメモリブロックにおいて、２つのメモリセルブロックで１つのビット線コンタクトを共有した例を示す断面図である。 図１７は、本実施形態に係る集積回路装置の構成例である。 図１８Ａは、本実施形態に係る電子機器の構成例である。 図１８Ｂは、本実施形態に係る電子機器の構成例である。 図１８Ｃは、本実施形態に係る電子機器の構成例である。
以下、本発明の好適な実施形態について図面を用いて詳細に説明する。なお、以下に説明する実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。
１．メモリ回路
１−１．回路構成
図１は、本実施形態に係るメモリ回路の回路構成例を示す回路図である。
本実施形態に係るメモリ回路１は、トランジスタと、該トランジスタのソース及びドレインのいずれか一方に一端が接続された抵抗変化素子を備えるメモリセルを構成し、前記トランジスタとしての第１トランジスタ〜第Ｎトランジスタまでが順に直列接続されたＮ個のメモリセルを含むメモリブロック１０を含む。メモリセルの数Ｎは、２以上の整数で任意に設定してもよい。
図１に示す例では、メモリブロック１０は、４個のメモリセルＣｅｌｌ−１〜Ｃｅｌｌ−４を含んでいる。図１に示す例では、第１トランジスタＴ１と、第１トランジスタＴ１のソース及びドレインのいずれか一方（例えば、ソース。以下同じ。）に一端が接続された抵抗変化素子ＲＣ１を備えるメモリセルＣｅｌｌ−１を構成し、第２トランジスタＴ２と、第２トランジスタＴ２のソース及びドレインのいずれか一方に一端が接続された抵抗変化素子ＲＣ２を備えるメモリセルＣｅｌｌ−２を構成し、第３トランジスタＴ３と、第３トランジスタＴ３のソース及びドレインのいずれか一方に一端が接続された抵抗変化素子ＲＣ３を備えるメモリセルＣｅｌｌ−３を構成し、第４トランジスタＴ４と、第４トランジスタＴ４のソース及びドレインのいずれか一方に一端が接続された抵抗変化素子ＲＣ４を備えるメモリセルＣｅｌｌ−４を構成している。
また、図１に示す例では、第１トランジスタＴ１のソース及びドレインのいずれか他方（例えば、ドレイン。以下同じ。）は、ビット線ＢＬ１に接続されている。また、第１トランジスタＴ１〜第４トランジスタＴ４までの４個のトランジスタが順に直列接続されている。すなわち、第１トランジスタＴ１のソース及びドレインのいずれか一方は、第２トランジスタＴ２のソース及びドレインのいずれか他方に接続されている。第２トランジスタＴ２のソース及びドレインのいずれか一方は、第３トランジスタＴ３のソース及びドレインのいずれか他方に接続されている。第３トランジスタＴ３のソース及びドレインのいずれか一方は、第４トランジスタＴ４のソース及びドレインのいずれか他方に接続されている。
直列接続された第１のトランジスタＴ１〜第４のトランジスタＴ４の各ゲートは、それぞれ異なるワード線に接続されている。図１に示す例では、第１トランジスタＴ１のゲートはワード線ＷＬ１に、第２トランジスタＴ２のゲートはワード線ＷＬ２に、第３トランジスタＴ３のゲートはワード線ＷＬ３に、第４トランジスタＴ４のゲートはワード線ＷＬ４に、それぞれ接続されている。
直列接続された第１のトランジスタＴ１〜第４のトランジスタＴ４のソース及びドレインのいずれか一方は、少なくともそれぞれ異なる抵抗変化素子を介して、それぞれ異なるプログラム線に接続されている。図１に示す例では、第１のトランジスタＴ１のソース及びドレインのいずれか一方は抵抗変化素子ＲＣ１を介してプログラム線ＰＬ１に、第２のトランジスタＴ２のソース及びドレインのいずれか一方は抵抗変化素子ＲＣ２を介してプログラム線ＰＬ２に、第３のトランジスタＴ３のソース及びドレインのいずれか一方は抵抗変化素子ＲＣ３を介してプログラム線ＰＬ３に、第４のトランジスタＴ４のソース及びドレインのいずれか一方は抵抗変化素子ＲＣ４を介してプログラム線ＰＬ４に、それぞれ接続されている。
本実施形態に係るメモリ回路１は、抵抗変化素子ＲＣ１〜ＲＣ４を含む。抵抗変化素子ＲＣ１〜ＲＣ４は、２つの電極間に存在する複数のカーボンナノチューブを含み、当該複数のカーボンナノチューブ間の距離が変化することにより、相対的に低抵抗となる低抵抗状態と相対的に高抵抗となる高抵抗状態のいずれかの状態をとる。抵抗変化素子ＲＣ１〜ＲＣ４の詳細については後述する。
本実施形態に係るメモリ回路１は、制御回路２０を含んでもよい。制御回路２０は、ビット線ＢＬ１、ワード線ＷＬ１〜ＷＬ４及びプログラム線ＰＬ１〜ＰＬ４の少なくとも１つに電圧及び電流を印加することにより抵抗変化素子ＲＣ１〜ＲＣ４の２つの電極間に電圧及び電流を印加し、抵抗変化素子ＲＣ１〜ＲＣ４の状態を、低抵抗状態と高抵抗状態のいずれかの状態に変化させる。制御回路２０は、ビット線ＢＬ１、ワード線ＷＬ１〜ＷＬ４及びプログラム線ＰＬ１〜ＰＬ４に対して、それぞれ異なるタイミングで、それぞれ異なる電圧及び電流を印加することができる。すなわち、ビット線ＢＬ１、ワード線ＷＬ１〜ＷＬ４及びプログラム線ＰＬ１〜ＰＬ４は、それぞれ互いに独立した制御線である。本実施形態においては、制御回路２０は、ビット線ＢＬ１に電圧を印加するためのＢＬ制御回路２０２、ワード線ＷＬ１〜ＷＬ４に電圧を印加するためのＷＬ制御回路２０４、プログラム線ＰＬ１〜ＰＬ４に電圧及び電流を印加するためのＰＬ制御回路２０６を含んで構成されている。
なお、メモリブロックを複数有する構成も可能である。図２は、本実施形態に係るメモリ回路の他の回路構成例を示す回路図である。図２に示すメモリ回路２は、２つのメモリブロック１１、１２を有する例について示しているが、３つ以上のメモリブロックを有していてもよい。
また、メモリ回路２は制御回路２１を含んでもよい。制御回路２１は、ビット線ＢＬ１、ＢＬ２、ワード線ＷＬ１〜ＷＬ４及びプログラム線ＰＬ１〜ＰＬ４の少なくとも１つに電圧及び電流を印加することにより抵抗変化素子ＲＣ１１〜ＲＣ１４、ＲＣ２１〜ＲＣ２４の２つの電極間に電圧及び電流を印加し、抵抗変化素子ＲＣ１１〜ＲＣ１４、ＲＣ２１〜ＲＣ２４の状態を、低抵抗状態と高抵抗状態のいずれかの状態に変化させる。制御回路２１は、ビット線ＢＬ１、ＢＬ２、ワード線ＷＬ１〜ＷＬ４及びプログラム線ＰＬ１〜ＰＬ４に対して、それぞれ異なるタイミングで、それぞれ異なる電圧及び電流を印加することができる。すなわち、ビット線ＢＬ１、ＢＬ２、ワード線ＷＬ１〜ＷＬ４及びプログラム線ＰＬ１〜ＰＬ４は、それぞれ互いに独立した制御線である。本実施形態においては、制御回路２１は、ビット線ＢＬ１、ＢＬ２に電圧を印加するためのＢＬ制御回路２１２、ワード線ＷＬ１〜ＷＬ４に電圧を印加するためのＷＬ制御回路２１４、プログラム線ＰＬ１〜ＰＬ４に電圧及び電流を印加するためのＰＬ制御回路２１６を含んで構成されている。
図２に示す例では、メモリブロック１１は、４個のメモリセルＣｅｌｌ−１１〜Ｃｅｌｌ−１４を含んでいる。図２に示す例では、第１トランジスタＴ１１と、第１トランジスタＴ１１のソース及びドレインのいずれか一方に一端が接続された抵抗変化素子ＲＣ１１を備えるメモリセルＣｅｌｌ−１１を構成し、第２トランジスタＴ１２と、第２トランジスタＴ１２のソース及びドレインのいずれか一方に一端が接続された抵抗変化素子ＲＣ１２を備えるメモリセルＣｅｌｌ−１２を構成し、第３トランジスタＴ１３と、第３トランジスタＴ１３のソース及びドレインのいずれか一方に一端が接続された抵抗変化素子ＲＣ１３を備えるメモリセルＣｅｌｌ−１３を構成し、第４トランジスタＴ１４と、第４トランジスタＴ１４のソース及びドレインのいずれか一方に一端が接続された抵抗変化素子ＲＣ１４を備えるメモリセルＣｅｌｌ−１４を構成している。
また、メモリブロック１１は、第１トランジスタＴ１１〜第４トランジスタＴ１４までの４個のトランジスタが順に直列接続されている。すなわち、第１トランジスタＴ１１のソース及びドレインのいずれか一方は、第２トランジスタＴ１２のソース及びドレインのいずれか他方に接続されている。第２トランジスタＴ１２のソース及びドレインのいずれか一方は、第３トランジスタＴ１３のソース及びドレインのいずれか他方に接続されている。第３トランジスタＴ１３のソース及びドレインのいずれか一方は、第４トランジスタＴ１４のソース及びドレインのいずれか他方に接続されている。
図２に示す例では、メモリブロック１２は、４個のメモリセルＣｅｌｌ−２１〜Ｃｅｌｌ−２４を含んでいる。図２に示す例では、第１トランジスタＴ２１と、第１トランジスタＴ２１のソース及びドレインのいずれか一方に一端が接続された抵抗変化素子ＲＣ２１を備えるメモリセルＣｅｌｌ−２１を構成し、第２トランジスタＴ２２と、第２トランジスタＴ２２のソース及びドレインのいずれか一方に一端が接続された抵抗変化素子ＲＣ２２を備えるメモリセルＣｅｌｌ−２２を構成し、第３トランジスタＴ２３と、第３トランジスタＴ２３のソース及びドレインのいずれか一方に一端が接続された抵抗変化素子ＲＣ２３を備えるメモリセルＣｅｌｌ−２３を構成し、第４トランジスタＴ２４と、第４トランジスタＴ２４のソース及びドレインのいずれか一方に一端が接続された抵抗変化素子ＲＣ２４を備えるメモリセルＣｅｌｌ−２４を構成している。
また、メモリブロック１２は、第１トランジスタＴ２１〜第４トランジスタＴ２４までの４個のトランジスタが順に直列接続されている。すなわち、第１トランジスタＴ２１のソース及びドレインのいずれか一方は、第２トランジスタＴ２２のソース及びドレインのいずれか他方に接続されている。第２トランジスタＴ２２のソース及びドレインのいずれか一方は、第３トランジスタＴ２３のソース及びドレインのいずれか他方に接続されている。第３トランジスタＴ２３のソース及びドレインのいずれか一方は、第４トランジスタＴ２４のソース及びドレインのいずれか他方に接続されている。
なお、抵抗変化素子ＲＣ１１〜ＲＣ１４、ＲＣ２１〜ＲＣ２４は、２つの電極間に存在する複数のカーボンナノチューブを含み、相対的に低抵抗となる低抵抗状態と相対的に高抵抗となる高抵抗状態のいずれかの状態をとる。抵抗変化素子ＲＣ１１〜ＲＣ１４、ＲＣ２１〜ＲＣ２４の詳細については後述する。
また、複数のメモリブロックに含まれる第１トランジスタのうち少なくとも１つは、異なるビット線に接続されていてもよい。図２に示すメモリ回路２では、メモリブロック１１に含まれる第１トランジスタＴ１１のソース及びドレインのいずれか他方はビット線ＢＬ１に、メモリブロック１２に含まれる第１トランジスタＴ１２のソース及びドレインのいずれか他方はビット線ＢＬ２に接続されている。
また、複数のメモリブロックにおいて、ビット線、ワード線及びプログラム線の少なくとも１つを共用してもよい。図２に示す例では、メモリブロック１１とメモリブロック１２とでワード線及びプログラム線を共用している。ワード線ＷＬ１は第１トランジスタＴ１１のゲートと第１トランジスタＴ２１のゲートに、ワード線ＷＬ２は第２トランジスタＴ１２のゲートと第２トランジスタＴ２２のゲートに、ワード線ＷＬ３は第３トランジスタＴ１３のゲートと第３トランジスタＴ２３のゲートに、ワード線ＷＬ４は第４トランジスタＴ１４のゲートと第４トランジスタＴ２４のゲートに、それぞれ接続されている。また、プログラム線ＰＬ１は抵抗変化素子ＲＣ１１とＲＣ２１に、プログラム線ＰＬ２は抵抗変化素子ＲＣ１２とＲＣ２２に、プログラム線ＰＬ３は抵抗変化素子ＲＣ１３とＲＣ２３に、プログラム線ＰＬ４は抵抗変化素子ＲＣ１４とＲＣ２４に、それぞれ接続されている。
なお、図示はしないが、１つのビット線が複数のメモリセルの第１トランジスタに接続されてもよい。これにより、ビット線コンタクトの面積を２つのメモリブロックで共有化することができ、メモリチップの面積を小さくできる。また、直列接続するトランジスタが増える場合、その中央部でビット線コンタクトを取った方が、ビット線から各トランジスタまでの抵抗が小さくなるというメリットがある。
このように、本実施形態に係るメモリ回路１及びメモリ回路２によれば、それぞれがメモリセルを構成し、順に直列接続された第１のトランジスタＴ１〜第４のトランジスタＴ４までの４個のトランジスタのうち、第１のトランジスタＴ１の一端がビット線ＢＬ１に接続され、４個のトランジスタで１本のビット線を共用するため、１個のトランジスタで１本のビット線を利用する場合に比べて回路の集積度を高めることができる。
１−２．抵抗変化素子
上述したように、抵抗変化素子ＲＣ１〜ＲＣ４、ＲＣ１１〜ＲＣ１４、ＲＣ２１〜ＲＣ２４は、２つの電極間に存在する複数のカーボンナノチューブを含み、相対的に低抵抗となる低抵抗状態と相対的に高抵抗となる高抵抗状態のいずれかの状態をとる。すなわち、本実施形態における抵抗変化素子ＲＣ１〜ＲＣ４、ＲＣ１１〜ＲＣ１４、ＲＣ２１〜ＲＣ２４は、スイッチ素子として機能できる。
また、本実施形態における抵抗変化素子ＲＣ１〜ＲＣ４、ＲＣ１１〜ＲＣ１４、ＲＣ２１〜ＲＣ２４は、制御回路２０又は制御回路２１から２つの電極間に電圧及び電流が印加されていない場合又は電源が遮断された場合には、高抵抗状態又は低抵抗状態を保持する。また、抵抗変化素子ＲＣ１〜ＲＣ４、ＲＣ１１〜ＲＣ１４、ＲＣ２１〜ＲＣ２４は、２つの電極間に電圧及び電流が印加されることにより、高抵抗状態と低抵抗状態のいずれかの状態に変化する。すなわち、本実施形態における抵抗変化素子ＲＣ１〜ＲＣ４、ＲＣ１１〜ＲＣ１４、ＲＣ２１〜ＲＣ２４は、不揮発性のスイッチ素子として機能できる。
本実施形態における抵抗変化素子ＲＣ１〜ＲＣ４、ＲＣ１１〜ＲＣ１４、ＲＣ２１〜ＲＣ２４は、制御回路２０又は制御回路２１から２つの電極間に印加される第１電圧Ｖ１及び第１電流Ｉｐ１による発熱により、抵抗変化素子ＲＣ１〜ＲＣ４、ＲＣ１１〜ＲＣ１４、ＲＣ２１〜ＲＣ２４に含まれる複数のカーボンナノチューブ間の距離が変化することによって低抵抗状態から高抵抗状態に変化してもよい。また、抵抗変化素子ＲＣ１〜ＲＣ４、ＲＣ１１〜ＲＣ１４、ＲＣ２１〜ＲＣ２４は、制御回路２０又は制御回路２１から２つの電極間に印加される第２電圧Ｖ２及び第２電流Ｉｐ２に基づくクーロン力により、抵抗変化素子ＲＣ１〜ＲＣ４、ＲＣ１１〜ＲＣ１４、ＲＣ２１〜ＲＣ２４に含まれる複数のカーボンナノチューブ間の距離が変化することによって高抵抗状態から低抵抗状態に変化してもよい。
すなわち、抵抗変化素子ＲＣ１〜ＲＣ４、ＲＣ１１〜ＲＣ１４、ＲＣ２１〜ＲＣ２４は、制御回路２０又は制御回路２１から２つの電極間に印加される第１電圧Ｖ１と第１電流Ｉｐ１により抵抗変化素子に含まれるカーボンナノチューブを流れる電流による発熱により前記複数のカーボンナノチューブ間の距離が２つの電極間を電気的に接続するような位置関係から電気的に接続しないような位置関係に変化することによって低抵抗状態から高抵抗状態に変化する。また、制御回路２０又は制御回路２１から２つの電極間に印加される第２電圧Ｖ２と第２電流Ｉｐ２によって発生する電界により発生するクーロン力によって２つの電極間を電気的に接続しないような位置関係から電極間を電気的に接続するような位置関係に変化することによって高抵抗状態から低抵抗状態に変化する。
通常、第１電流Ｉｐ１は第２電流Ｉｐ２よりも大きくてもよい。また、第１電圧Ｖ１は第２電圧Ｖ２よりも大きくてもよい。
前記発熱は、カーボンナノチューブを流れる電流により発生したジュール熱であるが、カーボンナノチューブに近い領域での発熱部位（電極やその接続部など）の抵抗により発生するジュール熱による発熱でもよい。カーボンナノチューブは熱伝導性が良く局所的に発生した熱が伝わりやすいという性質を持っている。カーボンナノチューブのジュール熱による格子散乱（振動）により低抵抗状態から高抵抗状態への変化を実現するためには第１の電流値Ｉｐ１の設定が重要である。回路の規模、組み込むトランジスタの内部抵抗、配線部の抵抗などの大きさによって電流値を設定するのが望ましい。ここでは、第２電圧Ｖ２を印加した場合に抵抗変化素子に流れる電流を第２電流Ｉｐ２としたときにＩｐ１＞Ｉｐ２の関係となるように第１電流Ｉｐ１を設定する。
このような、本実施形態における抵抗変化素子ＲＣ１〜ＲＣ４、ＲＣ１１〜ＲＣ１４、ＲＣ２１〜ＲＣ２４は、ＤＲＡＭやフラッシュメモリのような電荷を貯める方式に比べて高速なスイッチ素子として動作できる。したがって、高速に読み書き可能なメモリ回路１及びメモリ回路２を実現することができる。
また、本実施形態における抵抗変化素子ＲＣ１〜ＲＣ４、ＲＣ１１〜ＲＣ１４、ＲＣ２１〜ＲＣ２４は、ＤＲＡＭやフラッシュメモリのような電荷を貯める方式に比べて、電荷の量に影響を受けないのでメモリを微細化したときに蓄積する電荷量が減少したりすることが無い。このためメモリ回路を微細化しても記憶した状態の保持期間が電荷蓄積型の不揮発性メモリに比べて長い。
従来のフラッシュメモリの構造では、微細化に伴い、電荷を貯める構造そのものが小さくなる。そのため、不揮発メモリの「１」を表すデータと「０」を表すデータ（ＯＮとＯＦＦ）の記憶に用いる電荷が少なくなる。すると、「１」を表すデータと「０」を表すデータ（ＯＮとＯＦＦ）の電荷量による違いが小さくなり、「１」を表すデータと「０」を表すデータの読み出しの差が不明確となるため、信頼性を維持したまま微細化するには限界がある。しかし、本実施形態における抵抗変化素子のＯＮ／ＯＦＦ機構（低抵抗状態と高抵抗状態との切り換え原理）は、電荷量には関係ない。したがって、従来のフラッシュメモリの構造における微細化の制限を撤廃できる。
したがって、長期間に亘ってデータを保持することが可能なメモリ回路１及びメモリ回路２を、メモリ回路を微細化して高集積型にしても実現することができる。
さらに、本実施形態における抵抗変化素子ＲＣ１〜ＲＣ４、ＲＣ１１〜ＲＣ１４、ＲＣ２１〜ＲＣ２４は、例えばフラッシュメモリのように、電子がトランジスタの絶縁酸化膜を貫通する構成に比べて、状態変化に対する耐久性が高い。したがって、書き換え寿命の長いメモリ回路１及びメモリ回路２を実現することができる。
本実施形態における抵抗変化素子ＲＣ１〜ＲＣ４、ＲＣ１１〜ＲＣ１４、ＲＣ２１〜ＲＣ２４は、導電性のカーボンナノチューブを含んでもよい。さらに、抵抗変化素子ＲＣ１〜ＲＣ４、ＲＣ１１〜ＲＣ１４、ＲＣ２１〜ＲＣ２４は、半導体性のカーボンナノチューブよりも金属性（導電性）のカーボンナノチューブを多く含むことが好ましい。金属性のカーボンナノチューブを多く含むことにより、低抵抗状態と高抵抗状態の抵抗値の差が大きくなる。したがって、「１」を表すデータと「０」を表すデータとの読み出しの差が明確になり信頼性の高い良好なメモリ特性が得られる。
本実施形態における抵抗変化素子ＲＣ１〜ＲＣ４、ＲＣ１１〜ＲＣ１４、ＲＣ２１〜ＲＣ２４は、マルチウォールカーボンナノチューブよりもシングルウォールカーボンナノチューブを多く含むことが好ましい。金属性のシングルウォールカーボンナノチューブは、クーロン力の影響を受けやすく状態が曲がりやすく、ジュール熱による振動（格子散乱）により状態が変形しやすいという特徴がある。したがって、低抵抗状態と高抵抗状態の抵抗値の差が大きくなり、良好なメモリ特性が得られる。
１−３．動作例
次に、本実施形態に係るメモリ回路２の動作例について説明する。なお、メモリ回路１についてもメモリ回路２と同様に動作する。
図３は、本実施形態に係るメモリ回路２の動作例の概念を示すタイミングチャートである。図３は、概念を説明するものであるので各電圧、電流印加タイミングのマージンや実際の波形の時間変動などは考慮されていないものである。横軸は時間、縦軸は、図３（Ａ）はＢＬ制御回路２１２からビット線ＢＬ１に印加される電圧、図３（Ｂ）はビット線ＢＬ１に流れる電流、図３（Ｃ）はＢＬ制御回路２１２からビット線ＢＬ２に印加される電圧、図３（Ｄ）はＷＬ制御回路２１４からワード線ＷＬ１に印加される電圧、図３（Ｅ）はＷＬ制御回路２１４からワード線ＷＬ２に印加される電圧、図３（Ｆ）はＷＬ制御回路２１４からワード線ＷＬ３に印加される電圧、図３（Ｇ）はＷＬ制御回路２１４からワード線ＷＬ４に印加される電圧、図３（Ｈ）はＰＬ制御回路２１６からプログラム線ＰＬ１に印加される電圧、図３（Ｉ）はＰＬ制御回路２１６からプログラム線ＰＬ２に印加される電圧、図３（Ｊ）はＰＬ制御回路２１６からプログラム線ＰＬ２に印加される電流、図３（Ｋ）はＰＬ制御回路２１６からプログラム線ＰＬ３に印加される電圧、図３（Ｌ）はＰＬ制御回路２１６からプログラム線ＰＬ４に印加される電圧を表す。なお、図３に示すタイミングチャートではＰＬ制御回路２１６から読み出し時の電圧を印加した例を示したが、プログラム線ＰＬ１〜ＰＬ４側を接地レベル（０Ｖ）にしておき、選択したビット線ＢＬ１〜ＢＬ２側に読み出しの電圧を印加しても同じようにビット線ＢＬ１〜ＢＬ２電流のレベルで「０」、「１」を表すデータを読み出すことが出来る。
以下、本実施形態に係るメモリ回路２の動作の一例として、メモリセルＣｅｌｌ−１２の抵抗変化素子ＲＣ１２にデータを書き込む動作と、抵抗変化素子ＲＣ１２に書き込まれたデータを読み出す動作について、図３を参照して説明する。また、抵抗変化素子ＲＣ１２が低抵抗状態である場合に「１」を表すデータが抵抗変化素子ＲＣ１２に書き込まれているものとし、抵抗変化素子ＲＣ１２が高抵抗状態である場合に「０」を表すデータが抵抗変化素子ＲＣ１２に書き込まれているものとする。
図３において、時刻ｔ１〜時刻ｔ２までの期間は、抵抗変化素子ＲＣ１２に「０」を表すデータを書き込む期間である。時刻ｔ３〜時刻ｔ４までの期間は、時刻ｔ１〜時刻ｔ２までの期間に書き込まれた「０」を表すデータを抵抗変化素子ＲＣ１２から読み出す期間である。時刻ｔ５〜時刻ｔ６までの期間は、抵抗変化素子ＲＣ１２に「１」を表すデータを書き込む期間である。時刻ｔ７〜時刻ｔ８までの期間は、時刻ｔ５〜時刻ｔ６までの期間に書き込まれた「１」を表すデータを抵抗変化素子ＲＣ１２から読み出す期間である。
時刻ｔ１〜時刻ｔ２において、プログラム線ＰＬ２には第１電圧Ｖ１と第１電流Ｉｐ１が印加され（図３（Ｉ）、図３（Ｊ））、ワード線ＷＬ１とＷＬ２にはトランジスタＴ１１とトランジスタＴ１２が導通状態（ＯＮ状態）となるゲート電圧Ｖｈが印加される（図３（Ｄ）、図３（Ｅ））。ここではトランジスタＴ１１は単なるスイッチとしての役割を果たしているだけである。ビット線ＢＬ１とワード線ＷＬ３とＷＬ４には、０Ｖ（接地電位）が印加される（図３（Ａ）、図３（Ｆ）、図３（Ｇ））。この状態ではＴ１３、Ｔ１４、Ｔ２３、Ｔ２４はオフ状態となる。ビット線ＢＬ２、プログラム線ＰＬ１、ＰＬ３、ＰＬ４は非選択状態（ハイインピーダンス）とされる（図３（Ｃ）、図３（Ｈ）、図３（Ｋ）、図３（Ｌ））。
この場合、抵抗変化素子ＲＣ１１、ＲＣ１３、ＲＣ１４、ＲＣ２１〜ＲＣ２４の両端には電位差が生じないため、抵抗変化素子ＲＣ１１、ＲＣ１３、ＲＣ１４、ＲＣ２１〜ＲＣ２４の状態は変化しない。一方、抵抗変化素子ＲＣ１２の両端には、第１電圧Ｖ１の電位差が生じるため、２つの電極間に電界が発生し、電極と電気的に接続された複数のカーボンナノチューブ間に発生したクーロン力によって抵抗変化素子ＲＣ１２の状態は一旦低抵抗状態になるものの、抵抗変化素子ＲＣ１２を介してプログラム線ＰＬ２とビット線ＢＬ１との間を流れる電流Ｉｐ１による発熱が起こり、複数のカーボンナノチューブ間の距離の変化によって２つの電極間を電気的に接続していたカーボンナノチューブが電気的に接続されていない状態に変化する。カーボンナノチューブが電気的に接続されていない状態に変化するとＲＣ１２を通じた電流が流れなくなり発熱が停止する。すなわち、抵抗変化素子ＲＣ１２の状態は低抵抗状態から高抵抗状態に変化する。これにより、抵抗変化素子ＲＣ１２に「０」を表すデータが書き込まれる。
時刻ｔ３〜時刻ｔ４において、プログラム線ＰＬ２には読み出し電圧Ｖｒ及び非常に小さな読み出し電流Ｉｐｒが印加される（図３（Ｉ）、図３（Ｊ））。読み出し電圧Ｖｒは、抵抗変化素子ＲＣ１２の状態を変化させない電圧であり、第１電圧Ｖ１及び第２電圧Ｖ２よりも低い電圧である。すなわち、第１電圧Ｖ１と第２電圧Ｖ２と読み出し電圧Ｖｒとの大小関係は、不等式Ｖ１＞Ｖ２＞Ｖｒで表される。また、第１電流Ｉｐ１と第２電流Ｉｐ２、読み出し電流Ｉｐｒの大小関係は、不等式Ｉｐ１＞Ｉｐ２＞Ｉｐｒで表される。なお、Ｖ１、Ｖ２及びＶｒの関係及びＩｐ１、Ｉｐ２、Ｉｐｒの関係については、メモリブロック１１及び１２のトランジスタ内部抵抗の値や配線抵抗などの値によって適宜最適化することが好ましい。ワード線ＷＬ１とワード線ＷＬ２には、トランジスタＴ１１とトランジスタＴ１２が導通状態（ＯＮ状態）となるゲート電圧Ｖｈが印加される（図３（Ｄ）、図３（Ｅ））。ビット線ＢＬ１とワード線ＷＬ３とＷＬ４には、０Ｖ（接地電位）が印加される（図３（Ａ）、図３（Ｆ）、図３（Ｇ））。ビット線ＢＬ２、プログラム線ＰＬ１、ＰＬ３、ＰＬ４は非選択状態（ハイインピーダンス）とされる（図３（Ｃ）、図３（Ｈ）、図３（Ｋ）、図３（Ｌ））。
この場合、抵抗変化素子ＲＣ１１、ＲＣ１３、ＲＣ１４、ＲＣ２１〜ＲＣ２４の両端には電位差が生じないため、抵抗変化素子ＲＣ１１、ＲＣ１３、ＲＣ１４、ＲＣ２１〜ＲＣ２４の状態は変化しない。一方、抵抗変化素子ＲＣ１２の両端には、読み出し電圧Ｖｒの電位差が印加されるが、２つの電極間に配置された複数のカーボンナノチューブ間の距離の変化が起こるほどの電界は発生しないように電圧Ｖｒの値を設定する。トランジスタＴ１２とＴ１１のドレイン側に相当する抵抗変化素子側の電圧は抵抗変化素子が高抵抗状態である為に直列トランジスタをＯＮさせるほどの電圧にならず、トランジスタＴ１１とＴ１２の直列に接続されたトランジスタは完全なＯＮ状態にならず、可変抵抗が高抵抗の状態であるので流れる電流は非常に小さくなる。したがって、ビット線ＢＬ１には大きな電流は流れない（図３（Ｂ））。
したがって、例えば基準電流値ＩｒｅｆをＩｒｅｆ＞Ｉｂｓとなるように設定し、ＢＬ制御回路２１２側で基準電流値Ｉｒｅｆと電流Ｉｂｓとを比較することにより電流が基準電流Ｉｒｅｆより小さいので抵抗変化素子ＲＣ１２が高抵抗状態であることが判別できる。なお、図３においては、Ｉｂｓ＝０であるものとしてタイミングチャートを表現している。これにより、時刻ｔ１〜時刻ｔ２までの期間に抵抗変化素子ＲＣ１２に書き込まれた「０」を表すデータを抵抗変化素子ＲＣ１２から読み出すことができる。また、読み出し電圧Ｖｒ及び読み出し電流Ｉｐｒにより抵抗変化素子ＲＣ１２の状態は変化しないため、抵抗変化素子ＲＣ１１〜ＲＣ１４、ＲＣ２１〜ＲＣ２４の全ての状態を変化させることなく抵抗変化素子ＲＣ１２に書き込まれたデータを読み出すことができる。
時刻ｔ５〜時刻ｔ６において、プログラム線ＰＬ２には第２電圧Ｖ２と第２電流Ｉｐ２が印加され（図３（Ｉ）、図３（Ｊ））、ワード線ＷＬ１とワード線ＷＬ２にはトランジスタＴ１１とトランジスタＴ１２が導通状態（ＯＮ状態）となるゲート電圧Ｖｈが印加される（図３（Ｄ）、図３（Ｅ））。ビット線ＢＬ１とワード線ＷＬ３とＷＬ４には、０Ｖ（接地電位）が印加される（図３（Ａ）、図３（Ｆ）、図３（Ｇ））。ビット線ＢＬ２、プログラム線ＰＬ１、ＰＬ３、ＰＬ４は非選択状態（ハイインピーダンス）とされる（図３（Ｃ）、図３（Ｈ）、図３（Ｋ）、図３（Ｌ））。第２電流Ｉｐ２は前記Ｉｐ１に比べて小さい値である。
この場合、抵抗変化素子ＲＣ１１、ＲＣ１３、ＲＣ１４、ＲＣ２１〜ＲＣ２４の両端には電位差が生じないため、抵抗変化素子ＲＣ１１、ＲＣ１３、ＲＣ１４、ＲＣ２１〜ＲＣ２４の状態は変化しない。一方、抵抗変化素子ＲＣ１２の両端には、第２電圧Ｖ２の電位差が生じるため、２つの電極間に電界が発生し、電極に電気的に接続されたカーボンナノチューブ間にクーロン力が働き電気的に接続されていなかったカーボンナノチューブが電気的に接続されるように変化する。よって抵抗変化素子ＲＣ１２の状態は低抵抗状態になる。また、ＰＬ制御回路２１６から印加される電流Ｉｐ２によって抵抗変化素子ＲＣ１２に流れる電流は、第１電流Ｉｐ１よりも小さな第２電流Ｉｐ２である。抵抗変化素子ＲＣ１２に流れる電流Ｉｐ２による発熱に基づく複数のカーボンナノチューブ間の距離の変化によっては、抵抗変化素子ＲＣ１２の状態が低抵抗状態から高抵抗状態に変化することは無い。したがって、抵抗変化素子ＲＣ１２の状態は低抵抗状態となる。これにより、抵抗変化素子ＲＣ１２に「１」を表すデータが書き込まれる。
時刻ｔ３〜時刻ｔ４において、プログラム線ＰＬ２には読み出し電圧Ｖｒ及び非常に小さな読み出し電流Ｉｐｒが印加される（図３（Ｉ）、図３（Ｊ））。ワード線ＷＬ１とワード線ＷＬ２にはトランジスタＴ１１とトランジスタＴ１２が導通状態（ＯＮ状態）となるゲート電圧Ｖｈが印加される（図３（Ｄ）、図３（Ｅ））。ビット線ＢＬ１とワード線ＷＬ３とＷＬ４には、０Ｖ（接地電位）が印加される（図３（Ａ）、図３（Ｆ）、図３（Ｇ））。ビット線ＢＬ２、プログラム線ＰＬ１、ＰＬ３、ＰＬ４は非選択状態（ハイインピーダンス）とされる（図３（Ｃ）、図３（Ｈ）、図３（Ｋ）、図３（Ｌ））。
この場合、抵抗変化素子ＲＣ１１、ＲＣ１３、ＲＣ１４、ＲＣ２１〜ＲＣ２４の両端には電位差が生じないため、抵抗変化素子ＲＣ１１、ＲＣ１３、ＲＣ１４、ＲＣ２１〜ＲＣ２４の状態は変化しない。直列接続されたトランジスタＴ１２とＴ１１のドレイン側に相当する抵抗変化素子側の電圧は抵抗変化素子が低抵抗状態である為にトランジスタＴ１１とＴ１２の直列に接続されたトランジスタのドレイン側には直列トランジスタがＯＮする為に十分な電圧値となるので直列トランジスタＴ１１とＴ１２はＯＮ状態になる。したがって、ビット線ＢＬ１には大きなＯＮ電流Ｉｂｒが流れる（図３（Ｂ））。電流Ｉｂｒと電流Ｉｂｓとの大小関係は、不等式Ｉｂｒ＞Ｉｂｓで表される。
したがって、例えば基準電流値ＩｒｅｆをＩｂｒ＞Ｉｒｅｆ＞Ｉｂｓとなるように設定し、ＢＬ制御回路２１２側で基準電流値Ｉｒｅｆと電流Ｉｂｒとを比較することにより抵抗変化素子ＲＣ１２が低抵抗状態であることが判別できる。これにより、時刻ｔ５〜時刻ｔ６までの期間に抵抗変化素子ＲＣ１２に書き込まれた「１」を表すデータを抵抗変化素子ＲＣ１２から読み出すことができる。また、読み出し電圧Ｖｒにより抵抗変化素子ＲＣ１２の状態は変化しないため、抵抗変化素子ＲＣ１１〜ＲＣ１４、ＲＣ２１〜ＲＣ２４の全ての状態を変化させることなく抵抗変化素子ＲＣ１２に書き込まれたデータを読み出すことができる。
図３に示す例では、抵抗変化素子ＲＣ１２にデータを書き込む動作と読み出す動作について説明したが、他の抵抗変化素子ＲＣ１１、ＲＣ１３、ＲＣ１４、ＲＣ２１〜ＲＣ２４にデータを書き込む動作と読み出す動作についても同様である。すなわち、操作対象となる抵抗変化素子の２つの電極間に電圧及び電流が印加されるように、制御回路２１がビット線ＢＬ１、ＢＬ２、ワード線ＷＬ１〜ＷＬ４、プログラム線ＰＬ１〜ＰＬ４に所定の電圧及び電流を印加することにより、ビットごとにランダムにアクセスできるメモリ回路２が実現できる。
また、上述の図３を用いた説明では、メモリセルＣｅｌｌ−１２に選択的に「０」を表すデータを書き込み、「０」を表すデータを読み出し、「１」を表すデータを書き込み、「１」を表すデータを読み出すという基本動作について述べた。この他にも例えば、メモリセルのデータを読み込んで、データを書き換えたい場合だけ「０」を表すデータや「１」を表すデータに書き換えるという動作を行うこともできる。このようにすることにより書き換えの効率を向上することができる。また、書き換えの消費電力という面から考えると、「１」を表すデータの書き込みに比べて大きな電流を必要とする「０」を表すデータの書き込み動作を減らすために、複数のメモリセルを含むブロックごとに書き換えを行う動作も行ってもよい。すなわち、メモリセルのデータを読み込んだ後、１ビットごとにデータの書き換えを行う代わりに、ブロックのある領域に全て「１」を表すデータを書き込み、「０」を表すデータに書き換える必要のあるメモリセルだけを選択的に読み込んで連続的に書き換える動作である。このようにすることにより書き換えの速度を向上したり、書き換え時の消費電力を削減したりできる。
また、本実施形態に係るメモリ回路１及びメモリ回路２は、他のメモリセルに記憶されたデータを破壊することなくビットごとに読み出しできる。そのため、読み出しにかかる工程（トランジスタのスイッチング動作等）が、従来のＮＡＮＤ型フラッシュメモリに比べて少なくなる。したがって、高集積化できるＮＡＮＤ型構造のメモリ回路でありながら、従来のＮＡＮＤ型フラッシュメモリに比べて高速に読み出すことができる。
１−４．第１構造例及び製造方法
次に、本実施形態に係るメモリ回路の構造例及びその製造方法について説明する。図４〜図１０は、本実施形態に係るメモリ回路の要部であるメモリブロックの第１構造例及びその製造方法を説明するための図である。図４〜図１０のいずれにおいても、各図の（Ａ）はメモリブロックの平面図、各図の（Ｂ）は同図の（Ａ）での一点鎖線における断面図である。以下、シリコン基板上に本実施形態に係るメモリ回路のメモリブロックを製造する方法について説明する。
まず、図４（Ａ）及び図４（Ｂ）に示すように、Ｐ型シリコン基板３００の主表面側に素子分離膜３０２を形成する。例えば、公知のＳＴＩ（shallow trench isolation）法やＬＯＣＯＳ（local oxidation of silicon）法等により素子分離膜３０２を形成してもよい。図４（Ａ）及び図４（Ｂ）に示す例では、ＳＴＩ法により素子分離膜３０２を形成している。ここでは図示を省略しているが、Ｐ型シリコン基板３００の中にＮ型ウェルやＮ型ウェル中にＰ型ウェルを形成したダブルウェル構造を用いてもよい。
次に、図５（Ａ）及び図５（Ｂ）に示すように、Ｐ型シリコン基板３００の表面の素子形成領域にゲート絶縁膜３０４を形成する。例えば、Ｐ型シリコン基板３００の表面を熱酸化することにより酸化シリコン膜を形成することによりゲート絶縁膜３０４を形成してもよい。また、ゲート絶縁膜３０４として、酸化シリコン膜と窒化シリコン膜（Ｓｉ３Ｎ４膜）の複合膜を用いてもよい。
次に、ゲート絶縁膜３０４上にワード線ＷＬ１〜ＷＬ４を形成する。ワード線ＷＬ１〜ＷＬ４を、例えば、以下の手順で形成してもよい。まず、ポリシリコン層を堆積し、その上にキャップ層３１０となる窒化シリコン膜（Ｓｉ３Ｎ４膜）を堆積する。その後、マスクを用いたフォトリソグラフィ工程で所望のレジストパターンを形成し、その後レジストパターンをマスクにして例えば反応性イオンエッチング（ＲＩＥ;Reactive Ion Etching）法などのドライエッチング法等を用いてパターニングし、レジスト膜を除去する事により所望のＷＬパターンを形成する。
次に、ｎ型拡散層３０６を形成する。例えば、ワード線ＷＬ１〜ＷＬ４をマスクとしてイオン打ち込み法により燐（Ｐ）イオンや砒素（Ａｓ）イオン等を打ち込むことにより、ｎ型拡散層３０６としてｎ−型拡散領域を形成する。この時ゲート直下のチャネル領域にはｎ型拡散層３０６は形成されないようにする。
次に、ワード線ＷＬ１〜ＷＬ４の両脇に、側壁膜３０８を形成する。例えば、基板全面にＣＶＤ法を用いて酸化シリコン膜を堆積し、その後全面を反応性ドライエッチング（ＲＩＥ）法などの異方性ドライエッチング法を用いてエッチングすることにより側壁膜３０８を形成する。
次に、ワード線ＷＬ１〜ＷＬ４及び側壁膜３０８をマスクとしてイオン打ち込み法によりＡｓイオン等をｎ型拡散層３０６に打ち込んでｎ＋型拡散領域を形成する。これにより、ｎ型拡散層３０６は、ゲート直下付近の領域が低濃度のｎ−型拡散領域、他の領域が高濃度のｎ＋型拡散領域となる。このようにして、ＬＤＤ（lightly doped drain）構造のＭＯＳトランジスタを形成することができる。
ワード線ＷＬ１〜ＷＬ４上に形成されたキャップ膜３１０は側壁膜３０８を形成するときのゲート電極段差を増加させる役割とゲート電極をマスクにイオン注入する場合のマスクの膜厚を増加させイオン注入時にチャネル領域にイオンが突き抜けるのを防止する効果がある。
次に、図６（Ａ）及び図６（Ｂ）に示すように、Ｐ型シリコン基板３００の主表面側に層間絶縁膜３１２を形成する。例えば、ＣＶＤ（chemical vapor deposition）法により形成された酸化シリコン膜で層間絶縁膜３１２を形成してもよい。この後、層間絶縁膜３１２をＣＭＰ（chemical mechanical polishing）法などを用いて平坦化してもよい。
次に、層間絶縁膜３１２を貫通し、ｎ型拡散層３０６のｎ＋型拡散領域の表面まで達するコンタクトホール（貫通孔）を形成する。例えば、フォトリソグラフィ及びＲＩＥ法などを用いたエッチング処理等により、所望の領域において層間絶縁膜３１２を除去することによりコンタクトホールを形成する。その後、ＰＶＤ（physical vapor deposition）法を用いて基板全面にコンタクトホール側壁、底面をカバーするようにチタン膜（Ｔｉ）、窒化チタン膜（ＴｉＮ）を堆積する。更にＣＶＤ法を用いてタングステン膜（Ｗ）を堆積し、その後ＣＭＰ法により、タングステン膜、窒化チタン膜及びチタン膜をコンタクトホール中に選択的に埋め込み、タングステンプラグとなるビア３１４を形成する。
次に、図７（Ａ）及び図７（Ｂ）に示すように、下部電極３１６を全面に形成する。例えば、スパッタリング法により形成された窒化チタン膜で下部電極３１６を形成してもよい。この時にコンタクトホールに埋め込まれたビア３１４と下部電極３１６は電気的な接続が出来るように形成する。
次に、下部電極３１６上に、カーボンナノチューブ層３１８を全面に形成する。例えば、カーボンナノチューブを含んだ分散液をスピンコート法等により塗布することによりカーボンナノチューブ層３１８を形成してもよい。
次に、カーボンナノチューブ層３１８上に、上部電極３２０を全面に形成する。例えば、スパッタリング法により形成された窒化チタン膜で上部電極３２０を形成してもよい。この後、通常のフォトリソグラフィ法とドライエッチング法を用いて上部電極３２０、カーボンナノチューブ層３１８及び下部電極３１６を、図７（Ａ）に示すようにビット線方向（後の工程で形成されるビット線ＢＬ１の長手方向）に細長い形に加工する。この後、加工に用いたレジスト膜（図示せず）を除去する。
次に、図８（Ａ）及び図８（Ｂ）に示すように、プログラム線ＰＬ１〜ＰＬ４となるタングステン膜を全面にＣＶＤ法などにより堆積した後、フォトリソグラフィ及びエッチング処理等により、タングステン膜、上部電極３２０、カーボンナノチューブ層３１８及び下部電極３１６を連続的に加工する。
このようにして、上部電極３２０と電気的に接続し、ワード線ＷＬ１〜ＷＬ４の長手方向につながったプログラム線ＰＬ１〜ＰＬ４を形成する。下部電極３１６、カーボンナノチューブ層３１８及び上部電極３２０は、メモリセルごとに独立して形成されることになる。下部電極３１６はトランジスタのソース及びドレインのいずれか一方と電気的に接合され、また、上部電極３２０はプログラム線ＰＬ１〜ＰＬ４に電気的に接続される。
次に、図９（Ａ）及び図９（Ｂ）に示すように、プログラム線ＰＬ１〜ＰＬ４及び層間絶縁膜３１２を覆うように層間絶縁膜３２２を形成する。例えば、ＣＶＤ法により形成された酸化シリコン膜で層間絶縁膜３２２を形成してもよい。
次に、層間絶縁膜３２２をＣＭＰ法により平坦化する。その後、層間絶縁膜３１２及び層間絶縁膜３２２を貫通し、ｎ型拡散層３０６のｎ＋型拡散領域の表面まで達するコンタクトホール（貫通孔）３２４を形成する。例えば、フォトリソグラフィ及びＲＩＥ法を用いたドライエッチング処理等により、所望の領域において層間絶縁膜３１２及び層間絶縁膜３２２を除去することによりコンタクトホール３２４を形成してもよい。
次に、図１０（Ａ）及び図１０（Ｂ）に示すように、コンタクトホール３２４を介してｎ型拡散層３０６のｎ＋型拡散領域と電気的に接続するビット線ＢＬ１を絶縁層間膜３２２上に形成する。例えば、ＣＶＤ法により形成されたタングステン膜により形成し、その後に不要部分をフォトリソグラフィ及びエッチング処理等により除去することにより、ビット線ＢＬ１を形成してもよい。
次に、ビット線ＢＬ１及び層間絶縁膜３２２を覆うように層間絶縁膜３２４を形成する。例えば、ＣＶＤ法により形成された酸化シリコン膜で層間絶縁膜３２４を形成してもよい。
この後は、図示しないが、通常のメタル配線工程を行い層間絶縁膜形成、パッド開口、必要なシンタリング熱処理などを行いＬＳＩ（large scale integration）が完成する。
このようにしてできたメモリブロックの図１０（Ｂ）に示す断面図と、図１に示す回路図とを対比する。図１０（Ｂ）に示す断面図によれば、ワード線ＷＬ１をゲートとしｎ型拡散層３０６をソース又はドレインとするトランジスタＴ１、ワード線ＷＬ２をゲートとしｎ型拡散層３０６をソース又はドレインとするトランジスタＴ２、ワード線ＷＬ３をゲートとしｎ型拡散層３０６をソース又はドレインとするトランジスタＴ３、ワード線ＷＬ４をゲートとしｎ型拡散層３０６をソース又はドレインとするトランジスタＴ４が形成されていることがわかる。また、図１０（Ｂ）に示す断面図によれば、下部電極３１６、カーボンナノチューブ層３１８及び上部電極３２０から構成された抵抗変化素子ＲＣ１〜ＲＣ４が形成されていることがわかる。すなわち、図１０（Ｂ）に示されている構成は、図１に示す回路図のメモリブロック１０に相当することがわかる。
このように、複数のメモリセルで１本のビット線を共用する構成とすることにより、メモリ回路の集積度を高めることができる。
１−５．第２構造例及び製造方法
次に、本実施形態に係るメモリ回路の他の構造例及びその製造方法について説明する。図１１〜図１５は、本実施形態に係るメモリ回路の要部であるメモリブロックの第２構造例及びその製造方法を説明するための図である。図１１〜図１５のいずれにおいても、各図の（Ａ）はメモリブロックの平面図、各図の（Ｂ）は同図の（Ａ）での一点鎖線における断面図である。なお、第１構造例と共通する構成には同一の符号を付し、詳細な説明を省略する。
また、第２構造例の製造方法の一部は、図６までの第１構造例の製造方法と同一である。以下、図６に示す構成まで形成された後におけるメモリ回路の製造方法について説明する。
まず、図１１（Ａ）及び図１１（Ｂ）に示すように、コンタクトホール３１４内のタングステン膜の一部をリセスエッチング処理することにより凹部を形成し、凹部内に下部電極３１６を形成する。例えば、スパッタリング法により形成された窒化チタン膜を全面に堆積後、ＣＭＰ法で平坦化することにより凹部に選択的に下部電極３１６を形成する。
次に、図１２（Ａ）及び図１２（Ｂ）に示すように、凹部に埋め込まれた下部電極３１６と電気的に接続するように、全面にカーボンナノチューブ層３１８を形成する。例えば、カーボンナノチューブを含んだ分散液をスピンコート法等により塗布することによりカーボンナノチューブ層３１８を形成してもよい。
次に、カーボンナノチューブ層３１８上に、上部電極３２０を形成する。例えば、スパッタリング法により形成された窒化チタン膜で上部電極３２０を形成してもよい。
次に、フォトリソグラフィ及びエッチング処理等を用いて、カーボンナノチューブ層３１８及び上部電極３２０をビット線方向（後の工程で形成されるビット線ＢＬ１の長手方向）に細長い所望の形状に加工する。
次に、図１３（Ａ）及び図１３（Ｂ）に示すように、プログラム線ＰＬ１〜ＰＬ４となるタングステン膜を全面にＣＶＤ法などにより堆積した後、フォトリソグラフィ及びエッチング処理等により、タングステン膜、上部電極３２０及びカーボンナノチューブ層３１８を連続的に加工する。
このようにして、上部電極３２０と電気的に接続し、ワード線ＷＬ１〜ＷＬ４の長手方向につながったプログラム線ＰＬ１〜ＰＬ４を形成する。下部電極３１６、カーボンナノチューブ層３１８及び上部電極３２０は、メモリセルごとに独立して形成されることになる。下部電極３１６はトランジスタのソース及びドレインのいずれか一方と電気的に接合され、また、上部電極３２０はプログラム線ＰＬ１〜ＰＬ４に電気的に接続される。
次に、図１４（Ａ）及び図１４（Ｂ）に示すように、プログラム線ＰＬ１〜ＰＬ４及び層間絶縁膜３１２を覆うように層間絶縁膜３２２を形成する。例えば、ＣＶＤ法により形成された酸化シリコン膜で層間絶縁膜３２２を形成してもよい。
次に、層間絶縁膜３２２をＣＭＰ法により平坦化する。その後、層間絶縁膜３１２及び層間絶縁膜３２２を貫通し、ｎ型拡散層３０６のｎ＋型拡散領域の表面まで達するコンタクトホール（貫通孔）３２４を形成する。例えば、フォトリソグラフィ及びエッチング処理等により、所望の領域において層間絶縁膜３１２及び層間絶縁膜３２２を除去することによりコンタクトホール３２４を形成してもよい。
次に、図１５（Ａ）及び図１５（Ｂ）に示すように、コンタクトホール３２４を介してｎ型拡散層３０６のｎ＋型拡散領域と電気的に接続するビット線ＢＬ１を絶縁層間膜３２２上に形成する。例えば、ＣＶＤ法により形成されたタングステン膜により形成し、不要部分をフォトリソグラフィ及びエッチング処理等により除去することによりビット線ＢＬ１を形成してもよい。
次に、ビット線ＢＬ１及び層間絶縁膜３２２を覆うように層間絶縁膜３２４を形成する。例えば、ＣＶＤ法により形成された酸化シリコン膜で層間絶縁膜３２４を形成してもよい。
この後は、図示しないが、通常のメタル配線工程を行い層間絶縁膜形成、パッド開口、必要なシンタリング熱処理などを行いＬＳＩが完成する。
このようにしてできたメモリブロックの図１５（Ｂ）に示す断面図と、図１に示す回路図とを対比する。図１５（Ｂ）に示す断面図によれば、ワード線ＷＬ１をゲートとしｎ型拡散層３０６をソース又はドレインとするトランジスタＴ１、ワード線ＷＬ２をゲートとしｎ型拡散層３０６をソース又はドレインとするトランジスタＴ２、ワード線ＷＬ３をゲートとしｎ型拡散層３０６をソース又はドレインとするトランジスタＴ３、ワード線ＷＬ４をゲートとしｎ型拡散層３０６をソース又はドレインとするトランジスタＴ４が形成されていることがわかる。また、図１５（Ｂ）に示す断面図によれば、下部電極３１６、カーボンナノチューブ層３１８及び上部電極３２０から構成された抵抗変化素子ＲＣ１〜ＲＣ４が形成されていることがわかる。すなわち、図１５（Ｂ）に示されている構成は、図１に示す回路図のメモリブロック１０に相当することがわかる。
このように、第２構成例においても第１構成例と同様に、複数のメモリセルで１本のビット線を共用する構成とすることにより、メモリ回路の集積度を高めることができる。更に下部電極３１６がコンタクトホールの中に埋め込み形成されることにより下部電極３１６の微細化が実現できる。
１−６．第１構造例及び第２構造例の変形例
上述の第１構造例及び第２構造例のメモリブロックにおいて、複数のメモリセルブロックで、ビット線ＢＬ１と第１トランジスタＴ１のｎ拡散層３０６とが電気的に接続する１つのビット線コンタクトＢＣを共有することもできる。図１６（Ａ）は、第１構造例のメモリブロックにおいて、２つのメモリセルブロックで１つのビット線コンタクトを共有した例、図１６（Ｂ）は、第２構造例のメモリブロックにおいて、２つのメモリセルブロックで１つのビット線コンタクトを共有した例を示す断面図である。
図１６（Ａ）及び図１６（Ｂ）のいずれに示す例も、メモリブロック１１とメモリブロック１２とが同一のビット線ＢＬ１に接続された場合の例である。ビット線コンタクトＢＣを中心に、メモリブロック１１とメモリブロック１２とが配置され、メモリブロック１１及びメモリブロック１２の２つのメモリブロックで１つのビット線コンタクトＢＣを共有している。
このように、ビット線コンタクトＢＣを２つのメモリセルブロックで共有することにより、メモリ回路の面積をさらに縮小できる。
２．集積回路装置
図１７は、本実施形態に係る集積回路装置の構成例である。本実施形態に係る集積回路装置５００は、メモリ回路２と演算処理回路５５０とを含んで構成されている。メモリ回路２と演算処理回路５５０とは、同一の半導体基板上に形成されていてもよい。なお、メモリ回路２に代えて、メモリ回路１を含んで構成してもよい。
演算処理回路５００は、メモリ回路２に記憶されたデータを用いて種々の演算処理を行ってもよい。また、演算処理回路５００は、種々の演算処理を行った結果をメモリ回路２に記憶させてもよい。
本実施形態によれば、不揮発性でありながら、ビットごとにランダムにアクセスすることも、ブロックごとに書き換えることも可能であり、回路の集積度を高めることができるメモリ回路を含む集積回路装置が実現できる。
３．電子機器
図１８Ａ〜図１８Ｃは、本実施形態に係る電子機器の構成例である。図１８Ａはノートパソコン１０００、図１８Ｂは携帯電話２０００、図１８ＣはＩＣレコーダ３０００である。
本実施形態に係るノートパソコン１０００、携帯電話２０００、ＩＣレコーダ３０００は、それぞれが有する記憶装置の一部としてメモリ回路２を含んで構成されている。また、メモリ回路２を含んだ集積回路装置５００を含んで構成されてもよい。
本実施形態によれば、不揮発性でありながら、ビットごとにランダムにアクセスすることも、ブロックごとに書き換えることも可能であり、回路の集積度を高めることができるメモリ回路を含む電子機器が実現できる。また、不揮発性のメモリ回路を用いているため、低消費電力を実現できる。
なお、本発明は本実施の形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能である。
本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法および結果が同一の構成、あるいは目的及び効果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
１，２ メモリ回路、１０，１１，１２ メモリブロック、２０，２１ 制御回路、２０２ ＢＬ制御回路、２０４ ＷＬ制御回路、２０６ ＰＬ制御回路、２１２ ＢＬ制御回路、２１４ ＷＬ制御回路、２１６ ＰＬ制御回路、３００ Ｐ型シリコン基板、３０２ 素子分離膜、３０４ ゲート絶縁膜、３０６ ｎ＋型拡散層、３０８ 側壁膜、３１０ キャップ膜、３１２ 層間絶縁膜、３１４ ビア、３１６ 下部電極、３１８ カーボンナノチューブ層、３２０ 上部電極、３２２ 層間絶縁膜、３２４ 層間絶縁膜、５００ 集積回路装置、５５０ 演算処理回路、１０００ ノートパソコン、２０００ 携帯電話、３０００ ＩＣレコーダ、ＢＣ ビット線コンタクト、ＢＬ１，ＢＬ２ ビット線、Ｃｅｌｌ−１〜Ｃｅｌｌ−４，Ｃｅｌｌ−１１〜Ｃｅｌｌ−１４，Ｃｅｌｌ−２１〜Ｃｅｌｌ−２４ メモリセル、ＲＣ１〜ＲＣ４，ＲＣ１１〜ＲＣ１４，ＲＣ２１〜ＲＣ２４ 抵抗変化素子、Ｔ１〜Ｔ４，Ｔ１１〜Ｔ１４，Ｔ２１〜Ｔ２４ トランジスタ、ＷＬ１〜ＷＬ４ ワード線、ＰＬ１〜ＰＬ４ プログラム線

Claims (10)

  1. トランジスタと、該トランジスタのソース及びドレインのいずれか一方に一端が接続された抵抗変化素子を備えるメモリセルを構成し、前記トランジスタとしての第１トランジスタ〜第Ｎトランジスタまでが順に直列接続されたＮ個の前記メモリセルを含むメモリブロックを含み、
    前記第１トランジスタのソース及びドレインのいずれか他方は、ビット線に接続され、
    直列接続された前記トランジスタの各ゲートは、それぞれ異なるワード線に接続され、
    直列接続された前記トランジスタのソース及びドレインのいずれか一方は、それぞれ異なる前記抵抗変化素子を介して、それぞれ異なるプログラム線に接続され、
    前記抵抗変化素子は、
    ２つの電極間に存在する複数のカーボンナノチューブを含み、相対的に低抵抗となる低抵抗状態と相対的に高抵抗となる高抵抗状態のいずれかの状態をとり、
    前記２つの電極間に電圧及び電流が印加されていない場合には、前記高抵抗状態又は前記低抵抗状態を保持し、
    前記２つの電極間に電圧及び電流が印加されることにより、前記高抵抗状態と前記低抵抗状態のいずれかの状態に変化し、
    前記２つの電極間に印加される第１電圧及び第１電流による発熱により前記複数のカーボンナノチューブ間の距離が変化することによって前記低抵抗状態から前記高抵抗状態に変化し、前記２つの電極間に印加される第２電圧及び第２電流に基づくクーロン力により前記複数のカーボンナノチューブ間の距離が変化することによって前記高抵抗状態から前記低抵抗状態に変化する、メモリ回路。
  2. 請求項１に記載のメモリ回路において、
    前記第１電流は前記第２電流よりも大きい、メモリ回路。
  3. 請求項１又は２に記載のメモリ回路において、
    前記抵抗変化素子は、導電性のカーボンナノチューブを含む、メモリ回路。
  4. 請求項１ないし３のいずれかに記載のメモリ回路において、
    前記抵抗変化素子は、マルチウォールカーボンナノチューブよりもシングルウォールカーボンナノチューブを多く含む、メモリ回路。
  5. 請求項１ないし４のいずれかに記載のメモリ回路において、
    前記ビット線、前記ワード線及び前記プログラム線の少なくとも１つに電圧及び電流を印加することにより前記抵抗変化素子の前記２つの電極間に電圧及び電流を印加し、前記抵抗変化素子の状態を、前記低抵抗状態と前記高抵抗状態のいずれかの状態に変化させる制御回路を含む、メモリ回路。
  6. 請求項１ないし５のいずれかに記載のメモリ回路において、
    前記メモリブロックを複数含む、メモリ回路。
  7. 請求項６に記載のメモリ回路において、
    複数の前記メモリブロックに含まれる第１トランジスタのうち少なくとも１つは、他のメモリブロックに含まれる第１トランジスタとは異なるビット線に接続されている、メモリ回路。
  8. 請求項６及び７のいずれかに記載のメモリ回路において、
    複数の前記メモリブロックに含まれる第１トランジスタと前記ビット線とが電気的に接続するビット線コンタクトを有し、
    複数の前記メモリブロックで１つの前記ビット線コンタクトを共有する、メモリ回路。
  9. 請求項１ないし８のいずれかに記載のメモリ回路を含む、集積回路装置。
  10. 請求項１ないし８のいずれかに記載のメモリ回路を含む、電子機器。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007049084A (ja) * 2005-08-12 2007-02-22 Toshiba Corp スイッチ素子、メモリ素子および磁気抵抗効果素子
JP2008198948A (ja) * 2007-02-15 2008-08-28 National Institute Of Advanced Industrial & Technology ２端子抵抗スイッチ素子及び半導体デバイス
JP2008269741A (ja) * 2007-04-24 2008-11-06 Spansion Llc 不揮発性記憶装置およびその制御方法
JP2008541458A (ja) * 2005-05-09 2008-11-20 ナンテロ，インク． 再プログラム可能抵抗値を伴うナノチューブ物体を使用するメモリアレイ

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100506060B1 (ko) * 2002-12-16 2005-08-05 주식회사 하이닉스반도체 낸드형 자기저항 램
JP4709867B2 (ja) * 2008-02-28 2011-06-29 株式会社東芝 半導体記憶装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008541458A (ja) * 2005-05-09 2008-11-20 ナンテロ，インク． 再プログラム可能抵抗値を伴うナノチューブ物体を使用するメモリアレイ
JP2007049084A (ja) * 2005-08-12 2007-02-22 Toshiba Corp スイッチ素子、メモリ素子および磁気抵抗効果素子
JP2008198948A (ja) * 2007-02-15 2008-08-28 National Institute Of Advanced Industrial & Technology ２端子抵抗スイッチ素子及び半導体デバイス
JP2008269741A (ja) * 2007-04-24 2008-11-06 Spansion Llc 不揮発性記憶装置およびその制御方法

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