JP2009530843A - 半導体電界効果トランジスタ、メモリセル、およびメモリ素子 - Google Patents

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Abstract

半導体素子（１；３８；４８）は、半導体材料の第１の導電性ストリップ（１０）と、第１の導電性ストリップのチャネル部（５ｃ）と対面する半導体材料の制御ゲート領域（７；３５；５５）と、第１の導電性ストリップと制御ゲート領域との間に配置される絶縁領域（６；３２；５２）とによって形成される。第１の導電性ストリップ（１０）は、隣接して配置され、かつ互いに電気的に接触している、第１の導電型を有する伝導線（５）と、第２の導電型を有する制御線（４）とを含み、伝導線（５）は、チャネル部（５ｃ）と、チャネル部の反対側に配置される第１の伝導部（５ａ）および第２の伝導部（５ｂ）とを形成する。

Description

本発明は、トランジスタ、メモリセル、および素子配列を形成する、電界効果電子素子に関する。
公知のように、市場は、さらに増え続ける量のデータを記憶することが可能な大容量記憶メモリを必要としている。その結果として、しばらくの間、単一素子の中にさらに増え続ける数のセルの統合を可能にするために、個々のセルの寸法を低減することを目標として研究が行われてきた。別の公知の解決法は、多層記憶技術（いわゆる「電気的強化」）を使用して、単一セルの中にさらに多数のビットを記憶しようとする試みである。
しかしながら、この両方の解決法は、メモリ配列に対するデータの入力および出力を可能にするように設計されるメモリ配列および回路の設計における、理論的限界および困難の両方に関係する限界を有する。
その他の公知の解決法は、行および列を備える、従来使用されてきた平面に対して直交する方向のセルの開発を目指すものである。特に、三次元のメモリ配列がすでに提案され、セルの重ねられたレベルによって形成され、かくして三次元寸法を有するものとして提供されている。
これに関連して、特許文献１は、メモリセルが異なるレベルに配置され、かつ相変化要素と直列の選択要素によって形成される、三次元配列を開示している。選択要素は、例えば、ＰＮダイオード、ショットキーダイオード、ツェナーダイオード、ＳＣＲ、バイポーラトランジスタ、または電界効果トランジスタによって形成される。相変化要素は、例えば、誘電材料、または非晶質あるいは多結晶シリコンのヒューズによって、強誘電体キャパシタによって、またはホール効果デバイスによって形成される。メモリ配列は、かくして一度だけプログラム可能なセル（ＯＴＰ素子）のグリッドによって形成される。この素子は、結果として、何度もセルを消去して書き直すことが可能であることが必要とされる、大容量記憶用途には不適当である。
特許文献２は、基本セルとしてカルコゲナイド（ｃａｌｃｏｇｅｎｉｄｅ）の使用に基づいた相変化抵抗を使用して、電気的にプログラムされ得る、三次元メモリ配列をさらに説明している。従って、この解決法は、電子メモリを製造するために採用される古典的なものとは異なる技術を使用し、これは、半導体産業において一般的ではない特別な材料の使用を必要とし、それ故に、いまだ周知ではないコストおよび信頼性のレベルを提示する。
最後に、特許文献３は、トランジスタまたはメモリセルによって形成され、かつ多数のレベルを備え、各々が、その下およびその上のレベルの線に対して各々直交して延在する複数の平行線によって形成される、三次元構造を説明している。メモリ配列の場合、各線は層の積み重ねによって形成され、それは基本的に、その各々が下部レベルの２つの線と対向し、その端で電気的に接触している、チャネル領域を格納する底部誘電体層と、一連の中間電荷貯蔵層と、上部レベルのチャネル領域と電気的に接触している一連の頂部導電層と、を備える。かくして、上部レベルのチャネル領域と電気的に接触している下部レベルの２つの隣接する線は、メモリセルのソースおよびドレイン領域を構成し、その一方で、上部レベルの頂部導電層は、同じセルのゲートを形成する。また、所与のレベルのセルのゲートを形成する頂部導電層はまた、上部レベルのセルのソースおよびドレイン領域を形成する。
このようにして、各メモリセルは、２つのレベルにまたがり、少なくとも３つの線、すなわち２つの底部の、ソースおよびドレイン線と、頂部の、ゲート線とを備えるように形成される。
その結果として、構造が、単位面積あたりのセルの密度の大幅な増加を可能にしても、それは、利用可能な層を効果的に活用しない。また、様々な層、特に、底部の、ソースおよびドレイン線へのチャネル領域の端の整合における実践上の困難さが、実際の製造を非常に困難にしており、得られる空間の利益を部分的に無効にする高い製造許容差を要求し、実践において配列の製造を困難にする。
米国特許第６，０３４，８８２A号明細書 米国特許第６，５０１，１１１A号明細書 米国特許第６，９４０，１０９Ｂ２号明細書
本発明の目的は、したがって、公知の解決法の不利点を克服する、素子、メモリセル、およびメモリ配列を提供することである。
本発明に従って、請求項１および請求項１２においてそれぞれ明示されるように、半導体素子および半導体素子の配列が提供される。
本発明の理解のために、添付の図面を参照して、純粋に非限定的な例として、本発明の一部の好適な実施形態が、ここで説明される。
図１ａは、本発明の第１の局面によるトランジスタ１の構造を示す。
トランジスタ１は、シリコン基板２、厚い酸化物層３、バルク領域４、伝導領域５、ゲート酸化物領域６、およびゲート領域７によって形成されるスタックを備える、半導体材料２の本体において形成される。バルク領域４は、好ましくは、例えば厚さ７０ｎｍのＰ型の多結晶シリコンであり、伝導領域５は、好ましくは、例えば厚さ５０ｎｍのＮ＋型の多結晶シリコンである。バルク領域４および伝導領域５は、第１の導電性ストリップ１０を形成する。ゲート領域７は、図２の斜視図に示されるように、第２の導電性ストリップ１７によって形成され、これはトランジスタの配列に関する。ゲート酸化物領域６は、標準ＣＭＯＳ過程で現在使用されているものと同様の構造および厚さを有し、ゲート領域７は、標準ＭＯＳ素子のように、Ｎ＋またはＰドーピングを伴う多結晶シリコンである。
伝導領域５は、ゲート領域７の第１の側面上（図面の左側）で、ドレイン端子Ｄと接続され、そこで第１の伝導領域５ａを形成し、またゲート領域７の第２の側面上（図面の右側）で、ソース端子Ｓと接続され、そこで第２の伝導領域５ｂを形成する。ゲート領域７の下でかつ第１と第２の伝導領域５ａと５ｂとの間の伝導領域５の部分は、チャネル領域５ｃを形成する。着目され得るとおり、バルク領域４は、伝導領域５ａ、５ｂおよびチャネル領域５ｃの下に連続して延在する。
バルク領域４は、バルク端子Ｂと接続され、ゲート領域７は、ゲート端子Ｇと接続される。
図１ａのトランジスタ１の等価電気回路が図１ｂに示され、ここで、バルク端子Ｂ、ゲート端子Ｇ、ドレイン端子Ｄ、およびソース端子Ｓにそれぞれ印加される電圧Ｖｂ、Ｖｇ、Ｖｄ、およびＶｓがまた、示されている。
トランジスタ１は、「空乏」型であり、ゲート端子上に電圧がなく、バルク領域が接地されているときには、閾値電圧Ｖｔｈ０は負であり、Ｎ型のドーピングレベルおよび伝導領域５の厚さと相関する値を有する（例えば、厚さが示されると、Ｖｔｈ０＝−１．５Ｖとなるようにドーピングが調整され得る）。この状態においては、伝導領域５は電流導体として働き、ドレイン端子Ｄとソース端子Ｓとの間の電流の通過を可能にする。その代わりに、閾値電圧以下の値を有する負電圧をドレイン端子Ｇに対して印加することは、チャネル領域５ｃの空乏化、よってそのピンチオフを引き起こす。この状態では、トランジスタ１はオフである。
トランジスタ１の閾値電圧は、本体端子Ｂを介してバルク領域４に、以降バルク電圧Ｖｂと呼ばれる負の値を有する電圧を印加することによって、変更され得る。この状態では、実際に、本体効果の理由で、トランジスタ１の閾値電圧Ｖｔｈは、
Ｖｔｈ＝Ｖｔｈ０＋ｆ（Ｖｂ）
となり、ここで、ｆ（Ｖｂ）は、バルク電圧Ｖｂの（既知の）関数であり、正の値である。特に、ゲート端子Ｇに電圧がない場合には、
｜Ｖｔｈ０｜＞｜ｆ（Ｖｂ）｜
であれば、閾値電圧Ｖｔｈは負であり、代わりに、
｜Ｖｔｈ０｜＜｜ｆ（Ｖｂ）｜
であれば、閾値電圧Ｖｔｈは正である。
後者の場合には、トランジスタ１は通常オフであり（Ｖｇ＝０Ｖを有し）、かつ、標準強化トランジスタと同じように、ゲート電圧Ｖｇが閾値電圧Ｖｔｈを超える時にのみ、オンとなる。
このように、トランジスタ１は２つの異なる制御領域、つまり、ゲート領域７およびバルク領域４を有し、それらはチャネル領域５ｃのピンチオフを得るために、代替的にも、または組み合わせても、使用され得る。
図１ａのトランジスタ１は、単に層２〜４のスタックを構築することによって、例えば、厚い酸化物層３、バルク領域４を形成するようにＰ型の第１の多結晶シリコン層を基板２の頂部に堆積することによって、次いで、伝導領域５を形成するようにＮ型の第２の多結晶シリコン層を堆積することによって製造され得、次に、標準的な方法で、ゲート酸化物領域６およびゲート領域７が形成される。
図２は、図１ａのトランジスタ１を使用して形成される平面トランジスタの配列１２を示す。着目され得るとおり、複数のストリップ１０が厚い酸化物層３の頂部に延在し、各ストリップ１０は、バルク線１４および伝導線１５によって形成され、誘電材料の絶縁領域１１によって互いに横方向に絶縁されている。複数のゲート酸化物線１６および複数のゲート線１７が、ストリップ１０と直交する方向に、ストリップ１０および絶縁領域１１の頂部に延在する。
図２の配列１２において、各ストリップ１０は、複数のチャネル部５ｃを形成し、各チャネル部５ｃは、それぞれのゲート線１７と、各チャネル部の反対側に配置される複数の第１および第２の伝導部５ａ、５ｂとに対面するる。実際には、各ストリップ１０は、互いに直列に接続され、ストリップ１０の方向に整列される、複数のトランジスタ１を形成する。また、各ゲート線１７は、ゲート線１７の方向に、複数の相互に絶縁されたトランジスタ１を形成する。
図２の配列１２において、図１ａを参照して説明されたものと同じように、バルク線１４のバイアスがない場合（Ｖｂ＝０Ｖ）には、同じストリップ１０に沿った全てのトランジスタはオンである。代わりに、バルク電圧Ｖｂがバルク線１４に印加されている場合には、ストリップ１０上の全てのトランジスタはオフである。その結果として、図２の配列の個々のトランジスタ１の伝導度は、配列１２のバルク線１４およびゲート線１７に適切なバルク電圧を印加することによって、変更され得る。例えば、トランジスタは、Ｖｂ＝１．５〜２Ｖでバイアスされ得、ゲート電圧Ｖｇに応じてオンまたはオフの状態になる。
製造工程は、ストリップ１０の間に絶縁領域１１の配置を必要とするという事実以外は、上記のものと同様である。絶縁領域は、例えば、領域１４および１５を形成するための移植の前に、溝を掘って誘電材料で満たすことによって形成される、酸化物領域であり得る。
図３は、それぞれが図２に示される構造を有する、複数の平面またはレベルによって形成される三次元トランジスタ配列１８を示し、ここで、各レベルのゲート領域は、以下で詳細に説明されるように、図２のストリップ１０と同じ構造を有するストリップ２０によって形成される。
図３の構造において、図２と全く同じ構造を有し、かつ同じ参照番号が結果として使用される底部レベルを除いて、各レベルは、絶縁領域２４によって互いに分離される複数のストリップ２０を備え、絶縁領域２４は図解を明確にするために、図３の左手側部分にのみ示されている。各ストリップ２０は、ゲート酸化物層２１、バルク線２２、および伝導線２３を備え、線２２、２３は、好ましくはバルク線１４および伝導線１５に等しい。あるいは、ゲート酸化物層２１は、図３ａに見られ得るように、下部レベルの表面全体にわたって延在し、配列の全体を通して連続し得る。
各レベルのストリップ２０は、下部または上部レベルのストリップ１０、２０と直交する方向に延在する。このようにして、各トランジスタは、所与のレベルの１つだけのストリップ１０または２０（この線は図１ａの伝導領域５を形成する）によって、および直上部レベルの１つだけのストリップ２０（この線は図１ａのゲート領域７を形成する）によって形成される。また、各ストリップ２０は交互に、所与のレベルのトランジスタの伝導領域５として、または下部レベルのトランジスタのゲート領域７として働く。
図４ａは、図１ａのトランジスタ構造に基づくメモリセル３８の構造を示し、同等の部分は同じ参照番号によって指定される。
詳しくは、メモリセル３８は、シリコン基板２、厚い酸化物層３、バルク領域４、伝導領域５、ゲート酸化物領域３２、フローティングゲート領域３３、インターポリ酸化物領域３４、および制御ゲート領域３５を備える。ゲート酸化物領域３２、フローティングゲート領域３３、およびインターポリ酸化物領域３４は、それ自体公知の方法で、絶縁されたゲート領域３１を形成する。フローティングゲート領域３３および制御ゲート領域３５は、両方とも多結晶シリコンである。
図１ａと同じように、伝導領域５は、一方の端でドレイン端子Ｄと接続され、他方の端でソース端子Ｓと接続され、バルク領域４は、バルク端子または接続Ｂと接続（Ｖｂに設定）され、制御ゲート領域３５は、ゲート端子または接続Ｇと接続（Ｖｇに設定）される。
図４ａのメモリセル３８の等価電気回路が、図４ｂに示される。
以下に、メモリセル３８の動作が説明される。バルク領域４がバイアスされていないとき（Ｖｂ＝０Ｖ）には、メモリセル３８は、Ｖｔｈ０ｖおよびＶｔｈ０ｐという２つの異なる閾値を有し、ここで、メモリセルが未使用（消去済み）であるかまたはプログラム済みであるかどうかに応じて、Ｖｔｈ０ｖ＜Ｖｔｈ０ｐである。
また、図１ａのトランジスタ１と同じように、各メモリセル３８の閾値電圧は、負の値を有するバルク電圧Ｖｂを介して各バルク層４をバイアスすることによって、変更され得る。この状態では、実際に、本体効果の理由で、メモリセル３８は、未使用メモリセルに対する未使用閾値電圧Ｖｔｈｖ、およびプログラム済みメモリセルに対するプログラム済み閾値電圧Ｖｔｈｐを有し、それらは、
Ｖｔｈｖ＝Ｖｔｈ０ｖ＋ｆ（Ｖｂ）、
Ｖｔｈｐ＝Ｖｔｈ０ｐ＋ｆ（Ｖｂ）、
によって表され、ここで、ｆ（Ｖｂ）はバルク電圧Ｖｂの（既知の）関数である。
特に、未使用（消去済み）メモリセルに対して、ｆ（Ｖｂ）＜｜Ｖｔｈｖ０｜となるようなバルク電圧が印加される場合には、閾値電圧Ｖｔｈｖはなおも負であり、ゲート電圧がない場合（Ｖｇ＝０Ｖ）には、セルはわずかに伝導している。
代わりに、ｆ（Ｖｂ）≧｜Ｖｔｈ０ｖ｜である場合には、Ｖｔｈｖは正であり、Ｖｇ＜Ｖｔｈｖの場合には、セルはオフであり、Ｖｇ＞Ｖｔｈｖの場合にはオンである。
本体電圧Ｖｂの印加は、プログラム済み閾値電圧Ｖｔｈｐの同様のシフトを引き起こし、その結果として、バルク領域４が負電圧にバイアスされ、かつ中間ゲート電圧ＶｇがＶｔｈｖとＶｔｈｐとの間で印加される場合には、２レベルメモリセルのようにメモリ３８を読み取ることが可能である。
メモリセル３８のプログラミングは、例えば１８Ｖといった高電圧を制御ゲート領域３５に印加することによって、ファウラー・ノルドハイムトンネル効果によって得られる。
メモリセル３８の消去は、例えば１８〜２０Ｖといった高電圧をバルク領域４および伝導領域５（互いに電気的に接続される）に印加することによって、プログラミング電圧に関する極性を反転することによって生じる。
図５は、図４ａの複数のメモリセル３８によって形成される平面メモリ配列３０を示す。
詳しくは、平面メモリ配列３０は、シリコン基板２、厚い酸化物層３、および複数の絶縁領域１１によって互いに絶縁される複数のストリップ１０を備える。各ストリップ１０は、図２と同じように、バルク線１４、および伝導線１５を備える。領域３２〜３４によってまたここにも形成される、複数の絶縁されたゲート領域３１が、各ストリップ１０の頂部に延在する。絶縁領域（図示せず）が、絶縁されたゲート領域３１の間に延在する。多結晶シリコン製の、図４ａの制御ゲート領域３５を形成するワード線３６が、絶縁されたゲート領域３１の頂部に延在する。ワード線３６はまた、絶縁領域（図示せず）によって分離される。またこの場合においても、別々のゲート酸化物領域３２を有する代わりに、配列の表面全体にわたって延在する１つだけの連続ゲート酸化物層を有することが可能である。
ワード線３６は、ストリップ１０と直交する方向に延在し、それぞれゲート接続Ｇｉ−１、Ｇｉ、．．．と接続され、使用中は、ゲート電圧Ｖｇｉ−１、Ｖｇｉ、．．．にバイアスされる。ストリップ１０は、第１端で、ビット線接続ＢＬｉ−１、ＢＬｉ、．．．と接続され、反対端で、共通ソース接続Ｓと接続される（例えば、読み取り中に接地される）。バルク線１４は、それぞれのバルク接続Ｂｉ−１、Ｂｉ、．．．と接続される。
実際には、各絶縁されたゲート領域３１は、上部ストリップ１０の部分および上部ワード線３６の部分と共に、メモリセル３８を形成し、メモリセル３８は、ストリップ１０に沿って、かつワード線に沿って整列される。また、各メモリセル３８は、単一ストリップ１０の一部のみによって、上部ワード線３６の部分によって、および介在する絶縁されたゲート領域３１によって形成される。
平面メモリ配列３０の動作は、メモリセル３８に対して行なわれる検討に基づく。
図６は、図５の平面メモリ配列３０に基づく、三次元メモリ配列４０を示す。
詳しくは、図６の構造において、図５に示されるものと全く同じ構造を有し、かつ同じ参照番号が結果として使用される底部レベルを除いて、各レベルは、複数のストリップ４１および複数の絶縁されたゲート領域３１を備える。各ストリップ４１は、領域１４、１５と同様であるバルク領域４２および伝導領域４３を備える。絶縁されたゲート領域３１は、ここでもまた、領域３２〜３４によって形成される。好ましくは、インターポリ酸化物領域３４は、メモリセル３８を非対称にするために、ゲート酸化物領域３２のそれよりも大きな電気的厚さ（厚さを相対誘電率で割ったものと等しい）を有する。
各レベルのストリップ４１は、下部または上部レベルのストリップ１０、４１と直交する方向に延在し、絶縁されたゲート領域３１は、連続するレベルのストリップ４１の間の交点に配置される。隣接するストリップ４１および絶縁されたゲート領域３１は、絶縁領域４４（部分的にのみ示され、領域１１と同様である）によって分離される。このようにして、各メモリセル３８は、所与のレベルの１つだけのストリップ１０または４１（第１の伝導領域５ａおよび第２の伝導領域５ｂおよびチャネル領域５ｃを含む、伝導領域を形成する）によって、および直上部レベルの１つだけのストリップ４１（制御ゲート領域を形成する）によって、ならびに介在する絶縁されたゲート領域３１によって形成される。また、各ストリップ４１は交互に、所与レベルのメモリセル３８の伝導領域（第１の方向に整列される）として、または下部レベルのメモリセルの制御ゲート領域（それと直交する第２の方向に整列される）として働く。
図６の三次元メモリ配列４０の各レベルの動作は、平面メモリ配列３０に対して示されるものと同様である。もちろん、この場合、正しい選択のためのセレクタ、および様々なレベルの各ストリップのバイアスが、各ストリップ４１の少なくとも一方の端に提供される。また、領域３２および３４の厚さが異なることで、プログラミングおよび消去が確実にゲート酸化物領域３２のみを通じて生じるようにし、かくして、所望のレベルのセルのプログラミングまたは消去を確実にする。
図７ａは、図１ａのトランジスタ構造に基づく異なるメモリセル４８の構造を示し、同等の部分が同じ参照番号によって指定されている。
詳しくは、メモリセル４８は、シリコン基板２、厚い酸化物層３、バルク線１４、伝導線１５、ＯＮＯ領域５１、および多結晶シリコンの制御ゲート領域５５を備える。ＯＮＯ領域５１は、ゲート酸化物領域５２、窒化ケイ素の電荷トラップ領域５３、および、好ましくはゲート酸化物領域５２よりも大きな厚さを有する、インターポリ酸化物領域５４によって形成される。
例えば、バルク線１４は５０ｎｍの厚さを有し、伝導線１５は３０ｎｍの厚さを有し、ゲート酸化物領域５２は７ｎｍの厚さを有し、電荷トラップ領域５３は８ｎｍの厚さを有し、インターポリ酸化物領域５４は１３ｎｍの厚さを有し、制御ゲート領域５５は５０ｎｍの厚さを有する。
図１ａと同じように、伝導線１５は、ドレイン端子Ｄおよびソース端子Ｓと接続され、バルク線１４は、バルク端子または接続Ｂと接続（Ｖｂに設定）され、制御ゲート領域５５は、ゲート端子または接続Ｇと接続（Ｖｇに設定）される。実際には、図７ａのメモリセル４８において、図４ａの絶縁されたゲート領域４１は、ＯＮＯ領域５１によって置き換えられる。その結果として、電荷トラップ層は誘電材料であり、プログラミングステップにおいてトラップされる電荷は、電荷トラップ領域５３の中を自由に動くことができない。その他に関しては、メモリセル４８の構造および動作は、メモリ３８と同じである。
メモリセル４８の等価電気回路が、図７ｂに示される。
メモリセル４８の動作は、図４ａを参照してメモリセル３８に対して上記に説明されたものと同様である。
図８は、複数の図７ａのメモリセル４８によって形成される、平面メモリ配列５０を示す。
詳しくは、平面メモリ配列５０は、シリコン基板２、厚い酸化物層３、および複数のストリップ１０を備える。ゲート酸化物層５７、窒化ケイ素の電荷トラップ層５８、およびインターポリ酸化物層５９によって形成されるＯＮＯスタックが、各ストリップ１０の頂部に延在する。多結晶シリコンのワード線５６が、ＯＮＯスタックの頂部に延在し、図７ａの制御ゲート領域５５を形成する。実際には、ワード線５６は制御ゲート領域を形成し、ＯＮＯスタックは、ワード線５６とストリップ１０との間の交点で、図７ａの絶縁ゲート領域５１を形成し、これは、さらなる理解のために図７ａにおいて破線で部分的に表されている。実際に、電荷トラップ層５８は、誘電材料であり、したがってトラップされた電荷に移動性を与えないために、それは連続層によって画定され得、その画定のために意図的に提供されるマスキングおよびエッチングのステップを必要とせず、したがって、損傷を引き起こし得るステップを排除する限りにおいて、製造費用の面における節約、およびより良好な電気的挙動を可能にする。
ワード線５６は、ストリップ１０と直交する方向に延在し、それぞれゲート接続Ｇｉ−１、Ｇｉ．．．と接続され、使用中は、ゲート電圧Ｖｇｉ−１、Ｖｇｉ、．．．にバイアスされる。図５と同じように、ストリップ１０は、第１端で、ビット線接続ＢＬｉ−１、ＢＬｉ、．．．と接続され、反対端で、共通ソース接続Ｓと接続される。バルク線４は、それぞれのバルク接続Ｂｋｉ−１、Ｂｋｉ、．．．と接続される。
実際には、ストリップ１０およびワード線５６の交点に配置されるＯＮＯ層の部分は、これらのストリップ１０およびこれらの線５６の対面する部分と共に、メモリセル４８を形成する。
代替案として、メモリ配列５０の面積の全体を通して延在する非画定ＯＮＯスタックを有する代わりに、ワード線５６に自己整合し、かつ同じマスクを使用して画定される、複数のＯＮＯ線を有することが可能である。
また、窒化ケイ素の代わりに、電荷トラップ層５８は、ポリシリコン粒子が互いに融合しないような方法で堆積される、ポリシリコンの非常に薄い層であり得る。各マイクロ粒子またはナノ粒子は、かくして、同じレベルで隣接するものから空間的に分離され、したがって、ゲート酸化物層５７とインターポリ酸化物層５９との間で実質的に絶縁され、局所フローティングゲート領域としての役割を果たす。電界の反転が、マイクロ粒子／ナノ粒子に対して電子を効果的に注入／抽出し得る。ストリップ１０とワード線５６との交点の面積の外の全てのマイクロ粒子／ナノ粒子は、導電性ではあるが、他のものから横方向に間隔をあけて離れているために、実質的に不活性となる。
図８の平面メモリ配列５０の動作は、図４のメモリ配列４０のものと同様である。
この解決法は、小さい全体寸法の場合においてさえも、メモリセル４８の間の容量結合の問題（例えば、５０ｎｍのチャネル長さ、および同様に約５０ｎｍの、ストリップ１０とワード線５６との間の距離の場合の、「フリンジキャパシタンス」と呼ばれる現象）の影響を受けないという利点を有する。
図９は、図８の平面メモリ配列５０に基づく三次元メモリ配列６０を示す。
詳しくは、図９の構造において、図８のものと全く同じ構造を有する底部レベルを除いて、各レベルは、ＯＮＯスタック５７〜５９、および絶縁領域６４によって分離される複数のストリップ６１を備える。各ストリップ６１は、線１４、１５と同様であるバルク線６２および伝導線６３を備える。
図６と同じように、各レベルのストリップ６１は、上部または下部レベルのストリップ１０、６１と直交する方向に延在する。このようにして、各メモリセルは、所与のレベルの１つだけのストリップ１０または６１（伝導領域を形成する）、および直上部レベルの１つだけのストリップ６１（制御ゲート領域を形成する）、ならびに前記２つのストリップ６１の間の交点上に配置されるＯＮＯスタックの部分で構成される。その結果として、図６と同じように、各ストリップ６１は交互に、所与のレベルのメモリセル４８の伝導領域として、および下部レベルのメモリセル４８のゲート領域としての役割を果たす。
またこの場合においても、図８の平面メモリ配列５０のように、電荷トラップ層５８は、非常に薄い堆積されたポリシリコン層であり得、および／または、スタック５７〜５９は、ストリップ６１と適合する複数のストリップを形成するように画定され得る。
説明された素子の利点は、上記の説明から明白である。特に、基本構造の著しい柔軟性が強調される。実際に、１つの同じ伝導領域５の中にチャネル、ソースおよびドレイン領域を形成することと、ゲート領域７およびバルク領域４によって形成される２つの制御領域の存在とが、極めて小型の構造を得ることを可能とする。このようにして、各トランジスタ１または配列のメモリセル１８、３１、３８は常に、互いに交差し、フォトリソグラフィの限界によって制約されない、小さい左右の間隔を占有する２つのストリップのみによって構成される。二次元の解決法および三次元の解決法の両方において、配列全体が、かくして小さい全体寸法を提示し得る。
さらに、チャネルがピンチオフされるときにも、チャネル領域５ｃに隣接する領域５ａ、５ｂが極性の反転を受けないという事実が、同じ型または異なる型の他の素子の同様の部分との、所望のとおりの接続を可能とする。その結果として、基本構造は多数の方法で組み合わされ得、任意の型の回路または全体構造の製作を可能とする。
さらに基本構造は、トランジスタまたはメモリセル、個々の素子または配列を形成するように接続された素子を形成するように、容易に変更され得、これらはさらに、上記に詳述されたように、二次元型または三次元型の構造になり得る。
バルク領域４またはゲート領域７にピンチオフ電圧を印加することによって、またはいずれにせよ、制御領域４、７に印加される電圧を複合方法で様々に変調することによって、チャネル部５ｃのピンチオフを得る可能性は、素子に著しい機能的柔軟性を与える。
また、メモリセルの基本構造は、窒化物を使用して、ポリシリコンナノ層を使用して、相変化材料、または情報の格納の任意の物理的原理を活用する任意の他の材料を使用して、ＯＮＯ型のゲート領域を提供するように、異なる技術を使用して簡単に変更され得る。
最後に、何年もの間公知であり、かつ試験されてきた材料の使用は、素子の管理可能性および再現性を保証する。
最後に、付属の請求項で定義されるような本発明の範囲にすべて該当する、多数の修正および変更が、本明細書で説明および図示された素子に対して行われ得ることは明らかである。
特に、素子（トランジスタおよびセル）は、多数の方法で接続され得、異なる型のアーキテクチュアを実装することが強調される。特に、メモリ配列の場合には、論理積（ＡＮＤ）および論理和（ＯＲ）の両方のアーキテクチャが得られ得る。バルク領域４；１４；２２；４２；６２および伝導領域５；１５；４３；６３は、異なる方法で配置され得、例えば横方向に互いに横並びに配置され得る。
図１ａは、本発明の一局面によるトランジスタの構造を示す、半導体材料の本体の断面図である。 図１ｂは、図１ａのトランジスタの等価電気回路を図示する。 図２は、図１ａによるトランジスタによって形成される平面配列の斜視図を示す。 図３は、図１ａのトランジスタによって形成される三次元マルチトランジスタ構造の斜視図を示す。 図３ａは、図３の三次元マルチトランジスタ構造の変更例を示す。 図４ａは、本発明の第２の局面によるメモリセルの構造を示す、半導体材料の本体の断面図である。 図４ｂは、図４ａのメモリセルの等価電気回路を図示する。 図５は、図４ａによるメモリセルによって形成される平面メモリ配列の斜視図である。 図６は、図５の平面構造に基づく三次元メモリ配列の斜視図である。 図７ａは、本発明の第３の局面によるメモリセルの構造を示す、半導体材料の本体の断面図である。 図７ｂは、図７ａのメモリセルの等価電気回路を表す。 図８は、図７ａによるメモリセルによって形成される平面メモリ配列の斜視図を示す。 図９は、図８の平面構造に基づく三次元メモリ配列の斜視図を示す。

Claims (22)

  1. 半導体材料の第１の導電性ストリップ（１０）と、
    該第１の導電性ストリップのチャネル部（５ｃ）と対面する半導体材料の制御ゲート領域（７；３５；５５）と、
    該第１の導電性ストリップと該制御ゲート領域との間に配置される絶縁領域（６；３２；５２）と、
    を備える、半導体素子（１；３８；４８）であって、
    該第１の導電性ストリップ（１０）は、第１の導電型の伝導線（５）と、第２の導電型の制御線（４）とを備え、該伝導線（５）および制御線（４）は、隣接して互いに電気的に接触しており、かつ、該伝導線（５）は、該チャネル部（５ｃ）と、該チャネル部の反対側に配置される第１の伝導部（５ａ）および第２の伝導部（５ｂ）とを備える、
    素子。
  2. 前記素子の第１の動作状態においては、前記チャネル部（５ｃ）のピンチオフと、前記第１および第２の伝導部（５ａ、５ｂ）の間の電気的断絶を引き起こすように、かつ、該素子の第２の動作状態においては、該第１および第２の伝導部（５ａ、５ｂ）の間の電気的導通を維持するように、前記制御ゲート領域（７；３５；５５）および前記制御線（４）にそれぞれの制御電圧を供給するように構成される、第１および第２のバイアス手段（Ｇ、Ｂ）をさらに備える、請求項１に記載の素子。
  3. 前記伝導線（５）および制御線（４）は互いに接触している、請求項１または請求項２に記載の素子。
  4. 前記伝導線（５）および制御線（４）は、互いに重なっている、請求項１〜請求項３のいずれか１項に記載の素子。
  5. 半導体本体（２）と、該半導体本体（２）と前記第１のストリップ（１０）との間に配置される誘電体層（３）とを備える、請求項１〜請求項４のいずれか１項に記載の素子。
  6. 電界効果トランジスタ（１）を形成する、請求項１〜請求項５のいずれか１項に記載の素子。
  7. メモリセル（３８；４８）を形成する、請求項１〜請求項５のいずれか１項に記載の素子。
  8. 前記メモリセル（３８；４８）は、前記絶縁領域（３２；５３）を組み込み、かつ前記制御ゲート領域（３５、５５）と前記チャネル部（５ｃ）との間に配置される、絶縁されたゲート領域（３１；５１）を備える、請求項７に記載の素子。
  9. 前記絶縁されたゲート領域は、半導体材料のフローティングゲート領域（３１；５１）を備える、請求項８に記載の素子。
  10. 前記フローティングゲート領域（３１；５１）は、窒化ケイ素、互いに分離したマイクロ粒子／ナノ粒子によって形成されるポリシリコン、およびカルコゲナイドのうちから選択された材料の層（３３；５３）を備える、請求項８に記載の素子。
  11. 前記第１の導電性ストリップ（１０）に対して横方向に延在する第２の導電性ストリップ（７）に属する前記制御ゲート領域（７；３５；５５）から成る、請求項１〜請求項１０のいずれか１項に記載の素子。
  12. 前記第１の導電型はＮであり、前記第２の導電型はＰである、請求項１〜請求項１１のいずれか１項に記載の素子。
  13. 互いに平行に延在する、複数の第１の導電性ストリップ（１０）と、
    互いに平行に延在し、かつ該第１の導電性ストリップ（１０）に対して横方向に延在する、複数の第２の導電性ストリップ（１７；２０；３６；４１；５６；６１）と、
    該第１の導電性ストリップと該第２の導電性ストリップとの間の交点に配置される、複数の第１の絶縁領域（１６；２１；３２；５７）と、
    を備える、請求項１〜請求項１２のいずれか１項に記載の半導体素子（１；３８，４８）の配列（１２；１８；３０；４０；５０；６０）であって、
    各々の該第１の導電性ストリップ（１７；２０；３６；４１；５６；６１）は、互いに隣接する第１の伝導線（１５）と第１の制御線（１４）とを備え、該第１の伝導線（１５）は第１の導電型であり、該第１の制御線（１４）は第２の導電型であり、該第１の伝導線（１５）の各々は、それぞれの第２の導電性ストリップ（１７；２０；３６；４１；５６；６１）と各々対面する複数の第１のチャネル部（５ｃ）と、該第１のチャネル部（５ｃ）の反対側に配置される複数の第１および第２の伝導部（５ａ、５ｂ）とを備え、該第２の導電性ストリップ（１７；２０；３５；４１；５５；６１）は、該第１の導電性ストリップのそれぞれの第１のチャネル部と各々対面する制御ゲート領域（７；３５；５５）を形成する、
    配列。
  14. 前記配列の第１の動作状態においては、前記第１のチャネル部（５ｃ）の少なくとも１つのピンチオフと、１つの該第１のチャネル部と隣接するそれぞれの第１伝導部（５ａ）とそれぞれの第２の伝導部（５ｂ）との間の電気的断絶とを引き起こし、よって該第１のチャネル部および該隣接する第１および第２の伝導部によって形成される半導体素子をスイッチオフにするように、あるいは、該配列の第２の動作状態においては、該それぞれの第１の伝導部（５ａ）と該それぞれの第２の伝導部（５ｂ）との間の電気的導通を維持し、よって該半導体素子をオンにするように、前記第２の導電性ストリップ（１７；２０；３６；４１；５６；６１）の少なくとも１つに、および前記第１の制御線（１４）の少なくとも１つに、それぞれの制御電圧（Ｖｇ、Ｖｂ）を供給するように構成される、第１および第２のバイアス手段（Ｇ、Ｂ）をさらに備える、請求項１３に記載の配列。
  15. 前記第１の絶縁領域（１６；２１；３２；５７）は、同じ層に属する、請求項１３または請求項１４に記載の配列。
  16. 前記第１の絶縁領域（３２；５７）と前記第２の導電性ストリップ（３６；４１；５６；６１）との間に配置される、複数の第１の電荷トラップ領域（３３；５８）と複数の第２の絶縁領域（３４；５９）とを備える、請求項１３〜請求項１５のいずれか１項に記載の配列。
  17. 前記第１の電荷トラップ領域は、半導体材料のフローティングゲート領域である、請求項１６に記載の配列。
  18. 前記第１の電荷トラップ領域（３３；５８）は、窒化ケイ素、互いに分離したマイクロ粒子／ナノ粒子によって形成されるポリシリコン、カルコゲナイドのうちから選択された材料で作られる、請求項１６に記載の配列。
  19. 前記第１の電荷トラップ領域（３３；５８）は、同じ層に属し、前記第２の絶縁領域（３４；５９）は、同じ層に属する、請求項１８に記載の配列。
  20. 三次元配列（４０；６０）を形成する、請求項１３〜請求項１９のいずれか１項に記載の配列であって、該配列は、
    互いに平行に、かつ前記第２の導電性ストリップ（４１；６１）に対して横方向に延在する、複数の第３の導電性ストリップ（４１；６１）と、
    該第２と第３の導電性ストリップの間の交点に配置される、複数の第３の絶縁領域（３２；５７）と、
    を備え、
    各々の該第２の導電性ストリップ（４１；６１）は、互いに隣接する第２の伝導線（４３；６３）と第２の制御線（４２；６２）とを備え、各々の該第３の導電性ストリップ（４１；６１）は、互いに隣接する第３の伝導線（４３；６３）と第３の制御線（４２；６２）とを備え、該第２および第３の伝導線（４３；６３）は前記第１の導電型であり、該第２および第３の制御線（４２；６２）は前記第２の導電型であり、該第２の伝導線（４３；６３）は、それぞれの第３の導電性ストリップ（４１；６１）と各々対面する複数の第２のチャネル部（５ｃ）と、該第２のチャネル部の反対側に配置されるその複数の第１および第２の伝導部（５ａ、５ｂ）とを備え、該第３の導電性ストリップ（４１；６１）の該第３の制御線（４２；６２）は、該第２のチャネル部と対面する、
    配列。
  21. 請求項１６〜請求項１９のいずれかに応じて、前記第２の絶縁領域（３２；５７）と前記第３の導電性ストリップ（４１；６１）との間に配置される、複数の第２の電荷トラップ領域（３３；５８）と複数の第４の絶縁領域（３４；５９）とを備える、請求項２０に記載の配列。
  22. 前記第４の絶縁領域（３４；５９）は、前記第３の絶縁領域（３２；５７）よりも大きな厚さを有し、前記第２の絶縁領域（３４；５９）は、前記第１の絶縁領域（３２；５７）よりも大きな厚さを有する、請求項２１に記載の配列。
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