KR100568062B1 - 반도체 기억 장치 및 그 구동 방법 - Google Patents

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Abstract

본 발명은, 게이트 구조가 간단하고 또한, 하나의 메모리 셀에 4 비트의 정보를 기억하는 불휘발성 반도체 메모리를 제공한다. 이를 위해선, 반도체 기판 표면에 활성 영역(101)과 그것에 직교하는 활성 영역(102)을 규정하고, 교차 영역(103)을 협지하도록 활성 영역(101) 및 활성 영역(102) 내에 확산 영역을 형성한다. 그리고 교차 영역(103)을 통과하도록 게이트 구조 GN을 선 형상으로 형성한다. 또한, 확산 영역에는 메탈 배선 M1, M2와 접속할 수 있도록 단자 DM, D I를 설치한다.
게이트 구조, 메모리 셀, 활성 영역, 확산 영역

Description

반도체 기억 장치 및 그 구동 방법{SEMICONDUCTOR MEMORY DEVICE AND DRIVING METHOD THEREOF}
도 1은 본 발명의 제1 실시예에 따른 반도체 기억 장치의 메모리 셀 어레이를 도시하는 상면도.
도 2는 하나의 메모리 셀의 치수예를 도시하는 상면도.
도 3은 도 2에 도시한 하나의 메모리 셀의 개략을 도시하는 단면도.
도 4는 하나의 메모리 셀의 전자의 기입 위치의 위치 관계를 도시하는 상면도.
도 5는 하나의 메모리 셀의 기입 동작을 도시하는 단면도.
도 6은 하나의 메모리 셀의 소거 동작을 도시하는 단면도.
도 7은 하나의 기입 상태의 메모리 셀의 판독 동작을 도시하는 단면도.
도 8은 하나의 소거 상태의 메모리 셀의 판독 동작을 도시하는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
101, 102 : 활성 영역
103 : 교차 영역
GN : 게이트 구조
301, 303 : 실리콘 산화막
302 : 실리콘 질화막
304 : 게이트 절연막
305 : 게이트 전극
306 : 확산 영역
DI, DM : 컨택트
본 발명은, 반도체 기억 장치 및 그 구동 방법에 관한 것으로, 특히 불휘발성 메모리에 멀티 비트의 정보를 기억시키는 기술에 관한 것이다.
반도체 메모리의 기억 밀도의 대용량화는, 소위 스케일링칙에 따라, 셀 사이즈를 축소해 가는 것에 의해 실현해 왔다. 그러나, 셀 사이즈의 축소화는 리소그래피 등의 기술적 이유, 혹은 메모리 셀을 구성하는 게이트 절연막이나 소스 확산층 및 드레인 확산층의 박막화의 한계 등에 의해 최근 점점더 곤란해지고 있다. 따라서, 이 문제를 해결하는 하나의 방법으로서, 하나의 메모리 셀에 다수의 정보를 기억시키는 멀티 비트화가 시도되고 있다.
멀티 비트의 불휘발성 메모리로서 기대되고 있는 것으로, 소위 MONOS형 불휘발성 반도체 기억 장치를 예로 들 수 있다(비특허 문헌1 참조). 이 MONOS형 불휘 발성 반도체 기억 장치에서는, 게이트 절연막이 소위 ONO(Oxide-Nitride-Oxide) 구조를 갖고, 실리콘 산화막을 통하여 주입되는 열 전자의 주입 개소를 2 개소로 나누는 것에 의해, 1개의 메모리 셀로 2 비트의 정보를 기억하는 멀티 비트화를 실현하고 있다.
또한, 특허 문헌1에서는, MONOS형 불휘발성 반도체 기억 장치에 대하여, 게이트 절연막이 2층의 실리콘 질화막을 갖는 구성으로 되어 있다. 열 전자의 주입 개소를 2 개소로 나누고, 또한 열 전자가 제1층의 실리콘 질화막에만 주입된 상태와, 제1층 및 제2층의 실리콘 질화막에까지 주입된 상태를 구별함으로써 4 비트의 정보를 메모리셀에 기억하는 멀티 비트화를 실현하고 있다.
<비특허 문헌1>
B. Eitan et al., "Can NROM, a 2-bit, Trapping Storage NVM Cell, Give a Real Challenge to Floating Gate Cells?" SSDM(1999)
<특허 문헌1>
일본 특개2001-110918호 공보
그러나, 종래의 MONOS형 불휘발성 반도체 기억 장치에서는 하나의 메모리 셀에 대하여 2 비트만의 정보밖에 기억할 수 없고, 또한 특허 문헌1에 기재된 발명에서는 4 비트의 정보가 기억 가능하지만, 복잡한 구조의 게이트 절연막을 갖고, 제조 공정의 증가와 그것에 수반하는 제조 비용의 증대라는 문제를 갖는다.
본 발명은 상기 문제점을 감안하여 이루어진 것으로, 제조 공정의 증가를 수 반하지 않고 하나의 메모리 셀에 4 비트의 정보를 기억시키는 것을 목적으로 한다.
본 발명에 따른 반도체 기억 장치에서는, 기판 표면에 선 형상으로 규정된 제1 활성 영역과, 상기 기판 표면에 상기 제1 활성 영역과 교차 영역을 갖도록 선 형상으로 규정된 제2 활성 영역과, 상기 제1 활성 영역에 상기 교차 영역을 협지하도록 형성된 제1 확산 영역, 및 제2 확산 영역과, 상기 제2 활성 영역에 상기 교차 영역을 협지하도록 형성된 제3 확산 영역, 및 제4 확산 영역과, 상기 기판 위에, 상기 교차 영역을 통과하여 선 형상으로 형성된 게이트 구조와, 상기 제1 확산 영역 내지 제4 확산 영역에 각각 접속되는 제1 단자 내지 제4 단자를 구비하는 것이다.
제1 실시예
도 1은 본 발명의 제1 실시예에 따른 반도체 기억 장치의 메모리 셀 어레이의 상면도를 도시한다. 도 2는 하나의 메모리 셀의 상면도를 도시하고, 도 3은, 도 2의 A-A 선의 단면의 개략도로서, 하나의 메모리 셀의 단면 구조를 도시한다.
도 1에 도시한 바와 같이, 본 실시예에 따른 반도체 기억 장치의 구조는, 기판 표면, 예를 들면 P형 실리콘 기판 표면에 필드 산화막에 의해 분리된 영역인 복수의 활성 영역(101)이, 도 1에서 가로 방향으로 선 형상으로 규정되어 있다. 또한, 복수의 활성 영역(102)이 도 1에서 세로 방향으로 선 형상으로 규정되어 있다. 즉 복수의 활성 영역(101) 및 복수의 활성 영역(102)이 상호 직교하여 메쉬 형상으로 규정되어 있다.
또한, 활성 영역(101) 및 활성 영역(102)에 대하여 45도의 방향으로, 복수의 게이트 구조 GN이 활성 영역(101)과 활성 영역(102)의 교차 영역(103)(활성 영역(101)과 활성 영역(102)이 중첩되어 있는 영역)을 통과하여 선 형상으로 형성되어 있다. 또한, 활성 영역(101) 및 활성 영역(102)에는 게이트 구조 GN(이하, 단순히 「게이트」라고 칭하는 경우가 있음)을 협지하도록 N형 확산 영역(도 3의 영역(306))이 형성되어 있다. 즉, P형 활성 영역(101, 102) 중 게이트 구조 GN에 피복된 이외의 부분에는 N형 확산 영역이 형성되어 있다.
확산 영역에는 각각, 상면을 피복하는 층간 절연막(도시 생략) 상에 형성되는 메탈 배선 M1과 접속하기 위한 컨택트 DM, 혹은 메탈 배선 M2와 접속하기 위한 컨택트 DI가 설치되어 있다. 복수의 메탈 배선 M1이 도 1에서 세로 방향으로 활성 영역(101) 상에 형성된 컨택트 DM을 통과하도록 배치되고, 복수의 메탈 배선 M2가 도 1에서 가로 방향으로 활성 영역(102) 상에 형성된 컨택트 DI를 통과하도록 배치되어 있다.
도 1에서, 활성 영역(101)과 활성 영역(102), 및 그 교차 영역(103)을 통과하여 형성된 게이트 구조 GN, 그리고 그것을 협지하도록 활성 영역 내에 형성된 확산 영역과, 4개의 컨택트가 도면에서 점선으로 된 사각으로 둘러싸도록 1개의 메모리 셀 CIM을 구성하고 있다. 그리고 4개의 컨택트 DM, DM+1, DI , DI+1은, 각각 메모리 셀 CIM의 동작에 따라 드레인 단자와 소스 단자의 어느 하나에 대응한다.
여기서, 상기의 구성은 이 형태에 한정되는 것은 아니다. 게이트 구조 GN은 교차 영역(103)을 통과하여 형성되면, 활성 영역(101) 및 활성 영역(102)과 45도의 각도로 교차할 필요는 없다. 단, 게이트 구조 GN을 활성 영역(101)에 대하여 예를 들면 45도보다 작은 각도로 확산 영역(103)과 교차하도록 형성하면, 게이트 구조 GN이 다른 교차 영역(103)도 통과하도록, 활성 영역(102)의 간격을 넓혀 규정할 필요가 있다.
그러나, 상기한 구성과 같이, 게이트 구조 GN이 활성 영역(101) 및 활성 영역(102)과 45도의 각도로 교차하도록 형성함으로써, 활성 영역(101) 사이의 간격과 활성 영역(102) 사이의 간격을 동일하게 규정할 수 있으므로, 메모리 셀 면적을 작게 할 수 있다.
또한, 후술한 바와 같이, 게이트 구조 GN은 게이트 절연막과 그 위에 형성된 게이트 전극으로 구성되어 있다. 여기서, 게이트 구조 GN 중 게이트 절연막만을 교차 영역(103) 상에 점재하여 형성하고, 게이트 전극을 선 형상으로 형성해도 된다.
그러나, 본 실시예의 구성과 같이 게이트 절연막과 게이트 전극을 동일한 형상으로 함으로써, 게이트 절연막만을 점재시키는 구성에 대하여, 게이트 절연막 및 게이트 전극을 동시에 형성할 수 있으므로, 포토리소그래피 공정이나 에칭 공정 등을 생략할 수 있다.
도 2는 도 1에 도시한 메모리 셀 어레이 중 1개의 메모리 셀 CIM을 추출하여, 치수예를 도시한 상면도이다. 이 도 2에서는 메탈 배선 M1 및 M2의 도시를 생략하고 있다. 활성 영역(101) 및 활성 영역(102)의 폭 W1을 0.12㎛로 하는 경우, 게이트 구조 GN의 폭 WGATE는, 교차 영역(103)을 피복하도록 구성하면 약 0.17㎛로 된다. 또한, 게이트 구조 GN은 활성 영역(101) 및 활성 영역(102)에 대하여 α=45도의 각도로 교차하고 있다. 이와 같이 구성한 경우, 메모리 셀의 폭 W2는 0.44㎛ 정도로 된다.
도 3은, 도 2의 A-A선의 단면의 개략도이다. 실리콘 기판 위에 게이트 구조 GN이 형성되어 있다. 게이트 구조 GN은, 실리콘 산화막(301)과, 실리콘 산화막(301) 상에 형성된 실리콘 질화막(302)과, 실리콘 질화막(302) 상에 형성된 실리콘 산화막(303)으로 구성된 소위 ONO(Oxide-Nitride-Oxide)막을 게이트 절연막(304)으로서 갖고, 이 게이트 절연막(304) 상에 게이트 전극(305)으로서 폴리실리콘막이 형성된 구조를 구비하고 있다. 즉, 이 실시예에서는, 제1 절연막 및 제3 절연막으로서 실리콘 산화막이 사용되고 있다. 그리고, 제2 절연막으로서 실리콘 질화막이 사용되고 있다. 실리콘 질화막은 막 내에 다수의 트랩을 갖고, 전자를 이산적으로 포획하는 성질을 갖는 것이 일반적으로 알려져 있다.
이 게이트 구조 GN을 협지하여 확산 영역(306)이 형성되어 있다. 즉, 도 2 에서, 활성 영역(101) 중 게이트 구조 GN로 피복되어 있지 않은 영역에 확산 영역(306)이 형성되어 있다. 도 3에서, 도면에서 좌측의 확산 영역(306)에는 컨택트 DM이, 그리고 도 3에서 우측의 확산 영역(306)에는 컨택트 DM+1이 형성되어 있지만 구체적인 컨택트의 구조는 생략되어 있다.
이하, 본 실시예에 따른 반도체 기억 장치의 구동 방법에 대하여 설명한다. 예를 들면, 메모리 셀 어레이 중에서 도 1에 도시된 메모리 셀 CIM을 구동할 때는, N 번째의 게이트 GN을 선택한다. 이 때 번호 N은 N=I+M-1로 부여된다. 일반적으로 메모리 셀 CPQ를 구동하는 경우에는, R(=P+Q-1)번째의 게이트 GR을 선택하도록 한다. 이와 같이 하면, 도 1에서 동일한 게이트를 갖는 다른 메모리 셀 CI-1M+1, CI+1M-1을 구동하는 경우에도, 게이트 GN(N=I+M-1)을 선택하도록 할 수 있다. 그리고, DM 및 DM+1이 각각 소스 단자 및 드레인 단자의 한쪽의 쌍으로서 선택되고, DI 및 DI+1 이 다른 쪽의 쌍으로서 선택된다.
도 4는 이와 같이 하여 선택된 메모리 셀 CIM을 도시하는 상면도이다. 도 4에서도 도 2와 마찬가지로 메탈 배선 M1 및 메탈 배선 M2의 도시는 생략하고 있다. 또한 T1 내지 T4는, 후술하는 메모리 셀의 기입 동작에 의해 게이트 GN이 갖는 실리콘 질화막(302)에 저장되는 전자의 위치(전자의 기입 위치)를 나타낸다. 도 5 내 지 도 8은, 도 4의 B-B 선에 대응하는 단면의 개략도이다. 이들 도면에서도 도 3과 마찬가지로, 컨택트 DM과 DM+1의 구체적인 형상에 대해서는 생략되어 있다.
이하, 도 5를 참조하여 기입 동작에 대하여 설명한다. 도 4 및 도 5에 도시하는 전자의 기입 위치 T1에 전자를 저장하는 경우에는, 도 5에서 게이트 GN의 게이트 전극(305)에 기입 게이트 전압으로서 10V 정도의 전압을 인가하고, 드레인 단자인 DM에 4V 정도 인가하고, 또한 소스 단자인 DM+1에 기준 전압으로서 0V를 인가, 즉 접지한다.
이 경우, 소스 단자 DM+1측의 확산 영역(306)(이하 단순히 「소스」라고 칭하는 경우가 있음)으로부터 공급된 전자는, 게이트 GN 아래에 형성된 반전층(501)을 통과 중에 에너지를 부여하고, 드레인 단자 DM 측의 확산 영역(이하 단순히「드레인」이라고 칭하는 경우가 있음) 근방에서 소위 열 전자로 된다. 이 열 전자는 게이트 전극(305)에 인가된 양의 전압에 의해, 실리콘 산화막(301)을 통과하여, 전자의 기입 위치 T1의 실리콘 질화막(302)에 저장(포획)된다.
또한, 전자의 기입 위치 T2에 전자를 저장하기 위해서는, 도 5와는 반대로 DM+1을 드레인 단자로 하여 4V 정도를 인가하고, DM을 소스 단자로 하여 접지하고, 게이트 전극(305)에 기입 게이트 전압 10V 정도를 인가한다.
여기서, 기입 게이트 전압은 10V일 필요는 없지만, 기입 위치 T1에 전자가 저장된 상태라도 드레인 전류가 흐르도록, 임계값 전압 이상으로 설정해야한다. 일반적으로, 기입 위치에 전자가 저장되어 있는 경우, 게이트에 인가된 전압에 의한 전계는, 저장된 전자에 의해 일부 차폐되므로, 반전층을 형성하기 위해서는 여분으로 전압을 인가할 필요가 있다.
즉, 기입 위치 T1에 전자가 저장되어 있지 않은 상태와 비교하여 임계값 전압은 높아진다. 그리고 기입 게이트 전압을 이와 같이 설정하면, 예를 들면 기입 위치 T1에 이미 전자가 저장되어 있는 상태라도, 드레인 전류가 흘러, 기입 위치 T2에도 전자를 더 저장시킬 수 있다.
전자의 기입 위치 T3 혹은 T4에 전자를 저장하는 동작은, DI+1와 DI 를 각각 소스 단자 또는 드레인 단자로 하여, 상기와 동일한 동작을 하면 된다. 중복되므로 상세한 설명은 생략한다.
이어서 도 6을 참조하여 소거 동작에 대하여 설명한다. 전자의 기입 위치 T1에 저장된 전자를 소거하기 위해서는, 드레인 단자 DM에 소거 전압을 7V 정도 인가한다. 또한 게이트 전극(305)에 소거 게이트 전압을 -3V 정도 인가한다. 그리고 소스 단자 DM+1은 오픈 상태로 한다. 이 때, 드레인과 활성 영역(101)으로 구성되는 PN 접합에는 역방향의 바이어스가 인가되고, 드레인 근방에서 전자와 보이드의 쌍이 발생한다. 이 때 발생한 보이드는 게이트 전극(305)에 인가된 소거 게이트 전압에 의해, 실리콘 산화막(301)을 통과하여 실리콘 질화막(302)에 주입되어, 기입 위치 T1에 이미 저장되어 있는 전자의 전하를 중화한다.
마찬가지로 하여, 전자의 기입 위치 T2에 저장된 전하를 중화하기 위해서는, 도 6과는 반대로 DM+1에 소거 전압을 7V 정도 인가하고, DM을 오픈 상태로 하여, 게이트 전극(305)에 소거 게이트 전압을 -3V 정도 인가한다. 또한, DM+1과 DM에 동시에 소거 전압을 인가하고, 게이트 전극(305)에 소거 게이트 전압을 인가함으로써, 전자의 기입 위치 T1 및 전자의 기입 위치 T2에 저장된 전하를 동시에 중화할 수도 있다.
전자의 기입 위치 T3 혹은 T4에 저장된 전하를 중화하기 위해서는, DI+1과 DI를 각각 소스 단자 또는 드레인 단자로 하여 상기한 바와 동일한 동작을 하면 된다. 중복되므로, 상세한 설명은 생략한다. 또, 상술한 경우에 소스를 반드시 오픈 상태로 할 필요는 없으며, 전자와 보이드의 쌍이 발생하지 않을 정도의 전압은 인가해도 된다.
이어서 도 7 및 도 8을 참조하여 판독 방법에 대하여 설명한다. 전자의 기입 위치 T1에 전자가 존재하는지의 여부의 정보를 판독하기 위해서는, 컨택트 DM+1을 드레인 단자로 하여 판독 전압을 1.5V 정도 인가한다. 그리고 컨택트 DM를 소스 단자로 하여 접지하고, 게이트 전극(305)에 판독 게이트 전압을 3V 정도 인가한다. 즉, 전자의 기입 위치 T1에 전자를 기입하는 동작과 컨택트 DM과 DM+1의 역할을 반대 로 설정한다. 여기서, 판독 게이트 전압은 3V에 한하지 않는다. 단, 전자가 기입 위치 T1에 저장되어 있지 않은 상태에서의 임계값 전압 이상에서, 기입 위치 T1 아래에 반전층이 형성되지 않을 정도의 전압인 것이 필요하다.
판독 게이트 전압을 이와 같이 설정하면, 전자의 기입 위치 T1에 전자가 저장되어 있는 기입 상태인 경우, 저장된 전자 때문에 게이트 하부의 반전층(701)이 소스 부근에는 형성되지 않고, 드레인 전류가 흐르지 않는다(도 7 참조). 전자의 기입 위치 T1에 전자가 저장되어 있지 않은 소거 상태에서는, 드레인으로부터 소스까지 반전층(801)이 형성되어 드레인 전류가 화살표의 방향으로 흐른다(도 8 참조).
여기서, 기입 위치 T2에 전자가 이미 저장되어 있는 경우, 기입 위치 T2의 하부의 영역에는 반전층이 형성되지 않게 된다. 그러나, 이 영역은 드레인에 인가된 전압에 의해 공핍층이 형성되는 영역에 중첩되어 있고, 그리고 이 공핍층 내에는 전자를 드레인으로 운반되는 방향으로 전계가 발생한다. 따라서, 드레인 근방까지 겨우 도착한 전자는, 공핍층 내의 전계에 의해 흡인되어 드레인 전극으로 흐르게 된다.
즉, 상기한 바와 같이 각 단자에 전압을 인가하면, 드레인 전류가 흐르는지의 여부에 의해, 전자의 기입 위치 T1에 전자가 저장되어 있는 기입 상태인지, 혹은 저장되어 있지 않은 소거 상태인지를 판단할 수 있다.
이하, 마찬가지로 전자의 기입 위치 T2에 전자가 저장되어 있는지의 여부는, 도 7, 도 8과는 반대로 DM+1 단자를 소스 단자로 하여 접지하고, DM 단자를 드레인 단자로 하여 판독 전압을 1.5V 정도 인가하여, 게이트 전극(305)에 판독 게이트 전압을 인가했을 때에 드레인 전류가 흐르는지의 여부에 의해 판단한다. 또한 전자의 기입 위치 T3 혹은 T4에 전자가 기입되어 있는지의 여부의 판단은, DI와 DI+1을 각각 소스 단자 또는 드레인 단자로 하여 상기와 동일한 동작을 하면 된다. 설명은 중복되므로 생략한다.
상기의 설명에서는, DM+1 및 DM이 각각 소스 단자 및 드레인 단자의 한쪽의 쌍으로서 선택되고, DI+1 및 DI가 다른 쪽의 쌍으로서 선택된 경우를 설명했지만, D M 및 DI를 한쪽의 쌍으로서 선택하고, DM+1 및 DI+1을 다른 쪽의 쌍으로서 선택해도 된다. 또한, DM 및 DI+1을 한쪽의 쌍으로서 선택하고, DM+1 및 DI 를 다른 쪽의 쌍으로서 선택할 수도 있다.
이 실시예에 따른 반도체 기억 장치에서는, 2개의 활성 영역(101, 102)을 교차하도록 배치하고, 그 교차 영역(103)을 통과하도록 게이트 구조 GN이 형성되어 있다. 그리고, 게이트 구조 GN에 피복되어 있지 않은 활성 영역에는 확산 영역(306)이 형성되어 있다. 따라서, 확산 영역(306) 근방에서 발생한 열 전자를 이용하면 확산 영역(306) 근방의 게이트 절연막(304)에 전자를 각각 국부적으로 존재하게 하 여 저장하도록 할 수 있다.
즉, 게이트 구조 GN은 확산 영역(306)과 4 개소에서 접하고 있으며, 각각의 확산 영역(306) 근방의 게이트 절연막(304)에 전자를 국부적으로 존재하게 하여 저장하도록 할 수 있으므로, 1개의 메모리 셀에 4 비트의 정보를 기억할 수 있다. 또, 본 실시예에서는 복잡한 게이트 구조를 필요로 하지 않으므로, 제조 공정의 증가를 수반하지 않고 반도체 기억 장치를 작성할 수 있다.
여기서, 게이트 구조 GN에서의 게이트 절연막(304) 및 게이트 전극(305)은 본 실시예의 구조 및 재료에 한정되는 것은 아니다. 게이트 절연막(304)은 전자를 국부적으로 존재하게 하여 저장하고 유지할 수 있는 것이면 된다. 그러나, 본 실시예와 같이 게이트 절연막(304)으로서 실리콘 산화막/실리콘 질화막/실리콘 산화막의 적층 구조로 이루어지는 소위 ONO 막을 사용하면, ONO 막을 구성하는 실리콘 산화막 및 실리콘 질화막은 모두 반도체 기억 장치용의 재료로서 널리 알려져 있고, 또한 물리적 특성, 화학적 특성이나 성막 기술 등에 대해서도 과거로부터의 데이터의 축적이 있어 확립되어 있으므로 신뢰성이 높고 또한 제조 비용을 억제하여 반도체 기억 장치를 작성할 수 있다.
또한, 게이트 전극(305)에서도 본 실시예에서는 폴리실리콘막을 이용했지만, 도전성의 재료이면 되며, 폴리실리콘막에 한정되는 것은 아니다. 예를 들면, 게이트 전극(305)으로서 더 저저항인 금속을 이용하여 게이트 전극(305)을 저저항화하면, 배선 지연을 감소시켜 고속 동작에 기여할 수 있다.
본 실시예의 기입 동작에 따르면, 확산 영역 근방에서 발생한 열 전자를 이용하므로, 게이트 절연막(304) 중 전자의 저장 위치를 확산 영역(306) 근방에 국부적으로 존재시킬 수 있다. 이에 의해, 게이트 절연막(304)의 확산 영역(306) 근방의 각각 4 개소에 전자를 국부적으로 존재하게 하여 저장할 수 있다. 또 소거 동작에서도 소거하려는 전자 근방에서 핫 홀을 발생시켜, 그것을 게이트 절연막(304)에 주입함으로써 행해지므로, 저장된 전자를 각각 독립하여 소거할 수 있다.
또한, 판독 동작에서도, 국부적으로 존재하게 하여 게이트 절연막(304) 내에 존재하는 전자의 유무에 따라, 소스까지 반전층이 형성되어 전류가 흐르는지의 여부가 결정되므로, 4개소 각각에 전자가 존재하는지의 여부에 대한 정보를 독립적으로 판독할 수 있다. 또한, 4개의 컨택트를 2조의 쌍으로 나누는 선택 방법이 3가지이므로 회로 구성의 자유도를 증가시킬 수 있다.
본 발명의 제1 관점에 따른 반도체 기억 장치에 따르면, 기판 표면에 선 형상으로 규정된 제1 활성 영역과, 상기 기판 표면에 상기 제1 활성 영역과 교차 영역을 갖도록 선 형상으로 규정된 제2 활성 영역과, 상기 제1 활성 영역에 상기 교차 영역을 협지하도록 형성된 제1 확산 영역, 및 제2 확산 영역과, 상기 제2 활성 영역에 상기 교차 영역을 협지하도록 형성된 제3 확산 영역, 및 제4 확산 영역과, 상기 기판 위에, 상기 교차 영역을 통과하여 선 형상으로 형성된 게이트 구조와, 상기 제1 확산 영역 내지 제4 확산 영역에 각각 접속되는 제1 단자 내지 제4 단자를 구비하고 있다. 따라서, 게이트 구조를 구성하는 게이트 절연막에 확산 영역 근방에서 발생한 열 전자를 국부적으로 존재하게 하여 저장함으로써, 1개의 메모리 셀에 대하여 4 비트의 정보를 기억할 수 있다. 또, 복잡한 구조를 갖는 게이트 절연막으로 이루어지는 게이트 구조를 필요로 하지 않으므로, 제조 공정의 증가를 수반하지 않고 작성할 수 있다.

Claims (8)

  1. 기판 표면에 선 형상으로 규정된 제1 활성 영역과,
    상기 기판 표면에 상기 제1 활성 영역과 교차 영역을 갖도록 선 형상으로 규정된 제2 활성 영역과,
    상기 제1 활성 영역에 상기 교차 영역을 협지하도록 형성된 제1 확산 영역 및 제2 확산 영역과,
    상기 제2 활성 영역에 상기 교차 영역을 협지하도록 형성된 제3 확산 영역 및 제4 확산 영역과,
    상기 기판 위에, 상기 교차 영역을 통과하여 선 형상으로 형성된 게이트 구조와,
    상기 제1 내지 제4 확산 영역에 각각 접속되는 제1 단자 내지 제4 단자
    를 포함하는 반도체 기억 장치.
  2. 제1항에 있어서,
    상기 제1 활성 영역 및 상기 제2 활성 영역은 직각으로 교차하고, 상기 게이트 구조는 상기 제1 활성 영역 및 상기 제2 활성 영역에 대하여 45도의 각도로 교차하는 것을 특징으로 하는 반도체 기억 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 게이트 구조는, 제1 절연막과,
    상기 제1 절연막 위에 형성되고, 전자를 포획할 수 있는 제2 절연막과,
    상기 제2 절연막 위에 형성된 제3 절연막을 갖는 게이트 절연막과,
    상기 게이트 절연막 위에 형성된 게이트 전극
    을 포함하는 반도체 기억 장치.
  4. 제3항의 반도체 기억 장치의 구동 방법으로서,
    상기 4개의 단자를 소정의 2조의 쌍으로 나누고, 한쪽의 쌍의 한쪽의 단자에 기입 전압을 인가하고, 다른 쪽의 단자에 기준 전압을 인가하고, 상기 게이트 전극에 기입 게이트 전압을 인가함으로써 상기 제2 절연막에 전자를 저장하는 기입 공정과,
    상기 한쪽의 단자에 소거 전압을 인가하거나, 혹은 양방의 단자에 소거 전압을 인가하고, 상기 게이트 전극에 소거 게이트 전압을 인가함으로써 상기 제2 절연막에 저장된 전자를 소거하는 소거 공정과,
    상기 한쪽의 단자에 상기 기준 전압을 인가하고, 상기 다른 쪽의 단자에 판독 전압을 인가하고, 상기 게이트 전극에 판독 게이트 전압을 인가함으로써, 드레인 전류가 흐르는지의 여부에 의해 상기 제2 절연막에 저장된 전자가 존재하는지의 여부를 판단하는 판독 공정
    을 포함하는 반도체 기억 장치의 구동 방법.
  5. 제4항의 반도체 기억 장치의 구동 방법에 있어서,
    다른 쪽의 쌍에 대해서도 상기 한쪽의 쌍과 마찬가지의 기입 공정과,
    소거 공정과,
    판독 공정
    을 행하는 것을 특징으로 하는 반도체 기억 장치의 구동 방법.
  6. 제3항에 있어서,
    상기 게이트 전극은 금속인 것을 특징으로 하는 반도체 기억 장치.
  7. 제6항의 반도체 기억 장치의 구동 방법으로서,
    상기 4개의 단자를 소정의 2조의 쌍으로 나누고, 한쪽의 쌍의 한쪽의 단자에 기입 전압을 인가하고, 다른 쪽의 단자에 기준 전압을 인가하고, 상기 게이트 전극에 기입 게이트 전압을 인가함으로써 상기 제2 절연막에 전자를 저장하는 기입 공정과,
    상기 한쪽의 단자에 소거 전압을 인가하거나, 혹은 양방의 단자에 소거 전압을 인가하고, 상기 게이트 전극에 소거 게이트 전압을 인가함으로써 상기 제2 절연막에 저장된 전자를 소거하는 소거 공정과,
    상기 한쪽의 단자에 상기 기준 전압을 인가하고, 상기 다른 쪽의 단자에 판독 전압을 인가하고, 상기 게이트 전극에 판독 게이트 전압을 인가함으로써, 드레인 전류가 흐르는지의 여부에 의해, 상기 제2 절연막에 저장된 전자가 존재하는지 의 여부를 판단하는 판독 공정
    을 포함하는 반도체 기억 장치의 구동 방법.
  8. 제7항의 반도체 기억 장치의 구동 방법에 있어서,
    다른 쪽의 쌍에 대해서도 상기 한쪽의 쌍과 마찬가지의 기입 공정과,
    소거 공정과,
    판독 공정
    을 행하는 것을 특징으로 하는 반도체 기억 장치의 구동 방법.
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