TWI251311B - Semiconductor memory device and driving method thereof - Google Patents

Description

1251311 九、發明說明： 【發明所屬之技術領域】 本發明係關於一種半導體記憶裝置及其驅動方法 是關於一種在非揮發性記憶體中記憶多位元資訊的 【先前技術】 半導體記憶體之記憶密度已藉由遵循所謂的比例 (scaling law)持續縮小單元（cell)尺寸，而實 容量化。然而，單元尺寸的縮小化在近年來，由於 的技術上的理由，或是構成記憶體單元之閘極絕緣 極擴散層及汲極擴散層的薄膜化之極限等原因，已 來越困難。因此，在單一記憶體單元中記憶多數資 位元化係被嘗試使用，以作為解決此問題的一種方 在被期待的多位元之非揮發性記憶體中，可列舉 謂的MONOS型非揮發性半導體記憶裝置（參照非專 1 )。此MONOS型非揮發性半導體記憶裝置中，閘極 具有所謂的 0N0 (Oxide-Nitride-Oxide)構造，將 化矽膜注入之熱電子的注入位置分成2個位置，藉 實現在1個記憶體單元中記憶2位元的資訊之多位 而在專利文獻1中，相對於MONOS型非揮發性半 憶裝置，其構成為閘極絕緣膜具有2層之氮化矽膜 熱電子之注入位置分為2個位置，此外，更分為熱 注入第1層氮化矽膜的狀態及注入第1層與第2層 膜的狀態，藉此，可實現在單元中記憶4位元資訊 元化。 312XP/發明說明窗補件)/94-0 ] /93128542 ，特別 技術。 定律 現其大 微影等 膜、源 變得越 訊的多 法。 的有所 利文獻 絕緣膜 透過氧 此，以 元化。 導體記 。其將 電子僅 氮化矽 的多位 5 1251311 (非專利文獻 1)Β· Eitan et al.，"Can NROM， a 2_bit， Trapping Storage NVM Cell, Give a Real Challenge to Floating Gate Cells?" SSDM (1999) (專利文獻1 )日本專利特開2 0 0 1 - 1 1 0 9 1 8號公報 【發明内容】 (發明所欲解決之問題） 然而，習知的MONOS型非揮發性半導體記憶裝置，只能 在單一記憶體單元中記憶2位元的資訊，而專利文獻1中 所記載的發明，雖可記憶4位元的資訊，但卻有著閘極絕 緣膜構造複雜、製造步驟增加及其所伴隨而來的製造成本 增加的問題。 本發明係鑑於上述問題所開發完成者，其目的在於不需 要增加製造步驟，即可在單一記憶體單元上記憶4位元的 資訊。 (解決問題之手段） 本發明之半導體記憶裝置包含：在基板表面被限定為線 狀的第1主動區；在上述基板表面和上述第1主動區具有 交叉區，而被限定為線狀的第2主動區；在上述第1主動 區以夾持上述交叉區之方式形成的第1擴散區及第2擴散 區；在上述第2主動區以夾持上述交叉區之方式形成的第 3擴散區及第4擴散區；在上述基板上，通過上述交叉區 而被限定成線狀的閘極構造；及分別連接於上述第1至第 4擴散區之第1至第4端子。 (發明效果） 6 312XP/發明說明書(補件)/94-01/93128542 1251311 根據本發明申請專利範圍第1項記載之半導體記憶裝 置，其包含：在基板表面被限定為線狀的第1主動區；在 上述基板表面和上述第1主動區具有交叉區，而被限定為 線狀的第2主動區；在上述第1主動區以夾持上述交叉區 之方式形成的第1擴散區及第2擴散區；在上述第2主動 區以夾持上述交叉區之方式形成的第3擴散區及第4擴散 區；在上述基板上，通過上述交叉區而被形成為線狀的閘 極構造；及分別連接於上述第1至第4擴散區之第1至第 4端子。因此，可將在擴散區附近產生之熱電子，局限並 儲存在構成閘極構造之閘極絕緣膜，藉此，可在1個半導 體單元中記憶4位元的資訊。且，由於不需要由具有複雜 構造之閘極絕緣膜來形成閘極構造，因此，可以在不增加 製造步驟下製成。 【實施方式】 (實施形態1 ) 圖1係顯示本發明之實施形態1之半導體記憶裝置之記 憶體單元陣列的俯視圖。圖2為顯示1個記憶體單元的俯 視圖，圖3為沿圖2之A-A線的概略剖面圖，顯示1個記 憶體單元的剖面構造。 如圖1所示，本實施形態之半導體記憶裝置的構造中， 基板表面（例如P型石夕基板）上由場氧化膜（f i e 1 d ο X i d e f i 1 m )所隔離的複數個主動區1 0 1係在圖中橫向上被限定 成線狀。而複數個主動區1 0 2係在圖中的縱向上被限定成 線狀。亦即複數個主動區1 0 1及複數個主動區1 0 2係被限 7 312XP/發明說明書(補件)/94-01/93128542 1251311 定成相互正交的網目狀。 又，在相對於主動區101及主動區102角度為45度的 方向上，複數個閘極構造G n通過主動區1 0 1及主動區1 0 2 的交叉區域103(主動區101和主動區102的重疊區域） 而形成為線狀。且，在主動區101及主動區102中，形成 有夾住閘極構造G n (以下，有時簡稱為「閘極」）的N型 擴散區（圖3之區域306)。亦即，在P型主動區101、102 中未被閘極構造G N所覆蓋的部份，形成有N型擴散區。 在擴散區中，分別設置有用以和形成在覆蓋上面之層間 絕緣膜上（未圖示）之金屬配線Μ!連接的接點D Μ，或是用 以和金屬配線Μ 2連接的接點D 1。複數個金屬配線Μ ^係在 圖中縱向上以通過形成於主動區1 0 1之接點Dm的方式配 置，而複數個金屬配線M2係在圖中橫向上以通過形成於主 動區1 0 2之接點D!的方式配置。 在此圖中，4個接點在圖中點線的四角，包圍通過主動 區1 0 1、主動區1 0 2和其交叉區域1 0 3而形成之閘極構造 G n，及，以夾住閘極構造G N的方式而形成於主動區内之擴 散區，而以此方式來構成1個記憶體單元C! Μ。而4個接點 D M、D Μ + 1、D】及D ! + !係分別隨著記憶體單元C 1 Μ的動作，而 對應於ί及極端子或源極端子。 在此，上述之構成並非限制性者。若閘極構造G ν係通過 交叉區域103而形成，則主動區101及主動區102並不一 定要以4 5度角交叉。惟，若閘極構造G ν以相對於主動區 1 0 1例如為小於4 5度的角度與擴散區1 0 3交叉而形成，則 8 312ΧΡ/發明說明書(補件)/94-01/93128542 1251311 有以閘極構造G n亦能通過其他交叉區域1 Ο 3的方式，將主 動區1 0 2的間隔擴大的必要。 然而，如上述之構成，係形成為閘極構造Gn與主動區 101及主動區102成45度角交叉，藉此，由於可以使主動 區1 0 1間之間隔與主動區1 0 2間之間隔設定為相寺’因此’ 可以減少記憶體的面積。 又，如後所述，閘極構造Gn係由閘極絕緣膜及形成於其 上之閘電極所構成。在此，閘極構造Gn中，亦可為僅閘極 絕緣膜在交叉區域1 0 3上點狀地形成，而閘電極形成為線 狀。 然而，如本實施形態之構成，閘極絕緣膜與閘電極係形 狀相同，相對於僅使閘極絕緣膜為點狀之構成，由於可使 閘極絕緣膜及閘電極同時形成，因此可以省略微影或蝕刻 等步驟。 .圖2係顯示從圖1所示之記憶體陣列中取出之1個記憶 體單元C ! Μ之尺寸的俯視圖。在此圖中，省略了金屬配線 Μ I及金屬配線Μ 2的圖示。在將主動區1 0 1及主動區1 0 2之 寬度W!設為0 . 1 2 // m的情況下，閘極構造G ν之寬度W G Λ τ Ε 若為覆蓋交叉區域1 Ο 3的構成，則成為Ο . 1 7 // m。又，閘 極構造G n係相對於主動區1 0 1及主動區1 0 2，以 α = 4 5度 的角度交叉。在如此構成的情況下，記憶體單元的寬度W2 則為0 . 4 4 // in左右。 圖3為沿圖2之A-A線的概略剖面圖。矽基板上形成有 閘極構造G n。閘極構造G n具有閘極絕緣膜3 0 4，而閘極絕 9 312XP/發明說明書(補件)/94-01/93128542 1251311 緣膜3 Ο 4係由氧化矽膜3 Ο 1、形成於氧化矽膜3 Ο 1上之氮 化矽膜3 0 2及形成於氮化矽膜3 0 2上之氧化矽膜3 0 3所構 成之所謂ONO( Oxide-Nitride-Oxide)膜，在此閘極絕緣 膜3 0 4上，包含有形成為多晶矽之構造的閘電極3 0 5。亦 即，在上述實施形態中，係使用氧化矽膜作為第1絕緣膜 及第3絕緣膜。而使用氮化矽膜作為第2絕緣膜。氮化矽 膜的膜中具有多數之陷阱（trap)，其具有離散地捕捉電子 的性質係一般所周知。 擴散區3 0 6係夾住此閘極構造G n而形成。亦即，圖2中， 擴散區3 0 6係形成於主動區1 0 1中未被閘極構造G n所覆蓋 的區域。圖3中，在圖中左側的擴散區3 0 6形成有接點D μ， 而在圖中右側的擴散區3 0 6形成有接點DM + 1，但具體的接 點構造係被省略。 以下，說明本實施形態之半導體記憶裝置的驅動方法。 例如，在記憶體陣列中，若要驅動圖1所示之記憶體單元 C 1M時，係選擇第N個閘極G n。此時，編號N係以N = I + Μ - 1 所獲得。一般說來，在驅動記憶體單元C P Q的場合，係選 擇第R ( = P + Q - 1 )個閘極G R。如此一來，在驅動圖1中具 有相同閘極之其他的記憶體單元C丨-1 Μ + !、C I + 1 Μ - 1的情況，亦 可選擇閘極Gn ( Ν = I + Μ- 1 )。之後，Dm及DM + 1分別被選擇為 一側之源極端子及汲極端子對，而D!及Eh + 1則被選擇為另 一側之源極端子及沒極端子對。 圖4為顯示如上述方式所選擇之記憶體單元C! M的俯視 圖。在此圖中，亦與圖2同樣地省略了金屬配線Μ!及金屬 10

312ΧΡ/發明說明書(補件)/9^01/931285C 1251311 配線M2的圖示。又，T】至T4表示由後述之記憶體之寫入 動作而儲存在具有閘極G Ν之氮化矽膜3 0 2的電子之位置 (電子之寫入位置）。圖5至圖8係沿圖4之Β-Β線之概略 剖面圖。在此等圖中，亦與圖3同樣地省略表示接點Dm 及接點Dm + 1的具體形狀。 以下，參照圖5說明寫入動作。在圖4及圖5所示之電 子之寫入位置T!儲存電子的情況下，在圖5中，將10V左 右的電壓作為閘極電壓施加於閘極G ν之閘電極3 0 5上，而 將4V左右之電壓施加在作為汲極端子之Dm上，進而將0V 之電壓作為基準電壓施加於作為源極端子之DM + 1，亦即作 為接地。 在此情況下，從源極端子Dm + 1側之擴散區3 0 6 (以下有 時簡稱為「源極」）所供給的電子，係在通過形成於閘極 Gn下之反轉層501 (inversion layer)時，被施加能量， 而在汲極端子D M側的擴散區（以下有時簡稱為「汲極」） 的附近成為所謂的熱電子。此熱電子藉由施加在閘電極 3 0 5的正電壓，通過氧化矽膜3 0 1，而被儲存（捕捉）在電 子之寫入位置T!的氮化矽膜302中。 又，為了將電子儲存在電子之寫入位置T2中，則需與圖 5所示相反，以D Μ + 1作為汲極端子並將4 V左右的電壓施加 於其上，以D Μ作為源極端子並將其接地，而在閘電極3 0 5 上施加1 0 V左右之寫入閘極電壓。 在此，寫入閘極電壓雖無1 0 V的必要，但是為了能在電 子被儲存於寫入位置Τ!的狀態下亦有汲極電流流動，因此 11 312ΧΡ/發明說明書(補件)/94-01/93128542 1251311 必須設定在臨限電壓（t h r e s h〇1 d v〇1 t a g e )以上。一般而 言，在將電子儲存於寫入位置的情況下，由施加於閘極之 電壓所產生的電場，由於被所儲存之電子所遮蔽，因此， 為了形成反轉層（inversion layer)，而有施加更多電壓 的必要。 亦即，與電子未儲存於寫入位置的情況相比，臨限電壓 係變得較高。而在將寫入閘極電壓如此設定之後，即使在 例如已有電子儲存於寫入位置T !的情況下，亦有汲極電流 流動，而更可將電子儲存在寫入位置T2中。 而將電子儲存於寫入位置T 3或T 4之動作，係只要將D I + 1 與D i分別作為源極端子與汲極端子，並進行與上述相同之 動作即可。由於動作係相同，因此在此省略其說明。 其次，參照圖6說明抹除動作。為了抹除儲存於電子之 寫入位置T !的電子，需將7 V之抹除電壓施加於汲極端子 D μ。並且，將-3 V左右之抹除閘極電壓施加於閘電極3 0 5。 之後，開啟源極端子D M + i。此時，在由汲極與主動區1 0 1 所構成之PN接面（PN junction)上施加逆向偏壓，而在 汲極附近產生電子與電洞對。此時產生之電洞係藉由施加 在閘電極3 0 5之抹除閘極電壓，通過氧化矽膜3 0 1而被注 入氮化矽膜3 0 2，進而中和原本被儲存於寫入位置T!之電 子的電荷。 同樣地，為了能中和儲存於電子之寫入位置T 2的電荷， 需與圖6相反，將7 V左右之抹除電壓施加於D M + 1，開啟 D μ，並將-3 V左右之抹除閘極電壓施加於閘電極3 0 5。又， 12 312ΧΡ/發明說明書(補件)/94-01/93128542 1251311 將抹除電壓同時施加於D Μ與D M + !，並將抹除閘極電壓施加 於閘電極3 0 5，藉此，亦可同時中和儲存於電子之寫入位 置T!與電子之寫入位置T2中之電荷。 為了中和儲存於電子之寫入位置T3或Ta的電荷，只要 將D 1 +!與D !分別作為源極端子與汲極端子，並進行與上述 相同之動作即可。由於動作係相同，因此在此省略其詳細 之說明。又，在上述的情況，源極並不一定要開啟，亦可 施加不會產生電子與電洞對程度的電壓。 其次，參照圖7及圖8說明讀取方法。為了能讀取是否 有電子存在於電子之寫入位置ΊΝ中的資訊，需以接點Dm+ 1 作為汲極端子，並在其上施加1 . 5 V左右之讀取電壓。之 後，以接點D μ作為源極端子而將其接地，並將3 V左右之 讀取閘極電壓施加於閘電極3 0 5。亦即，將接點D Μ與D M +1 的角色，設定為與將電子寫入於電子之寫入位置Τ!時相 反。在此，讀取閘極電壓並不限於3V。惟，該電壓需為在 電子未被儲存於寫入位置T!之狀態的臨限電壓以上，且不 會在寫入位置Τι下形成反轉層之電壓。 將讀取閘極電壓如此設定後，在電子被儲存於電子之寫 入位置Τ!的寫入狀態，由於被儲存之電子之故，閘極下部 之反轉層7 0 1不會形成於源極附近，且不會有汲極電流流 動（參照圖7 )。在電子未被儲存於電子之寫入位置Τ】的 抹除狀態下，從汲極至源極會有反轉層8 0 1形成，而汲極 電流會朝箭頭方向流動（參照圖8 )。 在此，在已有電子儲存於寫入位置T2的情況，寫入位置 13 312XP/發明說明書(補件)/94-01/93 ] 28542 1251311 T2之下部的區域不會有反轉層形成。然而，此區域會因施 加於没極之電壓而與形成空乏層（depletion layer)的區 域重疊，而在此空乏層中，會在將電子搬送至汲極的方向 產生電場。因此，流動至汲極附近的電子會被空乏層内的 電場所吸引，而流向汲極電極。 亦即，若如上述將電壓施加於各端子，可由是否有汲極 電流流動來判斷：是否為電子被儲存於電子之寫入位置T i 的寫入狀態，或是電子未被儲存的抹除狀態。 以下，同樣地，電子是否被儲存於電子之寫入位置T2， 可與圖7、8相反地，以接點DM + 1作為源極端子並將其接地， 以接點D μ作為汲極端子並在其上施加1 · 5 V左右之讀取電 壓，且將讀取閘極電壓施加於閘電極3 0 5，而由此時是否 有汲極電流流動來判斷。又，若要判斷電子之寫入位置Τ3 或ΤΝ是否被寫入，僅將D !與D Μ !分別作為源極端子與汲極 端子，並進行與上述相同之動作即可。由於動作係相同， 因此在此省略其說明。 在上述的說明中，係選擇D Μ + 1與D Μ分別作為源極端子與 汲極端子之一側端子對，而選擇D 1 + 1與D I作為源極端子與 汲極端子之另一側端子對，並以此情況說明，然而，亦可 選擇Jhl與D 1作為源極端子與汲極端子之一侧端子對，而 選擇D Μ + 1與D 1 + 1作為源極端子與沒極端子之另一側端子 對。此外，亦可選擇D Μ與D! + 1作為源極端子與汲極端子之 一側端子對，而選擇D Μ + 1與D 1作為源極端子與沒極端子之 另一側端子對。 14 312ΧΡ/發明說明書(補件)/94-01 /93128542 1251311 此實施形態之半導體記憶裝置中，係將 102以交叉的方式配置，而以通過該交叉 形成閘極構造G N。並且，在未被閘極構造 形成有擴散區3 0 6。因此，只要利用在擴 生之熱電子，即可分別將電子局限並儲存 近的閘極絕緣膜3 0 4内。 亦即，閘極構造G N係在四個位置與擴散 於可將電子分別局限並儲存在擴散區3 0 6 膜3 0 4，因此可在1個記憶體單元中記憶 又，在本實施形態中，由於不需要複雜的 可以不用增加製造步驟即可製成半導體記 在此，閘極構造G n之閘極絕緣膜3 0 4及 限定於本實施形態之構造及材料。閘極絕 以局限、儲存並保持電子即可。然而，若 般，使用由氧化矽膜/氮化矽膜/氧化矽膜 成之所謂的Ο N 0膜來作為閘極絕緣膜3 0 4， 膜之氧化矽膜及氮化矽膜皆為廣為周知之 用的材料，且關於其物理特性、化學特性 過去亦累積了相當的資料，因此，可以提 制製造成本地製作半導體記憶裝置。 又，在本實施形態之閘電極3 0 5雖使用 要是導電材料，則不限定於多晶矽膜。例 電阻之金屬作為閘電極3 0 5以降低閘電極 可以減少配線延遲並達成高速動作。 312XP/發明說明書(補件)/94-01/93128542 2個主動區1 0 1、 區域1 0 3的方式 Gn覆蓋的主動區 散區3 0 6附近產 在擴散區3 0 6附 區3 0 6相接’由 附近的閘極絕緣 4位元的資訊。 閘極構造，因此 憶裝置。 閘電極3 0 5並不 緣膜3 0 4只要可 如本實施形態一 之層疊構造所構 ，則由於構成Ο N 0 半導體記憶裝置 或成膜技術，在 高可靠度並且抑 多晶矽膜，但只 如，若使用更低 3 0 5之電阻，即 15 1251311 根據本實施形態之寫入動作，由於係利用在擴散區附近 產生的熱電子，因此可以將閘極絕緣膜3 0 4之電子儲存位 置局限在擴散區3 0 6附近。藉此，可將電子分別局限並儲 存在閘極絕緣膜3 0 4之擴散區3 0 6附近的四個位置。而在 抹除動作中，亦在所欲抹除之電子的附近產生熱電洞（h 〇 t h ο 1 e )，並將其注入閘極絕緣膜3 Ο 4中來實施，因此可分別 單獨抹除被儲存之電子。 此外，讀取動作中，由於亦藉由被局限而存在於閘極絕 緣膜3 0 4中之電子的有無，來決定反轉層是否形成至源極 及是否有電流流動，因此可獨立地讀取分別在4個位置中 是否有電子存在的資訊。又，由於有3種將4個接點分為 2組之端子對的選擇方式，因此可以增加電路構成的自由 度。 【圖式簡單說明】 圖1為顯示本發明之實施形態1之半導體記憶裝置之記 憶體單元陣列的俯視圖。 圖2為顯示單一個記憶體單元之尺寸的俯視圖。 圖3為概略顯示圖2所示之單一記憶體單元的剖面圖。 圖4為顯示單一記憶體單元之電子寫入位置之位置關係 的俯視圖。 圖5為顯示單一記憶體單元之寫入動作的剖面圖。 圖6為顯示單一記憶體單元之抹除動作之剖面圖。 圖7為顯示單一寫入狀態之記憶體單元之讀取動作的剖 面圖。 16 312ΧΡ/發明說明書(補件)/94-01 /93128542 1251311 圖8為顯示單一抹除狀態之記憶體單元之讀取動作的剖 面圖 。 【主要元件符號說明】 10 1 主 動 區 1 02 主 動 1 03 交 叉 區 域 G N 閘 極 構 造 3 0 1 氧 化 矽 膜 302 氮 化 矽 膜 303 氧 化 矽 膜 304 閘 極 絕 緣 膜 305 閘 電 極 306 擴 散 區 5 0 1 反 轉 層 701 反 轉 層 801 反 轉 層 C I Μ t己 憶 體 單 元 D. 接 點 Dm 接 點 D I + 1 接 點 D Μ + 1 接 點 Ml 金 屬 配 線 M2 金 屬 配 線 Tl 電 子 之 寫 入位置 312XP/發明說明書(補件)/94-01 /93128542

17 1251311 T2 電 子 之 寫 入 位 置 T3 電 子 之 寫 入 位 置 T4 電 子 之 寫 入 位 置 18 312XP/發明說明書(補件)/94-01/93128542

Claims (1)

1251311 十、申請專利範圍： 1. 一種半導體記憶裝置，其包含： 在基板表面被限定為線狀之第1主動區； 在上述基板表面和上述第1主動區具有交叉區，而被限 定為線狀的第2主動區； 在上述第1主動區以夾持上述交叉區之方式形成的第1 擴散區及第2擴散區； 在上述第2主動區以夾持上述交叉區之方式形成的第3 擴散區及第4擴散區； 在上述基板上，通過上述交叉區而形成線狀的閘極構 造；及 分別連接於上述第1至第4擴散區之第1至第4端子。 2 .如申請專利範圍第1項之半導體記憶裝置，其中，上 述第1主動區及上述第2主動區係呈直角交叉，而上述閘 極構造相對於上述第1主動區及上述第2主動區以45度之 角度交叉。 3.如申請專利範圍第1或2項之半導體記憶裝置，其中 上述閘極構造包含閘極絕緣膜及形成於上述閘極絕緣膜上 之閘電極，且上述閘極絕緣膜具有： 第1絕緣膜； 形成於上述第1絕緣膜上，能夠捕捉電子之第2絕緣 膜；及 形成於上述第2絕緣膜上之第3絕緣膜。 4 . 一種半導體記憶裝置之驅動方法，其係用以驅動申請 19 312XP/發明說明書(補件)/94-01/93128542 1251311 專利範圍第3項之半導體記憶裝置之方法，且包含有： 寫入步驟，其將上述4個端子區分為指定的兩組之端子 對，在一側之端子對之一端子上施加寫入電壓，而在另一 端子上施加基準電壓，並在上述閘電極上施加寫入閘極電 壓，藉此，將電子儲存於上述第2絕緣膜； 抹除步驟，其在上述一端子上施加抹除電壓，或是在兩 端子上施加抹除電壓，並在上述閘電極上施加抹除閘極電 壓，藉此，將儲存於上述第2絕緣膜内之電子抹除；以及 讀取步驟，其在上述一端子上施加上述基準電壓，而在 上述另一端子上施加讀取電壓，並在上述閘電極上施加讀 取閘極電壓，藉此，由是否有汲極電流流動，來判斷儲存 於上述第2絕緣膜之電子是否存在。 5 .如申請專利範圍第4項之半導體記憶裝置之驅動方 法，其中，在另一側之端子對上，亦進行與上述一側之端 子對相同之寫入步驟、抹除步驟及讀取步驟。 6 .如申請專利範圍第3項之半導體記憶裝置，其中，上 述閘電極係金屬。 7 . —種半導體記憶裝置之驅動方法，其係用以驅動申請 專利範圍第6項之半導體記憶裝置之方法，且包含有： 寫入步驟，其將上述4個端子區分為指定的兩組之端子 對，在一側之端子對之一端子上施加寫入電壓，而在另一 端子上施加基準電壓，並在上述閘電極上施加寫入閘極電 壓，藉此，將電子儲存於上述第2絕緣膜； 抹除步驟，其在上述一端子上施加抹除電壓，或是在兩 20 312XP/發明說明書(補件)/94-01/93128542 1251311 端子上施加抹除電壓，並在上述閘電極上施加抹除閘極電 壓，藉此，將儲存於上述第2絕緣膜内之電子抹除；以及 讀取步驟，其在上述一端子上施加上述基準電壓，而在 上述另一端子上施加讀取電壓，並在上述閘電極上施加讀 取閘極電壓，藉此，由是否有汲極電流流動，來判斷儲存 於上述第2絕緣膜之電子是否存在。 8。如申請專利範圍第7項之半導體記憶裝置之驅動方 法，其中，在另一側之端子對上，亦進行與上述一側之端 子對相同之寫入步驟、抹除步驟及讀取步驟。 21 312XP/發明說明書(補件)/94-01 /93128542