KR100706817B1 - 비휘발성 메모리 장치 및 그 형성 방법 - Google Patents

비휘발성 메모리 장치 및 그 형성 방법 Download PDF

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    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region

Abstract

비휘발성 메모리 장치가 제공된다. 반도체 기판에 형성된 소자분리막에 의해 활성영역이 정의되고, 워드라인이 상기 활성영역 상부를 지난다. 상기 활성영역 및 상기 워드라인의 교차에 의해 전하저장영역이 정의된다. 상기 전하저장영역은 상기 활성영역 및 상기 워드라인 사이에 위치하고, 상기 워드라인이 신장하는 방향에 대해 기울어지게 배치된다.
비휘발성, 활성영역, 전하저장영역, 워드라인

Description

비휘발성 메모리 장치 및 그 형성 방법{NONVOLATILE MEMORY DEVICE AND METHOD FOR FORMING THE SAME}
도 1은 일반적인 낸드형 플래시 메모리 장치의 일부를 나타낸 등가회로도이다.
도 2는 일반적인 낸드형 플래시 메모리 장치의 일부를 나타낸 평면도이다.
도 3은 부유게이트 전압과 기생 커패시턴스의 관계를 설명하기 위해 플래시 메모리 장치의 일부를 개략적으로 도시한 사시도이다.
도 4는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 개략적으로 보여주는 평면도이다.
도 5a 내지 도 5c는 각각 도 4의 A-A'라인, B-B'라인, 및 C-C'라인을 따라 취해진 단면도들이다.
도 6은 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치를 개략적으로 보여주는 평면도이다.
도 7 내지 도 14는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 형성 방법을 설명하기 위한 단면도들이다.
♧ 도면의 주요부분에 대한 참조번호의 설명 ♧
110 : 반도체 기판 112 : 활성영역
116 : 소자분리막 패턴 120 : 게이트 구조물
122 : 게이트 절연막 124 : 부유게이트
126 : 게이트간절연막 128 : 제어게이트
본 발명은 반도체 장치에 관한 것으로, 더욱 상세하게는 비휘발성 메모리 장치 및 그 형성 방법에 관한 것이다.
일반적으로 반도체 메모리 장치는 전기의 공급이 중단됨에 따라 저장된 정보가 소멸되는 휘발성 메모리 장치(volatile memory device)와 전기의 공급이 중단되더라도 저장된 정보를 계속 유지할 수 있는 비휘발성 메모리 장치(nonvolatile memory device)로 구분된다.
플래시 메모리 장치는 비휘발성 메모리 장치의 일종으로서, 프로그램(program) 및 소거(erase)가 가능한 이피롬(EPROM:Erasable Programmable Read Only Memory)과 전기적으로 프로그램 및 소거가 가능한 이이피롬(EEPROM: Electrically Erasable Programmable Read Only Memory)의 장점을 조합하여 개발된 고집적 장치이다.
플래시 메모리 장치는 단위 셀을 구성하는 데이터 저장층의 종류에 따라 부유 게이트형(floating gate type)과 전하 트랩형(charge trap type)으로 구분되고, 단위 셀의 구조에 따라 스택 게이트형(stacked gate type)과 스플릿 게이트형 (split gate type)으로 구분된다.
또, 플래쉬 메모리 장치는 노아형(nor type)과 낸드형(nand type)으로 구분될 수 있다. 노아형은 각각의 메모리 셀을 독립적으로 제어할 수 있어 동작 속도가 빠르지만 2셀당 1개의 콘택이 필요하여 큰 셀 면적을 갖고, 낸드형은 복수 개의 메모리 셀들을 하나의 스트링으로 묶어 일체로 제어할 수 있어 고집적화에 유리하다.
도 1은 일반적인 낸드형 플래시 메모리 장치의 일부를 나타낸 등가회로도이고, 도 2는 일반적인 낸드형 플래시 메모리 장치의 일부를 나타낸 평면도이다.
도 1을 참조하면, 낸드형 플래시 메모리 장치는 복수의 셀 스트링들로 이루어진 셀 어레이를 구비한다. 각 셀 스트링은 소오스 영역과 드레인 영역 사이에 직렬로 연결된 접지 선택 트랜지스터 및 스트링 선택 트랜지스터와, 상기 접지 선택 트랜지스터 및 상기 스트링 선택 트랜지스터 사이에 직렬로 연결된 복수의 메모리 셀들로 구성된다. 셀 어레이는 복수의 접지 선택 라인들(GSL) 및 스트링 선택 라인들(SSL)과, 상기 스트링 선택 라인(SSL) 및 상기 접지 선택 라인(GSL) 사이에 배치된 복수의 워드라인들(WL)을 포함한다. 워드라인들(WL)과 교차하는 비트라인들(BL)이 배치된다. 각 비트라인은 비트라인 콘택(DC)을 통해 드레인 영역에 연결된다. 접지 선택 라인들(GSL) 사이에 공통 소오스 라인(CSL)이 배치된다. 소오스 영역들이 공통 소오스 라인(CSL)에 의해 서로 전기적으로 연결된다.
도 2를 참조하면, 반도체 기판에 형성된 소자분리막(15)에 의해 활성영역들(12)이 정의된다. 활성영역들(12)은 제1 방향(DA)으로 신장한다. 접지 선택 라인 들(GSL), 스트링 선택 라인들(SSL) 및 워드라인들(WL)은 소자분리막(15)에 의해 한정된 활성영역들(12) 상부를 가로질러 배치된다. 워드라인들(WL) 및 선택 라인들(GSL,SSL)은 제1 방향(DA)과 직교하는 제2 방향(DW)으로 신장한다. 인접한 셀 스트링의 접지 선택 게이트 라인들(GSL) 사이에는 활성영역의 상부를 가로지르며 그 하부의 활성영역들에 전기적으로 접속된 공통 소오스 라인(CSL)이 배치되며, 인접한 스트링 선택 라인들(SSL) 사이의 활성영역들에는 각각 비트라인 콘택(DC)이 접속되어 워드라인들(WL)의 상부를 가로지르는 비트라인(미도시)에 접속된다. 활성영역(12)과 워드라인(WL)이 교차하는 영역에 전하저장요소인 부유게이트(24)가 배치된다. 부유게이트(24)는 활성영역(12)과 워드라인(WL) 사이에 위치한다. 활성영역(12)의 폭, 워드라인(WL)의 폭, 활성영역들(12) 사이의 폭 및 워드라인들(WL) 사이의 폭이 a로 서로 동일한 경우, 중앙에 위치하는 임의의 부유게이트는 제1 방향(DA)으로 a만큼 떨어진 두 개의 부유게이트들과 인접하고, 제2 방향(DW)으로 a만큼 떨어진 두 개의 부유게이트들과 인접한다.
메모리 장치가 고집적화됨에 따라 부유게이트들 사이에 기생 커패시턴스가 증가하고, 이에 의해 메모리 셀 간의 기입 방해(program disturbance) 등 메모리 장치의 오동작이 유발될 수 있다.
도 3은 부유게이트 전압과 기생 커패시턴스의 관계를 설명하기 위해 플래시 메모리 장치의 일부를 개략적으로 도시한 사시도이다.
도 3을 참조하면, 기판(10)에 형성된 소자분리막(15)에 의해 정의된 활성 영역(12) 상에 터널 산화막(22), 부유게이트(24), ONO막(26), 및 제어게이트(28)가 차례로 적층된 게이트 구조물(20)이 위치한다. 활성영역(12)은 제1 방향(DA)으로 신장하고, 제어게이트(24)는 제2 방향(DW)으로 신장하여 워드라인을 구성한다. 제1 방향(DA)으로 인접한 게이트 구조물들(20) 사이에 층간 절연막(미도시)이 위치한다.
도면에 표시된 참조부호 V와 C는 해당하는 위치에서의 전압과 커패시턴스를 나타낸다. Vfg는 9개의 부유게이트들 중에서 정중앙에 위치하는 부유게이트의 전압을 의미한다. VA는 정중앙 부유게이트에 대하여 제1 방향(DA)으로 인접하는 부유게이트들의 전압을 의미하고, VW는 정중앙 부유게이트에 대하여 제2 방향(DW)으로 인접하는 부유게이트들의 전압을 의미한다. 또, Cfga는 제1 방향(DA)으로 인접한 부유게이트들 사이에 발생하는 기생 커패시턴스를 의미하며, Cfgw는 제2 방향(DW)으로 인접한 부유게이트들 사이에 발생하는 기생 커패시턴스를 의미한다.
제2 방향(DW)으로 인접한 두 부유게이트들 사이에는 도전막으로 형성된 워드라인이 개재하여 기생 커패시턴스(Cfgw)의 발생이 억제될 수 있다. 그러나 제1 방향(DA)으로 인접한 두 부유게이트들 사이에는 층간절연막만이 위치하기 때문에 기생 커패시턴스(Cfgw)의 발생이 유효하게 억제될 수 없다. 즉, 부유게이트는 제2 방향(DW)으로 인접한 부유게이트들보다는 제1 방향(DA)으로 인접합 부유게이트들에 의해 전기적 간섭을 더 크게 받을 수 있다. 이에 의해, 메모리 장치의 신뢰성 및 동작 특성이 저하될 수 있다.
본 발명은 이상에서 언급한 상황을 고려하여 제안된 것으로, 본 발명이 이루고자 하는 기술적 과제는 신뢰성 및 동작 특성이 향상된 비휘발성 메모리 장치 및 그 형성 방법을 제공하는 것이다.
본 발명의 실시예에 따른 비휘발성 메모리 장치는 반도체 기판에 형성된 소자분리막에 의해 정의된 활성영역, 상기 활성영역 상부를 지나는 워드라인, 상기 활성영역 및 상기 워드라인의 교차에 의해 정의되고, 상기 활성영역 및 상기 워드라인 사이에 위치하는 전하저장영역을 포함한다. 상기 전하저장영역은 상기 워드라인이 신장하는 방향에 대해 기울어지게 배치된다.
상기 메모리 장치에서, 상기 활성영역은 제1 방향으로 신장하고, 상기 워드라인은 상기 제1 방향과 교차하는 제2 방향으로 신장할 수 있다. 이때, 상기 제1 방향과 상기 제2 방향은 직교하지 않는다. 예컨대, 상기 제1 방향 및 상기 제2 방향이 이루는 각은 45도일 수 있다. 상기 메모리 장치는 상기 워드라인 상부를 지나며, 상기 제1 및 제2 방향과 교차하는 제3 방향으로 신장하는 비트라인을 더 포함할 수 있다. 이때, 상기 제3 방향은 상기 제2 방향과 직교할 수 있다.
상기 메모리 장치에서, 상기 활성영역은 제1 방향으로 신장하고, 상기 워드라인은 상기 제1 방향과 직교하는 제2 방향으로 신장할 수 있다. 상기 활성영역은 전체적으로 또는 부분적으로 지그재그형일 수 있다. 상기 활성영역의 꺽이는 지점은 상기 워드라인의 측면과 동일 선상에 위치할 수 있다. 상기 메모리 장치는 상 기 제2 방향으로 신장하는 스트링 선택 라인들과 접지 선택 라인들을 더 포함할 수 있다. 상기 스트링 선택 라인과 상기 접지 선택 라인 사이에 위치하는 상기 활성영역은 지그재그형이고, 상기 스트링 선택 라인들 사이 및 상기 접지 선택 라인들 사이에 위치하는 상기 활성영역은 직선형일 수 있다.
본 발명의 실시예에 따른 비휘발성 메모리 장치는 반도체 기판에 형성된 소자분리막에 의해 정의된 활성영역들, 상기 활성영역들 상부를 지나는 워드라인들, 상기 활성영역들 및 상기 워드라인들의 교차에 의해 정의되고, 상기 활성영역들 및 상기 워드라인들 사이에 위치하는 전하저장영역들을 포함한다. 상기 워드라인들이 신장하는 방향과 수직인 방향으로 인접하는 상기 전하저장영역들의 평행하게 마주보는 측면들이 오버랩되는 부분의 면적은 상기 마주보는 측면들 각각의 면적보다 작다.
상기 메모리 장치에 있어서, 상기 오버랩되는 부분은 존재하지 않을 수 있다.
상기 메모리 장치에 있어서, 상기 활성영역들은 제1 방향으로 신장하고, 상기 워드라인들은 상기 제1 방향과 교차하는 제2 방향으로 신장할 수 있다. 이때, 상기 제1 방향 및 상기 제2 방향은 직교하지 않는다. 예컨대, 상기 제1 방향 및 상기 제2 방향이 이루는 각은 45도일 수 있다.
상기 메모리 장치에 있어서, 상기 활성영역들은 제1 방향으로 신장하고, 상기 워드라인들은 상기 제1 방향과 직교하는 제2 방향으로 신장할 수 있다. 상기 활성영역들 각각은 전체적으로 또는 부분적으로 지즈재그형일 수 있다. 이때, 상 기 활성영역들의 꺽이는 지점들은 상기 워드라인들의 측면들과 동일 선상에 위치할 수 있다. 상기 메모리 장치는 상기 제2 방향으로 신장하는 스트링 선택 라인들과 접지 선택 라인들을 더 포함할 수 있다. 이때, 상기 스트링 선택 라인과 상기 접지 선택 라인 사이에 위치하는 상기 활성영역은 지그재그 형이고, 상기 스트링 선택 라인들 사이 및 상기 접지 선택 라인들 사이에 위치하는 상기 활성영역은 직선형일 수 있다.
본 발명의 실시예에 따른 비휘발성 메모리 장치의 형성 방법은 반도체 기판 상에 활성영역을 한정하는 소자분리막을 형성하는 단계, 상기 활성영역 상에 전하저장층을 형성하는 단계, 상기 전하저장층 상부를 지나고, 상기 활성영역과 교차하는 워드라인을 형성하는 단계를 포함한다. 상기 활성영역과 상기 워드라인의 교차에 의해 전하저장영역이 정의되고, 상기 전하저장영역은 상기 워드라인이 신장하는 방향에 대해 기울어지게 형성된다.
상기 형성 방법에서, 상기 활성영역은 제1 방향으로 신장하도록 형성되고, 상기 워드라인은 상기 제1 방향과 직교하지 않는 제2 방향으로 신장하도록 형성될 수 있다. 예컨대, 상기 제1 방향과 상기 제2 방향이 이루는 각은 45도일 수 있다.
상기 형성 방법은 상기 워드라인 상부를 지나며, 상기 제2 방향과 직교하는 제3 방향으로 신장하는 비트라인을 형성하는 단계를 더 포함할 수 있다.
상기 형성 방법에서, 상기 활성영역은 제1 방향으로 신장하도록 형성되고, 상기 워드라인은 상기 제1 방향과 직교하는 제2 방향으로 신장하도록 형성되며, 상 기 활성영역은 전체적으로 또는 부분적으로 지그재그형으로 형성될 수 있다. 이때, 상기 워드라인은 그 측면이 상기 활성영역의 꺽이는 점과 동일 선상에 위치하도록 형성될 수 있다. 또, 상기 형성 방법은 상기 워드라인을 형성할 때, 상기 제2 방향으로 신장하는 스트링 선택 라인 및 접지 선택 라인을 형성하는 단계를 더 포함할 수 있으며, 상기 활성영역은 상기 스트링 선택 라인 및 상기 접지 선택 라인 사이에서만 지그재그형으로 형성될 수 있다.
이하 첨부한 도면들을 참조하여 본 발명의 실시예들을 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 막이 개재될 수도 있다는 것을 의미한다. 도면들에서, 막 또는 영역들의 두께 등은 명확성을 기하기 위하여 과장되게 표현될 수 있다.
본 발명의 실시예들에서는 부유게이트형 플래시 메모리 장치를 예로 들어 설명한다. 그러나 이는 예시적인 것이므로 본 발명은 이에 한정되지 않고 다른 방식(type)의 플래시 메모리 장치에도 적용될 수 있다.
(비휘발성 메모리 장치의 구조)
도 4는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 개략적으로 보여주는 평면도이고, 도 5a 내지 도 5c는 각각 도 4의 A-A'라인, B-B'라인, 및 C-C'라인을 따라 취해진 단면도들이다.
먼저 도 4를 참조하면, 반도체 기판에 형성된 소자분리막 패턴(116)에 의해 복수 개의 활성영역들(112)이 정의된다. 활성영역들(112)은 제1 방향(DA)으로 신장한다. 활성영역들(112) 상부를 지나는 스트링 선택 라인들(SSL), 접지 선택 라인들(GSL)이 배치된다. 스트링 선택 라인(SSL)과 접지 선택 라인(GSL) 사이에 복수 개의 워드라인들(WL)이 배치된다. 스트링 선택 라인들(SSL) 사이의 활성영역들 각각에 비트라인 콘택(DC)이 배치되고, 접지 선택 라인들(GSL) 사이에 공통 소오스 라인(CSL)이 배치된다. 워드라인들(WL), 선택 라인들(SSL,GSL), 및 공통 소오스 라인(CSL)은 제1 방향(DA)과 교차하는 제2 방향(DW)으로 신장한다. 본 실시예에서는 종래 기술과 달리 제1 방향(DA)과 제2 방향(DW)이 직교하지 않을 수 있다. 예컨대, 제1 방향(DA)과 제2 방향(DW)이 이루는 각은 45도일 수 있다. 접지 선택 라인들(GSL) 사이의 활성영역들은 그 상부를 지나는 공통 소오소 라인(CSL)에 의해 전기적으로 연결된다. 스트링 선택 라인들(SSL) 사이의 활성영역들은 비트라인 콘택들(DC)에 의해 워드라인 상부를 지나는 비트라인들(BL)과 전기적으로 연결된다. 비트라인들(BL)은 제1 방향(DA) 및 제2 방향(DW)과 교차하는 제3 방향(DB)으로 신장한다. 예컨대, 제3 방향(DB)이 제1 방향(DA) 및 제2 방향(DW)과 이루는 각은 각각 45도 및 90도일 수 있다.
활성영역들(112)과 워드라인들(WL)의 교차에 의해 전하저장영역들이 정의된다. 전하저장영역은 활성영역(112)과 워드라인(WL) 사이에 위치한다. 전하저장영역은 부유게이트(124)일 수 있다. 부유게이트들(124)은 행렬(예컨대, 제2 방향 및 제3 방향)로 배열된다. 부유게이트(124)의 네 측면들 중에서 제3 방향으로 서로 마주보는 두 측면들의 길이가 각각 a이고, 워드라인(WL)의 폭이 a인 경우 부유게이트(124)가 차지하는 면적은 종래 기술에서처럼 a2이 된다. 그러나, 제2 방향으로 서로 마주보는 부유게이트(124)의 나머지 두 측면들의 길이는 각각
Figure 112006017573261-pat00001
가 되고, 이 길이는 부유게이트(124) 아래에 위치하는 채널영역의 길이가 되므로, 본 실시예에서 채널영역의 길이는 종래 기술에서의 채널영역의 길이보다 커지게 되고, 이에 의해 단채널 효과가 감소 또는 방지될 수 있다. 또한, 활성영역(112)의 폭은
Figure 112006017573261-pat00002
로 감소하게 된다.
다시 도 4를 참조하면, 제2 방향(DW)으로 배열되는 부유게이트들(124) 사이의 간격은 a이나, 제3 방향으로 배열되는 부유게이트들(124) 사이의 간격은 a보다 크다. 즉 부유게이트(124)가 제2 방향(DW)에 대하여 기울어져 있기 때문에 제3 방향(DB)으로 인접한 부유게이트들(124)의 평행하게 마주보는 측면들이 오버랩되는 부분의 면적은 상기 평행하게 마주보는 측면들 각각의 면적보다 작거나, 오버랩되는 부분이 존재하지 않을 수 있다. 즉, 임의의 부유게이트는 인접하는 워드라인의 최단 거리에 위치하는 부유게이트와 서로 마주보지 않도록 엇갈리게 배치될 수 있 다. 따라서, 제3 방향으로 인접하는 부유게이트들 사이에 발생하는 전기적 간섭이 대폭 감소할 수 있다. 이에 의해 비휘발성 메모리 장치의 신뢰성 및 동작특성이 향상될 수 있다.
도 5a 내지 도 5c를 참조하면, 반도체 기판(110)의 활성영역(112) 상에 게이트 구조물(120)이 위치한다. 게이트 구조물(120)은 차례로 적층된 게이트 절연막(122), 부유게이트(124), 게이트간절연막(126), 및 제어게이트(128)를 포함한다. 게이트 구조물(120) 양측의 활성영역(112)에 소오스/드레인 영역이 되는 불순물 영역(130)이 위치한다. 제3 방향으로 인접하는 부유게이트(124) 사이의 거리는 1.5a로 제2 방향으로 인접한 부유게이트 사이의 거리인 a보다 크다. 물론 제3 방향으로 인접하는 부유게이트(124) 사이의 거리는 단면의 위치에 따라 변할 수 있으나, 그 값은 a보다 크기 때문에 제3 방향으로 인접하는 부유게이트 간에 발생할 수 있는 전기적 간섭이 감소할 수 있다. 또, 게이트 구조물(120) 아래의 채널영역(135)의 길이가 길어지기 때문에 단채널 효과도 감소할 수 있다.
게이트 구조물(120)을 덮는 층간절연막(140,150)이 위치하고, 층간절연막(150) 상에 제3 방향으로 신장하는 비트라인(160)이 배치된다.
도 6은 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치를 개략적으로 보여주는 평면도이다. 본 실시예에서는 상술한 전 실시예와 차이나는 점을 위주로 설명한다.
도 6을 참조하면, 활성영역(112)이 신장하는 제1 방향(DA)과 워드라인(WL)이 신장하는 제2 방향(DW)이 직교한다. 다만 전 실시예와 달리 활성영역(112)은 전체적으로 또는 부분적으로 지그재그형으로 형성될 수 있다. 예컨대, 활성영역(112)은 스트링 선택 라인(SSL)과 접지 선택 라인(GSL) 사이에서 지그재그형으로 형성되고, 스트링 선택 라인들(SSL) 사이 및 접지 선택 라인들(GSL) 사이에서는 직선형으로 형성될 수 있다. 지그재그형의 활성영역(112)에 있어서, 활성영역(112)이 꺽이는 지점은 워드라인(WL)의 측면과 동일 선상에 위치하는 것이 바람직하다.
본 실시예에서도 전 실시예와 동일하게, 제1 방향(DA)으로 인접하는 부유게이트들의 평행하게 인접하는 두 측면들의 오버랩되는 부분이 존재하지 않거나 상기 측면들 각각의 면적보다 작다. 따라서 제1 방향(DA)으로 인접하는 부유게이트 간에 발생하는 전기적 간섭이 감소할 수 있다.
(비휘발성 메모리 장치의 형성 방법)
도 7 내지 도 14는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 형성 방법을 설명하기 위한 단면도들이다. 도 7a 내지 도 14a는 도 4의 A-A'라인을 따라 취해진 단면도들이고, 도 7b 내지 도 14b는 도 4의 B-B'라인을 따라 취해진 단면도들이고, 도 7c 내지 도 14c는 도 4의 C-C'라인을 따라 취해진 단면도들이다.
도 4 및 도 7a 내지 도 7c를 참조하면, 반도체 기판(110) 상에 마스크 패턴(210)이 형성된다. 반도체 기판(110)은 단결정의 벌크 실리콘 기판, 소이(SOI) 기판 등 다양한 기판이 사용될 수 있다. 마스크 패턴(210)은 제1 방향(DA)으로 신장하며, 반도체 기판(110)에 활성영역을 한정한다. 마스크 패턴(210)은 산화막(212) 과 질화막(214)의 다층막으로 형성될 수 있다. 산화막(212)은 질화막(214)과 반도체 기판(110) 사이에 발생하는 스트레스를 완화시켜준다.
도 4 및 도 8a 내지 도 8c를 참조하면, 마스크 패턴(210)을 식각 마스크로 사용하여 반도체 기판(110)을 식각하여 트렌치(115t)가 형성된다. 이때 트렌치(115t) 사이의 반도체 기판(110)에 활성영역(112)이 형성된다. 활성영역(112)은 제1 방향(DA)으로 신장한다. 이어서 트렌치(115t) 내부 벽면을 치유하기 위한 열산화 공정과 활성영역(112)으로 불순물이 침투하는 것을 방지하기 위한 라이너막 형성 공정 등이 추가적으로 진행될 수 있다.
도 4 및 도 9a 내지 도 9c를 참조하면, 박막형성 공정을 진행하여 트렌치 내부를 절연막으로 채운 후 마스크 패턴(210)의 상부면을 노출하는 평탄화 공정을 진행하여 소자분리막(115)이 형성된다. 상기 박막형성 공정으로 화학기상증착 공정이 사용될 수 있고, 상기 평탄화 공정으로는 화학적 기계적 연마(CMP:Chemical Mechanical Polishing) 공정 또는 에치백(etch-back) 공정이 사용될 수 있다. 소자분리막(115)은 질화막(214)에 대하여 식각 선택성을 갖는 막질, 예컨대 산화막으로 형성되는 것이 바람직하다.
도 4 및 도 10a 내지 도 10c를 참조하면, 마스크 패턴(210)을 제거한 후 소자분리막(115) 사이에 노출된 활성영역(112) 상에 게이트 절연막(122)이 형성된다. 게이트 절연막(122)은 열산화 공정을 진행하여 형성될 수 있다. 이어서 박막형성 공정을 진행하여 반도체 기판(110) 전면에 도전막을 형성한 후 소자분리막(115)의 상부면을 노출하는 평탄화 공정을 진행하여 부유게이트 도전막(123)이 형성된다. 부유게이트 도전막(123)은 예컨대, 도핑된 폴리실리콘으로 형성될 수 있다. 부유게이트 도전막(123)은 제1 방향(DA)으로 신장한다.
도 4 및 도 11a 내지 도 11c를 참조하면, 소자분리막의 상부면을 리세스시키는 식각 공정을 진행하여 소자분리막 패턴(116)이 형성된다. 소자분리막의 상부면이 과도하게 리세스되는 경우 게이트 절연막(122)의 측벽이 손상될 있으므로 소자분리막 패턴(116)은 그 상부면이 게이트 절연막(122)의 상부면보다 높거나 동일하게 형성되는 것이 바람직하다.
도 4 및 도 12a 내지 도 12c를 참조하면, 박막형성 공정을 진행하여 반도체 기판(110) 전면에 예비 게이트간절연막(125) 및 제어게이트 도전막(127)이 형성된다. 예비 게이트간절연막(125)은 산화막/질화막/산화막의 다층막으로 형성될 수 있고, 제어게이트 도전막(127)은 도핑된 폴리실리콘 또는 도핑된 폴리실리콘 및 실리사이드의 다층막으로 형성될 수 있다.
도 4 및 도 13a 내지 도 13c를 참조하면, 제어게이트 도전막, 예비 게이트간절연막, 및 부유게이트 도전막을 차례로 식각하여 제어게이트(128), 게이트간절연막(126), 및 부유게이트(124)가 형성된다. 이에 의해, 활성영역(112) 상에 게이트 절연막(122), 부유게이트(124), 게이트간절연막(126), 및 제어게이트(128)가 차례로 적층된 게이트 구조물(120)이 형성된다. 제어게이트(128)는 제2 방향(DW)으로 신장하여 워드라인(WL)을 구성한다. 제1 방향(DA) 및 제2 방향(DW)이 이루는 각은 90도보다 작으며, 예컨대 45도 일 수 있다. 부유게이트(124)는 행렬로 배열되며, 제2 방향(DW)에 대하여 기울어지게 배치된다.
도 4 및 도 14a 내지 도 14c를 참조하면, 이온주입 공정을 진행하여 게이트 구조물(120) 양측의 활성영역(112)에 불순물 영역(130)이 형성된다. 또, 불순물 영역(130) 사이의 활성영역(112)(즉, 게이트 구조물 아래의 활성영역)은 채널영역이 된다.
이어서, 반도체 기판(110)의 전면을 덮는 제1 층간절연막(140)이 형성되고, 제1 층간절연막(140)을 패터닝한 후 공통 소오스 라인(CSL)이 형성된다. 제1 층간절연막(140) 상에 제2 층간절연막(150)이 형성되고, 제1 및 제2 층간절연막(140,150)을 패터닝한 후 비트라인 콘택(DC)이 형성된다. 제2 층간절연막(150) 상에 비트라인 콘택(DC)과 접속하고, 제3 방향(DB)으로 신장하는 비트라인(160)이 형성된다. 제3 방향(DB)은 제1 방향(DA) 및 제2 방향(DW)과 교차한다. 예컨대, 제3 방향이 제1 방향 및 제2 방향과 이루는 각은 각각 45도 및 90도일 수 있다.
본 실시예에서는 활성영역이 신장하는 방향과 워드라인이 신장하는 방향이 직교하지 않는다. 그러나 이와 달리 활성영역과 워드라인이 서로 직교하는 방향으로 형성될 수 있다.(도 6 참조) 이때, 상기 활성영역이 전체적으로 또는 부분적으로 지그재그형으로 형성됨으로써 상기 활성영역과 상기 워드라인의 교차에 의해 정의되는 전하저장영역이 상기 워드라인에 기울어지게 형성될 수 있다. 이에 의해 본 실시예와 동일한 효과를 얻을 수 있다. 또, 상기 워드라인은 그 측면이 상기 활성영역의 꺽이는 점과 동일 선상에 위치하도록 형성될 수 있다. 이에 더하여, 상기 워드라인이 형성될 때, 상기 워드라인 방향으로 신장하는 스트링 선택 라인 및 접지 선택 라인을 형성하는 것을 더 포함할 수 있다. 이때 상기 활성영역은 상 기 스트링 선택 라인 및 상기 접지 선택 라인 사이에서만 지그재그형으로 형성될 수 있다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시예들에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 상기 실시예들에서는 부유게이트형 플래시 메모리 장치에 관하여 설명하였으나, 이에 한정하여서는 안 되며, 다른 비휘발성 메모리 장치에도 적용될 수 있다. 예컨대, 본발명의 실시예들은 전하트랩형 플래시 메모리 장치에도 적용될 수 있으며, 이때 전하저장층으로 사용되는 질화막 등의 절연막은 활성영역 방향으로 패터닝되지 않을 수 있으나 활성영역과 워드라인의 교차에 의해 전하저장영역이 정의될 수 있다.
그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
본 발명의 실시예들에 따르면, 메모리 장치의 집적도를 저하시키지 않으면서 전하저장영역 사이의 거리를 크게 하여(즉, 인접하는 전하저장영역들의 평행하게 마주보는 두 측면들의 오버랩되는 부분의 면적이 감소하여) 인접하는 메모리 셀들 간에 발생하는 전기적 간섭이 감소할 수 있다. 이에 의해 메모리 장치의 신뢰성 및 동작 특성이 향상될 수 있다.

Claims (21)

  1. 반도체 기판에 형성된 소자분리막에 의해 정의된 활성영역;
    상기 활성영역 상부를 지나는 워드라인;
    상기 활성영역 및 상기 워드라인의 교차에 의해 정의되고, 상기 활성영역 및 상기 워드라인 사이에 위치하는 전하저장영역을 포함하며,
    상기 전하저장영역은 상기 워드라인이 신장하는 방향에 대해 기울어지게 배치되는 비휘발성 메모리 장치.
  2. 제 1 항에 있어서,
    상기 활성영역은 제1 방향으로 신장하고, 상기 워드라인은 상기 제1 방향과 교차하는 제2 방향으로 신장하며,
    상기 제1 방향과 상기 제2 방향은 직교하지 않는 비휘발성 메모리 장치.
  3. 제 2 항에 있어서,
    상기 제1 방향 및 상기 제2 방향이 이루는 각은 45도인 비휘발성 메모리 장치.
  4. 제 2 항에 있어서,
    상기 워드라인 상부를 지나며, 상기 제1 및 제2 방향과 교차하는 제3 방향으 로 신장하는 비트라인을 더 포함하며,
    상기 제3 방향은 상기 제2 방향과 직교하는 비휘발성 메모리 장치.
  5. 제 1 항에 있어서,
    상기 활성영역은 제1 방향으로 신장하고, 상기 워드라인은 상기 제1 방향과 직교하는 제2 방향으로 신장하며,
    상기 활성영역은 전체적으로 또는 부분적으로 지그재그형인 비휘발성 메모리 장치.
  6. 제 5 항에 있어서,
    상기 활성영역의 꺽이는 지점은 상기 워드라인의 측면과 동일 선상에 위치하는 비휘발성 메모리 장치.
  7. 제 6 항에 있어서,
    상기 제2 방향으로 신장하는 스트링 선택 라인들과 접지 선택 라인들을 더 포함하며,
    상기 스트링 선택 라인과 상기 접지 선택 라인 사이에 위치하는 상기 활성영역은 지그재그형이고,
    상기 스트링 선택 라인들 사이 및 상기 접지 선택 라인들 사이드에 위치하는 상기 활성영역은 직선형인 비휘발성 메모리 장치.
  8. 반도체 기판에 형성된 소자분리막에 의해 정의된 활성영역들;
    상기 활성영역들 상부를 지나는 워드라인들;
    상기 활성영역들 및 상기 워드라인들의 교차에 의해 정의되고, 상기 활성영역들 및 상기 워드라인들 사이에 위치하는 전하저장영역들을 포함하며,
    상기 워드라인들이 신장하는 방향과 수직인 방향으로 인접하는 상기 전하저장영역들의 평행하게 마주보는 측면들이 오버랩되는 부분의 면적은 상기 마주보는 측면들 각각의 면적보다 작은 비휘발성 메모리 장치.
  9. 제 8 항에 있어서,
    상기 오버랩되는 부분은 존재하지 않는 비휘발성 메모리 장치.
  10. 제 8 항에 있어서,
    상기 활성영역들은 제1 방향으로 신장하고, 상기 워드라인들은 상기 제1 방향과 교차하는 제2 방향으로 신장하며,
    상기 제1 방향 및 상기 제2 방향은 직교하지 않는 비휘발성 메모리 장치.
  11. 제 10 항에 있어서,
    상기 제1 방향 및 상기 제2 방향이 이루는 각은 45도인 비휘발성 메모리 장치.
  12. 제 8 항에 있어서,
    상기 활성영역들은 제1 방향으로 신장하고, 상기 워드라인들은 상기 제1 방향과 직교하는 제2 방향으로 신장하며,
    상기 활성영역들 각각은 전체적으로 또는 부분적으로 지즈재그형인 비휘발성 메모리 장치.
  13. 제 12 항에 있어서,
    상기 활성영역들의 꺽이는 지점들은 상기 워드라인들의 측면들과 동일 선상에 위치하는 비휘발성 메모리 장치.
  14. 제 13 항에 있어서,
    상기 제2 방향으로 신장하는 스트링 선택 라인들과 접지 선택 라인들을 더 포함하며,
    상기 스트링 선택 라인과 상기 접지 선택 라인 사이에 위치하는 상기 활성영역은 지그재그형이고,
    상기 스트링 선택 라인들 사이 및 상기 접지 선택 라인들 사이에 위치하는 상기 활성영역은 직선형인 비휘발성 메모리 장치.
  15. 반도체 기판 상에 활성영역을 한정하는 소자분리막을 형성하는 단계;
    상기 활성영역 상에 전하저장층을 형성하는 단계;
    상기 전하저장층 상부를 지나고, 상기 활성영역과 교차하는 워드라인을 형성하는 단계를 포함하며,
    상기 활성영역과 상기 워드라인의 교차에 의해 전하저장영역이 정의되고,
    상기 전하저장영역은 상기 워드라인이 신장하는 방향에 대해 기울어지게 형성되는 비휘발성 메모리 장치의 형성 방법.
  16. 제 15 항에 있어서,
    상기 활성영역은 제1 방향으로 신장하도록 형성되고, 상기 워드라인은 상기 제1 방향과 직교하지 않는 제2 방향으로 신장하도록 형성되는 비휘발성 메모리 장치의 형성 방법.
  17. 제 16 항에 있어서,
    상기 제1 방향과 상기 제2 방향이 이루는 각은 45도인 비휘발성 메모리 장치의 형성 방법.
  18. 제 16 항에 있어서,
    상기 워드라인 상부를 지나며, 상기 제2 방향과 직교하는 제3 방향으로 신장하는 비트라인을 형성하는 단계를 더 포함하는 비휘발성 메모리 장치의 형성 방법.
  19. 제 15 항에 있어서,
    상기 활성영역은 제1 방향으로 신장하도록 형성되고, 상기 워드라인은 상기 제1 방향과 직교하는 제2 방향으로 신장하도록 형성되며,
    상기 활성영역은 전체적으로 또는 부분적으로 지그재그형으로 형성되는 비휘발성 메모리 장치의 형성 방법.
  20. 제 19 항에 있어서,
    상기 워드라인은 그 측면이 상기 활성영역의 꺽이는 점과 동일 선상에 위치하도록 형성되는 비휘발성 메모리 장치의 형성 방법.
  21. 제 18 항에 있어서,
    상기 워드라인을 형성할 때, 상기 제2 방향으로 신장하는 스트링 선택 라인 및 접지 선택 라인을 형성하는 단계를 더 포함하며,
    상기 활성영역은 상기 스트링 선택 라인 및 상기 접지 선택 라인 사이에서만 지그재그형으로 형성되는 비휘발성 메모리 장치의 형성 방법.
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